KR20060046860A - Ｘ 구동부를 사용하지 않는 플라즈마 디스플레이 패널의구동 방법 - Google Patents

Ｘ 구동부를 사용하지 않는 플라즈마 디스플레이 패널의구동 방법 Download PDF

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Abstract

본 발명은 X 전극라인들을 구동하지 않고 Y 전극라인들과 어드레스 전극라인들만을 구동하는 플라즈마 디스플레이 패널의 구동 방법에 관한 것이다. 본 발명은, 대향 이격된 전면 기판과 후면 기판, 상기 기판들 사이에 X 전극라인들과 Y 전극라인들이 교호하게 배열되어 XY 전극라인쌍들을 이루며, 상기 XY 전극라인쌍들과 어드레스 전극라인들이 교차하는 영역들에서 디스플레이셀들이 형성된 플라즈마 디스플레이 패널을 구동하는 방법에 있어서, 상기 플라즈마 디스플레이 패널에 인가되는 단위 프레임은 복수개의 서브필드들로 구성되고, 상기 서브필드들은 각각 리셋 단계, 어드레싱 단계 및 디스플레이-유지 단계들로 이루어지며, 상기 디스플레이-유지 단계 동안, 상기 X 전극라인들에 접지 전위를 인가하고, 상기 Y 전극라인들에는 플러스 전위와 마이너스 전위를 갖는 펄스 신호들을 교번적으로 인가하며, 상기 어드레스 전극라인들에는 플러스 전위를 인가한다. 따라서, 플라즈마 디스플레이 패널의 제조 가격이 감소되고, 디스플레이-유지 단계 동안 저방전이 개선된다.

Description

Ｘ 구동부를 사용하지 않는 플라즈마 디스플레이 패널의 구동 방법{Method for driving plasma display panel without using X drivers}
본 발명의 상세한 설명에서 인용되는 도면을 보다 충분히 이해하기 위하여 각 도면의 간단한 설명이 제공된다.
도 1은 종래의 플라즈마 디스플레이 패널의 전극 라인들에 인가되는 신호들의 파형도이다.
도 2는 본 발명을 적용하기 위한 3-전극 면방전 방식의 플라즈마 디스플레이 패널의 내부 사시도이다.
도 3은 도 2에 도시된 플라즈마 디스플레이 패널에 구비된 다수개의 디스플레이 셀들 중 하나를 보여주는 단면도이다.
도 4는 도 2에 도시된 플라즈마 디스플레이 패널을 구동하는 구동 장치의 블록도이다.
도 5는 도 2에 도시된 플라즈마 디스플레이 패널의 Y 전극 라인들에 대한 구동 방법을 보여주는 타이밍도이다.
도 6은 본 발명에 따라 X 구동부를 사용하지 않는 플라즈마 디스플레이 패널의 전극 라인들에 인가되는 신호들의 파형도이다.
<도면의 주요 부분에 대한 부호의 설명>
201; 플라즈마 디스플레이 패널, 210; 앞쪽 글라스 기판
211,215; 유전체층, 212; 보호층
213; 뒤쪽 글라스 기판, 214; 방전 공간
216; 형광층, 217; 격벽
X1∼Xn; X 전극라인들, Y1∼Yn; Y 전극라인들
AR1∼ARm; 어드레스 전극라인들, Xna,Yna; 투명 전극 라인들
Xnb,Ynb; 금속 전극 라인들, 411; 어드레스 구동부
421; X 구동부, 431; Y 구동부
441; 논리 제어부, 451; 영상 처리부
SF1∼SF8; 서브필드들, Sy1∼Syn; Y 구동신호들
Sa1∼Sam; 어드레스 신호들, Sx1∼Sxn; X 구동신호들
본 발명은 플라즈마 디스플레이 패널의 구동 방법에 관한 것으로서, 특히 플라즈마 디스플레이 패널을 구동하기 위한 X 구동부와 Y 구동부 및 어드레스 구동부들 중에서 X 구동부를 사용하지 않고 Y 구동부와 어드레스 구동부만을 사용하여 플라즈마 디스플레이 패널을 구동하는 방법에 관한 것이다.
도 1은 종래의 플라즈마 디스플레이 패널의 전극 라인들에 인가되는 신호들 의 파형도이다. 플라즈마 디스플레이 패널에 인가되는 단위 프레임은 시분할 계조 디스플레이를 위한 복수의 서브필드(sub-field)들로 구분된다.
도 1을 참조하면, 단위 서브필드(SFa)는 리셋(reset) 단계(Ra), 어드레싱(addressing) 단계(Aa), 및 디스플레이-유지(display-sustain) 단계(Sa)로 구분된다. 도 1에서 참조부호 Sa1∼Sam은 어드레스 전극라인들에 인가되는 어드레스 신호들을, 참조부호 Sx1∼Sxn은 X 전극라인들에 인가되는 X 구동신호들을, 참조부호 Sy1∼Syn은 Y 전극라인들에 인가되는 Y 구동신호들을 가리킨다.
신호들(Sx1∼Sxn, Sy1∼Syn, Sa1∼Sam)의 동작을 설명하면 다음과 같다.
리셋 단계(Ra)에서, 초기시간(t0∼t1) 동안, Y 구동신호들(Sy1∼Syn)과 어드레스 신호들(Sa1∼Sam)은 모두 접지 전위(Vg)로써 인가되며, X 구동신호들(Sxa∼Sxn)은 전위(Ve)로써 인가된다. 이에 따라, 이전의 디스플레이-유지 단계동안 X 전극라인들에 축적된 플러스 벽전하들이 감소된다. 벽전하 축적시간(t1∼t2) 동안, Y 구동신호들(Sy1∼Syn)은 높은 전압(Vset)으로 상승하고, X 구동신호들(Sx1∼Sxn)과 어드레스 신호들(Sa1∼Sam)은 접지 전위(Vg)로써 인가된다. 이에 따라, Y 전극라인들에는 마이너스 벽전하들이 축적되고, X 전극라인들과 어드레스 전극라인들에는 플러스 벽전하들이 축적된다. 벽전하 배분시간(T2∼t3) 동안, Y 구동신호들(Sy1∼Syn)은 접지 전위(Vg)로 서서히 감소되고, X 구동신호들(Sx1∼Sxn)은 플러스 전압(Ve)으로써 인가되며, 어드레스 신호들(Sa1∼Sam)은 접지 전위(Vg)로써 계속 유지된다. 이에 따라, Y 전극라인들에 축적된 마이너스 벽전하들과, X 전극라인들과 어드레스 전극라인들에 축적된 플러스 벽전하들이 감소된다.
어드레싱 단계(Aa) 동안, 어드레스 신호들(Sa1∼Sam)은 어드레스 전극라인들에 플러스 전위(Va)를 갖는 펄스 신호들로써 인가되고, Y 구동신호들(Sy1∼Syn)은 Y 전극라인들에 접지 전압(Vg)을 갖는 스캔 신호들로써 순차적으로 인가됨으로써 원활한 어드레싱이 수행된다. 어드레스 신호들(Sa1∼Sam)은 디스플레이 셀을 선택할 경우에 해당되는 어드레스 전극라인들에 플러스 전위(Va)로써 인가되고, 해당되지 않는 어드레스 전극라인들에는 접지 전위(Vg)로써 인가된다.
디스플레이-유지 단계(Sa) 동안, Y 구동신호들(Sy1∼Syn)과 X 구동신호들(Sx1∼Sxn)은 전위(Vs)를 갖는 펄스 신호들로써 교번적으로 인가되며, 이에 따라 어드레싱 단계(Aa) 동안 벽전하들이 축적된 디스플레이 셀들에서 디스플레이-유지를 위한 방전이 발생하여 유지된다.
그런데, 종래의 플라즈마 디스플레이 패널에는 X 전극라인들과 Y 전극라인들 및 어드레스 전극라인들을 구동하기 위한 X 구동부와 Y 구동부 및 어드레스 구동부가 연결되어 있다. 이와 같이, 3개의 구동부들을 구비함으로 인하여 플라즈마 디스플레이 패널의 제조 가격이 상승하며, 결국 플라즈마 디스플레이 패널의 경쟁력이 떨어지는 요인이 되고 있다. 따라서, 플라즈마 디스플레이 패널의 경쟁력을 확보하기 위해서는 3개의 구동부들 중 하나를 사용하지 않아야 한다. 그러기 위해서는 사용하지 않는 구동부의 기능을 다른 구동부가 감당할 수 있어야 한다.
본 발명이 이루고자하는 기술적 과제는 제조 가격이 낮으며, 저방전을 개선되는 플라즈마 디스플레이 패널의 구동 방법을 제공하는 것이다.
상기 기술적 과제를 이루기 위하여 본 발명은
대향 이격된 전면 기판과 후면 기판, 상기 기판들 사이에 X 전극라인들과 Y 전극라인들이 교호하게 배열되어 XY 전극라인쌍들을 이루며, 상기 XY 전극라인쌍들과 어드레스 전극라인들이 교차하는 영역들에서 디스플레이셀들이 형성된 플라즈마 디스플레이 패널을 구동하는 방법에 있어서, 상기 플라즈마 디스플레이 패널에 인가되는 단위 프레임은 복수개의 서브필드들로 구성되고, 상기 서브필드들은 각각 리셋 단계, 어드레싱 단계 및 디스플레이-유지 단계들로 이루어지며, 상기 디스플레이-유지 단계 동안, 상기 X 전극라인들에 접지 전위를 인가하고, 상기 Y 전극라인들에는 플러스 전위와 마이너스 전위를 갖는 펄스 신호들을 교번적으로 인가하며, 상기 어드레스 전극라인들에는 플러스 전위를 인가하는 것을 특징으로 하는 플라즈마 디스플레이 패널의 구동 방법을 제공한다.
바람직하기는, 상기 디스플레이-유지 단계 동안에 상기 어드레스 전극라인들에 인가하는 전위는 상기 어드레싱 단계동안에 상기 어드레스 전극라인들에 인가하는 전위와 동일한 레벨로 인가하며, 상기 리셋 단계의 소정 시간 동안 상기 어드레스 전극라인들에 플러스 전위를 인가한다.
바람직하기는 또한, 상기 리셋 단계와 상기 어드레싱 단계 동안 상기 X 전극라인들에 접지 전위를 인가한다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.
도 2는 본 발명을 적용하기 위한 3-전극 면방전 방식의 플라즈마 디스플레이 패널의 내부 사시도이고, 도 3은 도 2에 도시된 플라즈마 디스플레이 패널에 구비된 다수개의 디스플레이 셀들 중 하나를 보여주는 단면도이다. 도 2 및 3을 참조하면, 통상적인 면방전 플라즈마 디스플레이 패널(201)의 앞쪽 및 뒤쪽 글라스 기판들(210,213) 사이에는, 어드레스 전극 라인들(AR1∼ARm), 유전체층들(211, 215), Y 전극 라인들(Y1∼Yn), X 전극 라인들(X1∼Xn), 형광체(216), 격벽(217) 및 보호층으로서의 일산화마그네슘(MgO)층(212)이 마련되어 있다.
어드레스 전극 라인들(AR1∼ARm)은 뒤쪽 글라스 기판(213)의 앞쪽에 일정한 패턴으로 형성된다. 하부 유전체층(215)은 어드레스 전극 라인들(AR1∼ARm)의 앞쪽에 전면 도포된다. 하부 유전체층(215)의 앞쪽에는 격벽(217)들이 어드레스 전극 라인들(AR1∼ARm)과 평행한 방향으로 형성된다. 격벽(217)들은 각 디스플레이 셀의 방전 영역을 구획하고 각 디스플레이 셀 사이의 광학적 간섭(cross talk)을 방지하는 기능을 한다. 형광층(216)은 격벽(217)들 사이에 도포된다.
X 전극 라인들(X1∼Xn)과 Y 전극 라인들(Y1∼Yn)은 어드레스 전극 라인들(AR1∼ARm)과 교차되도록 앞쪽 글라스 기판(210)의 뒤쪽에 일정한 패턴으로 형성된다. 각 교차점은 상응하는 디스플레이 셀을 설정한다. X 전극 라인들(X1∼Xn)과 Y 전극 라인들(Y1∼Yn)은 ITO(Indium Tin Oxide) 등과 같은 투명한 도전성 재질의 투명 전극 라인들(Xna,Yna)과 전도도를 높이기 위한 금속 전극 라인들(Xnb,Ynb)이 결합되어 형성된다. 앞쪽 유전체층(211)은 X 전극 라인들(X1∼Xn)과 Y 전극 라인들 (Y1∼Yn)의 뒤쪽에 전면 도포되어 형성된다. 강한 전계로부터 패널(201)을 보호하기 위한 보호층(212) 예를 들어, 일산화마그네슘(MgO)층은 앞쪽 유전체층(211)의 뒤쪽에 전면 도포되어 형성된다. 방전 공간(214)에는 플라즈마 형성용 가스가 밀봉된다.
이와 같은 플라즈마 디스플레이 패널(201)에는 정보가 포함된 프레임이 인가되며, 각 프레임은 복수개의 서브 필드들로 구성되며, 각 서브 필드는 리셋(reset) 단계, 어드레싱(addressing) 단계 및 디스플레이-유지(display-sustain) 단계로 구성된다. 리셋 단계에서는 모든 디스플레이 셀들의 전하 상태들이 균일해지며, 어드레싱 단계에서는 선택된 디스플레이 셀들에 소정의 벽전압이 생성되며, 디스플레이-유지 단계에서는 모든 XY 전극 라인쌍들에 소정의 교류 전압이 인가됨으로써 어드레싱 단계에서 상기 벽전압이 인가된 디스플레이 셀들이 디스플레이-유지 방전을 일으킨다. 디스플레이-유지 단계 동안, 디스플레이-유지 방전을 일으키는 선택된 디스플레이 셀들의 방전 공간(214) 즉, 가스층에서 플라즈마가 형성되고, 그 자외선 방사에 의하여 형광층(216)이 여기되어 빛이 발생된다.
도 4는 도 2에 도시된 플라즈마 디스플레이 패널을 구동하는 구동 장치의 블록도이다. 도 4를 참조하면, 플라즈마 디스플레이 패널(201)의 통상적인 구동 장치는 영상 처리부(451), 논리 제어부(441), 어드레스 구동부(411), X 구동부(421) 및 Y 구동부(431)를 포함한다.
영상 처리부(451)는 외부 아날로그 영상 신호를 디지털 신호로 변환하여 내부 영상 신호 예를 들어, 각각 8 비트의 적색(R), 녹색(G) 및 청색(B) 영상 데이 터, 클럭 신호, 수직 및 수평 동기 신호들을 발생시킨다.
논리 제어부(441)는 영상 처리부(451)로부터의 내부 영상 신호에 따라 구동 제어 신호들(SA, SY, SX)을 발생시킨다.
어드레스 구동부(411)는, 논리 제어부(441)로부터의 구동 제어 신호들(SA, SY, SX)중에서 어드레스 신호(SA)를 처리하여 표시 데이터 신호를 발생시키고, 발생된 표시 데이터 신호를 어드레스 전극 라인들에 인가한다.
X 구동부(421)는 논리 제어부(441)로부터의 구동 제어 신호들(SA, SY, SX )중에서 X 구동 제어 신호(SX)를 처리하여 X 전극 라인들에 인가한다.
Y 구동부(431)는 논리 제어부(441)로부터의 구동 제어 신호들(SA, SY, SX )중에서 Y 구동 제어 신호(SY)를 처리하여 Y 전극 라인들에 인가한다.
도 5는 도 2에 도시된 플라즈마 디스플레이 패널의 Y 전극 라인들에 대한 구동 방법을 보여주는 타이밍도이다. 도 5를 참조하면, 단위 프레임들 각각은 시분할 계조 표시를 실현하기 위하여 8 개의 서브필드들(SF1∼SF8)로 분할되며, 서브필드들(SF1∼SF8)은 각각 리셋 시간(R1∼R8), 어드레싱 시간(A 1∼A8) 및 디스플레이-유지 시간(S1∼S8)으로 분할된다.
플라즈마 디스플레이 패널(도 2의 201)의 휘도는 단위 프레임에서 차지하는 디스플레이-유지 시간(S1∼Sn)의 길이에 비례한다. 단위 프레임에서 차지하는 디 스플레이-유지 시간(S1∼Sn)의 길이는 255T(T는 단위 시간)이다. 따라서 단위 프레임에서 한 번도 표시되지 않은 경우를 포함하여 256 계조로써 표시할 수 있다.
8 개의 서브필드들(SF1∼SF8) 중에서 표시될 서브필드를 적절히 선택하면, 어느 서브필드에서도 표시되지 않는 0(영) 계조를 포함하여 모두 256 계조의 디스플레이가 수행될 수 있다.
도 6은 본 발명의 일 실시예에 따른 플라즈마 디스플레이 패널의 전극 라인들에 인가되는 신호들의 파형도이다. 구체적으로, 도 6은 도 5의 단위 서브필드(SF)에서 플라즈마 디스플레이 패널(도 2의 201)의 전극 라인들에 인가되는 구동 신호들을 보여준다. 도 6에서 참조 부호 Sa1∼Sam은 어드레스 전극라인들(도 2의 AR1∼ARm)에 인가되는 어드레스 신호들을, Sy1∼Syn은 Y 전극라인들(도 2의 Y1∼Yn)에 인가되는 Y 구동신호들을, Sx1∼Sxn은 X 전극라인들(도 2의 X1∼Xn)에 인가되는 X 구동신호들을 가리킨다.
도 6에 도시된 바와 같이, X 구동신호들(Sx1∼Sxn)은 접지전위로 유지된다. 즉, X 전극라인들(도 2의 X1∼Xn)은 모두 접지된다. 이 때, X 전극라인들(도 2의 X1∼Xn)에 X 구동신호들(Sx1∼Sxn)이 인가되지 않는 대신 디스플레이-유지 단계(Sa) 동안, Y 전극라인들(도 2의 Y1∼Yn)에 플러스 전압과 마이너스 전압을 갖는 펄스 신호들이 교번적으로 인가됨으로써 X 구동신호들의 기능을 모두 수행한다.
이와 같이, X 구동신호들(Sx1∼Sxn)이 인가되지 않음으로써, X 전극라인들을 구동하는 장치(도 4의 421)가 불필요하게 되어 플라즈마 디스플레이 패널(201)의 제조 가격이 절감된다.
도 6을 참조하여 신호들(Sa1∼Sam,Sy1∼Syn)의 동작을 설명하기로 한다.
리셋 단계(Ra)의 초기 시간(t0~t1) 동안, Y전극 구동신호들(Sy1∼Syn) 및 어드레스 신호들(Sa1∼Sam)은 모두 접지 전위(Vg)로 유지된다.
리셋 단계(Ra)의 벽전하 축적 시간(t1~t2) 동안, Y 구동신호들(Sy1∼Syn)은 접지 전위(Vg)로부터 전위(Vset)까지 지속적으로 상승한다. 이 때, 어드레스 신호들(Sa1∼Sam)은 전위(Va)로써 인가된다. 따라서, Y 전극라인들(도 2의 Y1∼Yn)과 X 전극라인들(도 2의 X1∼Xn) 사이, 및 어드레스 전극라인들(도 2의 AR1∼ARm)과 X 전극라인들(도 2의 X1∼Xn) 사이에 방전이 일어나면서 Y 전극라인들(도 2의 Y1∼Yn)과 어드레스 전극라인들(도 2의 AR1∼ARm) 주위에 마이너스 벽전하들이 축적된다.
리셋 단계(Ra의 전위 변환 시간(t2~t3) 동안, Y전극 구동신호들(Sy1∼Syn)은 전위(Vs)로 급격히 하강하며, 어드레스 신호들(Sa1∼Sam)은 전위(Va)로 유지된다. 이와 같이, Y 구동신호들(Sy1∼Syn)의 전위가 전위(Vset)로부터 전위(Vs)로 급속하게 하강함으로 인하여 Y 전극라인들(도 2의 Y1∼Yn)과 X 전극라인들(도 2의 X1∼Xn) 사이의 평균 전압이 줄어든다. 따라서, 과도 방전이 방지되어 플라즈마 디스플레이 패널(도 2의 201)의 콘트라스트 성능이 증진될 수 있다.
리셋 단계(Ra의 벽전하 배분 시간(t3~t4) 동안, Y전극 구동신호들(Sy1∼Syn)은 전위(Vs)에서 접지 전위(Vg)로 급격히 낮아진 다음 접지 전위(Vg)보다 낮은 전위(Vnf)까지 지속적으로 하강한 후에 다시 전위(Vsch)로 상승하며, 어드레스 신호 들(Sa1∼Sam)은 접지 전위(Vg)로써 인가된다. 벽전하 배분 시간(t3~t4)동안, Y 전극라인들(도 2의 Y1∼Yn)과 어드레스 전극라인들(도 2의 AR1∼ARm) 사이의 방전으로 인하여, Y 전극라인들(도 2의 Y1∼Yn) 주위의 마이너스 벽전하들의 일부가 어드레스 전극라인들(도 2의 AR1∼ARm) 주위로 이동하여 어드레스 전극라인들(도 2의 AR1∼ARm) 주위에 많은 수의 마이너스 벽전하들이 축적되어 어드레스 전극라인들(도 2의 AR1∼ARm)의 벽전압을 감소시킨다.
이와 같이, 리셋 단계(Ra)의 소정 시간(t1∼t3) 동안에 어드레스 전극라인들(도 2의 AR1∼ARm)에 플러스 전위(Va)를 인가하여 어드레스 전극라인들(도 2의 AR1∼ARm)의 벽전압을 감소시킴으로써, 어드레싱 단계(Aa) 동안에 선택된 어드레스 전극라인과 Y 전극라인 사이의 대향 방전에 요구되는 어드레싱 전압(Va)이 낮아지게 된다.
어드레싱 단계(Aa) 동안, 어드레스 전극라인들(도 2의 AR1∼ARm)에는 전위(Va)를 갖는 펄스 신호들이 인가되고, Y 전극라인들(도 2의 Y1∼Yn)에는 전위(Vnf)보다 낮은 전위(Vscl)의 펄스 신호들이 순차적으로 인가됨에 따라, 원활한 어드레싱이 수행될 수 있다. 이 때, 어드레스 신호들(Sa1∼Sam)은 선택된 디스플레이 셀(들)에는 플러스 전위(Va)를 갖는 펄스 신호로써 인가되고, 선택되지 않은 디스플레이 셀(들)에는 접지 전위(Vg)로써 인가된다. 즉, 선택된 디스플레이 셀들에 전위(Vscl)를 갖는 Y 구동신호들이 인가됨과 동시에 전위(Va)를 갖는 어드레스 신호들이 인가되면 상기 선택된 디스플레이 셀들에 어드레싱 방전에 의하여 벽전하들이 축적되며, 선택되지 않은 디스플레이 셀들에는 벽전하들이 축적되지 않는다.
디스플레이-유지 단계(Sa) 동안, Y 전극라인들(도 2의 Y1∼Yn)에는 플러스 전위(Vs)와 마이너스 전위(-Vs)를 갖는 펄스 신호들을 인가하며, 어드레스 전극 라인들(도 2의 AR1∼ARm)에는 플러스 전위(Va)를 인가한다.
이와 같이, Y 전극라인들(도 2의 Y1∼Yn)에는 플러스 전위와 마이너스 전위를 갖는 펄스 신호들을 순차적으로 인가함으로써, 선택된 디스플레이 셀들에 방전이 발생되어 유지되며, 이 때, 어드레스 전극라인들(도 2의 AR1∼ARm)에 플러스 전위(Va)를 인가함으로써 어드레스 전극들(도 2의 AR1∼ARm) 주위에 플러스 벽전하가 축적되는 것이 방지된다. 따라서, 디스플레이 셀들의 방전 마진이 향상되어 저방전이 개선된다.
도면과 명세서에서 최적 실시예가 개시되었으며, 여기서 사용된 용어들은 단지 본 발명을 설명하기 위한 목적에서 사용된 것이며, 의미한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능할 것이며, 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.
상술한 바와 같이 본 발명에 따라 종래의 X 전극라인들(도 2의 X1∼Xn)에 접지 전위(Vg)를 인가하고, Y 전극라인들(도 2의 Y1∼Yn)에 플러스 전위(Vs)와 마이너스 전위(-Vs)를 갖는 펄스 신호들을 인가함으로써 X 전극라인들(도 2의 X1∼Xn)을 구동하는 X 구동부(도 4의 421)가 불필요하게 되어 플라즈마 디스플레이 패널 (201)의 제조 가격이 감소된다.
또한, 리셋 단계(Ra)의 소정 시간(t1∼t3) 동안에 어드레스 전극라인들(도 2의 AR1∼ARm)에 플러스 전위(Va)를 인가함으로써 어드레스 전극라인들(도 2의 AR1∼ARm) 주위에 마이너스 벽전하들이 축적되어 어드레싱 단계(Aa) 동안 원활한 어드레싱이 수행될 수가 있다.
또한, 디스플레이-유지 단계(Sa) 동안, 어드레스 전극라인들(도 2의 AR1∼ARm)에 플러스 전위(Va)를 인가함으로써 어드레스 전극라인들(AR1∼ARm) 주위에 플러스 벽전하가 축적되는 것이 방지되어 저방번이 개선된다.

Claims (4)

  1. 대향 이격된 전면 기판과 후면 기판, 상기 기판들 사이에 X 전극라인들과 Y 전극라인들이 교호하게 배열되어 XY 전극라인쌍들을 이루며, 상기 XY 전극라인쌍들과 어드레스 전극라인들이 교차하는 영역들에서 디스플레이셀들이 형성된 플라즈마 디스플레이 패널을 구동하는 방법에 있어서,
    상기 플라즈마 디스플레이 패널에 인가되는 단위 프레임은 복수개의 서브필드들로 구성되고, 상기 서브필드들은 각각 리셋 단계, 어드레싱 단계 및 디스플레이-유지 단계들로 이루어지며,
    상기 디스플레이-유지 단계 동안, 상기 X 전극라인들에 접지 전위를 인가하고, 상기 Y 전극라인들에는 플러스 전위와 마이너스 전위를 갖는 펄스 신호들을 교번적으로 인가하며, 상기 어드레스 전극라인들에는 플러스 전위를 인가하는 것을 특징으로 하는 플라즈마 디스플레이 패널의 구동 방법.
  2. 제1항에 있어서, 상기 디스플레이-유지 단계 동안에 상기 어드레스 전극라인들에 인가하는 전위는 상기 어드레싱 단계동안에 상기 어드레스 전극라인들에 인가하는 전위와 동일한 레벨로 인가하는 것을 특징으로 하는 플라즈마 디스플레이 패널의 구동 방법.
  3. 제1항에 있어서, 상기 리셋 단계와 상기 어드레싱 단계 동안 상기 X 전극라인들에 접지 전위를 인가하는 것을 특징으로 하는 플라즈마 디스플레이 패널의 구동 방법.
  4. 제1항에 있어서, 상기 리셋 단계의 소정 시간 동안 상기 어드레스 전극라인들에 플러스 전위를 인가하는 것을 특징으로 하는 플라즈마 디스플레이 패널의 구동 방법.
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