KR20060040808A - Bake chamber for use in fabricating semiconductor memory device - Google Patents

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KR20060040808A
KR20060040808A KR1020040089608A KR20040089608A KR20060040808A KR 20060040808 A KR20060040808 A KR 20060040808A KR 1020040089608 A KR1020040089608 A KR 1020040089608A KR 20040089608 A KR20040089608 A KR 20040089608A KR 20060040808 A KR20060040808 A KR 20060040808A
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Abstract

반도체 메모리 소자 제조용 베이크 챔버가 개시된다. 그러한 베이크 챔버는 상기 베이크 챔버의 수평 여부에 의존하여 제 1 상태와 제 2 상태를 갖는 수평기, 상기 제 1 상태 및 제 2 상태를 감지하기 위한 수평기 상태 감지센서, 및 상기 수평기 상태 감지센서에서의 감지 결과에 따라 인터락 신호를 생성하기 위한 제어부를 구비한다. 그리하여 본 발명은 수평기 및 수평기 상태 감지센서가 구비된 반도체 메모리 소자 제조용 베이크 챔버를 제공함으로써, 베이크 챔버 내에서는 진공 조건이 이루어지지 않아 HMDS를 웨이퍼에 코팅하여도 원하는 바 만큼의 코팅이 이루어지지 않는 문제점을 감소 또는 최소화하며, 또한 부분적으로 포토레지스트 뜯김(lifting) 현상이 발생하는 문제점을 감소 또는 최소화하는 효과가 있다.
A bake chamber for manufacturing a semiconductor memory device is disclosed. Such a bake chamber is detected by a leveler having a first state and a second state, a leveler state sensor for detecting the first state and a second state, and a leveler state sensor depending on whether the bake chamber is horizontal. And a control unit for generating the interlock signal according to the result. Therefore, the present invention provides a bake chamber for manufacturing a semiconductor memory device having a leveler and a level sensor, so that vacuum conditions are not achieved in the bake chamber so that the coating is not performed as desired even when the HMDS is coated on the wafer. In addition, there is an effect of reducing or minimizing, and also reducing or minimizing a problem in which photoresist lifting is partially caused.

포토리소그래피, 베이크 챔버, 수평기, 진공Photolithography, Bake Chamber, Leveler, Vacuum

Description

반도체 메모리 소자 제조용 베이크 챔버{Bake chamber for use in fabricating semiconductor memory device} Bake chamber for use in fabricating semiconductor memory device             

도1은 종래의 반도체 메모리 소자 제조용 베이크 챔버의 내부를 개략적으로 보인 단면도.1 is a cross-sectional view schematically showing the interior of a conventional baking chamber for manufacturing a semiconductor memory device.

도 2는 본 발명의 일실시예에 의한 반도체 메모리 소자 제조용 베이크 챔버를 개략적으로 보인 단면도.
2 is a schematic cross-sectional view of a baking chamber for manufacturing a semiconductor memory device according to one embodiment of the present invention;

<도면의 주요부분에 대한 부호의 설명><Description of the symbols for the main parts of the drawings>

100 : 오링 102a: 베이크 챔버 상부 100: O-ring 102a: upper bake chamber

102b : 베이크 챔버 하부 102 : 베이크 챔버102b: Bake chamber lower 102: Bake chamber

104 : 배기 라인 106 : HMDS 공급 라인 104: exhaust line 106: HMDS supply line

108 : 웨이퍼 112 : 수평기 상태 감지센서 108: wafer 112: level sensor

114 : 수평기 116 : 제어부114: leveler 116: control unit

118 : 구동스톱부
118: drive stop

본 발명은 반도체 메모리 소자 제조용 장비에 관한 것으로, 특히 반도체 메모리 소자 제조용 베이크 챔버에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to equipment for manufacturing semiconductor memory devices, and more particularly to a bake chamber for manufacturing semiconductor memory devices.

일반적으로 반도체 메모리 소자는 이온주입공정, 박막증착공정, 확산공정, 사진공정, 식각공정 등과 같은 다수의 공정들을 거쳐서 제조된다. 이러한 공정들 중에서, 특히 웨이퍼에 원하는 패턴(pattern)을 형성하기 위한 사진 공정(photo-lithography process)은 반도체 메모리 소자 제조에 있어서 필수적으로 요구되는 공정이다.In general, a semiconductor memory device is manufactured through a plurality of processes such as an ion implantation process, a thin film deposition process, a diffusion process, a photo process, an etching process and the like. Among these processes, in particular, a photo-lithography process for forming a desired pattern on a wafer is an essential process for manufacturing a semiconductor memory device.

이러한 반도체 메모리 소자 제조 공정에서의 상기 포토리소그래피 공정은 웨이퍼를 미세하게 가공하여 고집적도를 달성한다. 상기 사진공정을 통하여 반도체 패턴을 형성하는 방법은 다음과 같다. The photolithography process in such a semiconductor memory device manufacturing process to finely process the wafer to achieve high integration. A method of forming a semiconductor pattern through the photo process is as follows.

웨이퍼 상에 포토레지스트를 코팅하는 단계, 상기 포토레지스트의 소프트 베이크(Soft Bake) 단계, 상기 소프트 베이크가 끝난 상기 웨이퍼 상에 노광장비에서 레티클을 정렬하여 노광하는 단계, 피이비(PEB : Post Exposure Bake)단계, 현상단계 및 하드베이크(Hard Bake)를 단계적으로 수행하여 사진공정을 수행한다.Coating a photoresist on a wafer, soft baking of the photoresist, arranging and exposing a reticle in an exposure apparatus on the wafer after the soft bake is finished, and post exposure bake (PEB) The photo process is carried out step by step, developing step and hard bake.

상기 포토레지스트(photoresist)는 빛에 의해 화학 반응이 일어나 용해도 등이 변화되는 감광성 고분자이다. 즉, 미세회로가 그려진 포토마스크를 통하여 빛이 조사된 부분에서 화학반응이 일어나 빛이 조사되지 않은 부분에 비하여 더욱 가용성이 되거나 또는 불가용성이 되어 이를 적당한 현상액으로 현상하면 각각 포지티 브(positive) 또는 네거티브(negative)형 미세 패턴이 형성된다. 상기 미세 패턴은 상기 사진공정 이후의 공정 즉, 식각 및 이온주입공정에서 마스크 역할을 한다.The photoresist is a photosensitive polymer in which chemical reaction occurs due to light and solubility thereof is changed. That is, chemical reaction occurs in the part irradiated with light through the photomask on which the microcircuit is drawn, so that it becomes more soluble or insoluble than the part not irradiated with light, and when developed with a suitable developer, each is positive. Alternatively, a negative fine pattern is formed. The fine pattern serves as a mask in the process after the photo process, that is, the etching and ion implantation process.

상기 소프트 베이크 공정은 포토레지스트 코팅 공정 전에 웨이퍼 상의 수분이나 유지 용제(solvent)를 제거하기 위한 과정으로서, 상기 포토레지스트 코팅 후 상기 포토레지스트 내에 함유되어 있는 유지 용제를 제거함으로써 접착력을 증가시키고, 아룰러 상기 포토레지스트를 경화시키는 역할도 겸한다.The soft bake process is a process for removing moisture or a solvent on a wafer prior to the photoresist coating process, and increases adhesion by removing a holding solvent contained in the photoresist after the photoresist coating. It also serves to cure the photoresist.

상기 피이비는 노광 후 현상전에 하는 베이크로 상기 포토레지스트가 광원에 노광된 후 정재파(standing wave) 효과에 의하여 패턴의 프로파일이 물결 무늬를 이룰 때 상기 물결 무늬를 제거하여 프로파일을 개선함으로써 해상도 향상을 도모한다.The PB is a bake made after development after exposure, and when the photoresist is exposed to a light source and the pattern of the pattern is wavy by standing wave effect, the wave pattern is removed to improve the resolution by improving the profile. Promote.

상기 하드베이크 단계는 포토레지스트가 도포된 웨이퍼를 베이크 챔버내에 넣고 기 설정된 소정의 온도로 가열하여 도포된 포토레지스트를 경화시킴으로써 보호막을 형성하는 과정이다. 즉, 상기 하드 베이크 공정은 노광공정 후 포토레지스트를 더욱 경화시키기 위한 과정이다. 그리하여 계속되어지는 식각공정에 대한 내성을 확보하여 준다.The hard bake step is a process of forming a protective film by placing a photoresist-coated wafer in a bake chamber and heating to a predetermined temperature to cure the applied photoresist. That is, the hard bake process is a process for further curing the photoresist after the exposure process. This ensures resistance to the continuing etching process.

그리고, 포토리소그래피 공정은 포토레지스트와 웨이퍼간의 접착성을 향상시키기 위한 HMDS(hexamethyl disilazane) 처리공정을 더 포함한다.The photolithography process further includes a hexamethyl disilazane (HMDS) treatment process for improving adhesion between the photoresist and the wafer.

이와 같은 포토리소그래피 공정은 웨이퍼를 소정의 온도로 가열하여 굽는 베이크 챔버 및 다수의 단위공정장치들을 포함하는 포토리소그래피 장치에서 진행된다. The photolithography process is performed in a photolithography apparatus including a baking chamber and a plurality of unit processing apparatuses, in which a wafer is heated and baked at a predetermined temperature.                         

도1은 종래의 베이크 챔버의 내부를 개략적으로 보인 단면도이다.1 is a cross-sectional view schematically showing the interior of a conventional baking chamber.

도 1을 참조하면, 베이크 챔버(2) 내에 웨이퍼(8)가 놓여지는 베이크 플레이트(Bake Plate)(12)가 설치되어 있고, 상기 베이크 플레이트(12)에는 복수개의 이송핀(미도시)이 관통 설치되어 상기 웨이퍼(8)를 상기 베이크 플레이트(12)의 상면에 로딩 또는 언로딩시킬 수 있도록 상,하 동작하게 된다. 또한, 상기 베이크 챔버(2)의 상부에는 HMDS 공급라인이 설치되어 있으며, 상기 베이크 챔버(2)의 상부에는 상기 웨이퍼(8)가 상기 베이크 플레이트(12)에 로딩(loading) 또는 언로딩(unloading)될 때 개방된다. 상기 베이크 챔버(2) 내부에서 베이크 공정이 진행될 때에는 베이크 챔버 상부(2a) 및 베이크 챔버 하부(2b)를 진공상태를 유지하기 위한 오링(10)이 상기 베이크 챔버의 하부에는 상기 베이크 챔버(2) 내부를 배기시키기 위한 배기 라인(4)이 도시되어져 있다.Referring to FIG. 1, a bake plate 12 in which a wafer 8 is placed in a bake chamber 2 is provided, and a plurality of transfer pins (not shown) pass through the bake plate 12. It is installed to operate the up and down so that the wafer 8 can be loaded or unloaded on the upper surface of the baking plate 12. In addition, an HMDS supply line is installed above the bake chamber 2, and the wafer 8 is loaded or unloaded onto the bake plate 12 above the bake chamber 2. Open when When the baking process is performed in the baking chamber 2, an o-ring 10 for maintaining a vacuum state of the upper part of the baking chamber 2a and the lower part of the baking chamber 2b is provided at the lower part of the baking chamber 2. An exhaust line 4 is shown for exhausting the interior.

상기 웨이퍼가 상기 베이크 플레이트(12) 상부로 로딩된 후, 상기 베이크 챔버 상부(2a)가 상기 오링(10)에 의하여 상기 베이크 챔버 하부(2b)와 결합된다. 그리고, 상기 HMDS가 상기 HMDS 공급 라인(6)에 의하여 상기 웨이퍼(8)에 코팅된다.After the wafer is loaded onto the bake plate 12, the bake chamber top 2a is coupled to the bake chamber bottom 2b by the O-ring 10. The HMDS is then coated onto the wafer 8 by the HMDS feed line 6.

상술한 종래의 베이크 챔버에서 상기 베이크 챔버의 레벨이 틀어지는 문제, 즉 상기 오링에 의한 베이크 챔버 상부와 베이크 챔버 하부의 결합 문제가 빈번히 발생하게 되고, 이러한 문제의 발생시 상기 베이크 챔버 내에서는 진공 조건이 이루어지지 않아 HMDS를 웨이퍼에 코팅하여도 원하는 바 만큼의 코팅이 이루어지지 않으며, 또한 부분적으로 포토레지스트 뜯김(lifting) 현상이 발생하는 문제점이 있다.
In the above-described conventional bake chamber, the level of the bake chamber is distorted, that is, a problem of coupling between the bake chamber upper part and the bake chamber lower part due to the O-ring frequently occurs, and when such a problem occurs, a vacuum condition is formed in the bake chamber. Even if the HMDS is coated on the wafer, the coating is not performed as much as desired, and the photoresist lifting phenomenon is partially caused.

따라서, 본 발명의 목적은 상술한 종래의 베이크 챔버에서 베이크 챔버의 레벨이 틀어지는 문제를 개선하기 위한 반도체 메모리 소자 제조용 베이크 챔버를 제공함에 있다.Accordingly, an object of the present invention is to provide a bake chamber for manufacturing a semiconductor memory device for improving the problem that the level of the bake chamber is displaced in the above-described conventional bake chamber.

본 발명의 다른 목적은 오링에 의한 베이크 챔버 상부와 베이크 챔버 하부의 결합 문제가 빈번히 발생하게 되는데, 이러한 문제를 감소 또는 최소화하기 위한 반도체 메모리 소자 제조용 베이크 챔버를 제공함에 있다.Another object of the present invention is to frequently cause a problem of coupling between the baking chamber top and the baking chamber bottom by the O-ring, to provide a baking chamber for manufacturing a semiconductor memory device to reduce or minimize such problems.

본 발명의 또 다른 목적은 베이크 챔버 내에서는 진공 조건이 이루어지지 않아 HMDS를 웨이퍼에 코팅하여도 원하는 바 만큼의 코팅이 이루어지지 않으며, 또한 부분적으로 포토레지스트 뜯김(lifting) 현상이 발생하는 문제점을 감소 또는 최소화하기 위한 반도체 메모리 소자 제조용 베이크 챔버를 제공함에 있다.Still another object of the present invention is that vacuum conditions are not achieved in the bake chamber, so coating the HMDS on the wafer does not produce as much as desired, and also partially reduces the problem of photoresist lifting. Another aspect of the present invention is to provide a baking chamber for manufacturing a semiconductor memory device for minimizing.

상기의 목적들을 달성하기 위하여 본 발명의 실시예적 구체화에 따른 반도체 메모리 소자 제조용 베이크 챔버는, 상기 베이크 챔버의 수평 여부에 의존하여 제 1 상태와 제 2 상태를 갖는 수평기와, 상기 제 1 상태 및 제 2 상태를 감지하기 위한 수평기 상태 감지센서와, 상기 수평기 상태 감지센서에서의 감지 결과에 따라 인터락 신호를 생성하기 위한 제어부를 구비함을 특징으로 한다.In order to achieve the above objects, a bake chamber for manufacturing a semiconductor memory device according to an embodiment of the present invention includes a leveler having a first state and a second state depending on whether the bake chamber is horizontal, and the first state and the first state. And a controller for generating an interlock signal according to a sensing result of the leveler state sensing sensor and a leveler state sensing sensor for sensing two states.

여기서, 상기 제 1 상태는 상기 베이크 챔버의 수평이 유지되는 경우의 수평기의 상태이며, 상기 제 2 상태는 상기 베이크 챔버의 수평이 유지되지 않는 경우의 수평기의 상태임이 바람직하다. Here, the first state is a state of the leveler when the level of the baking chamber is maintained, the second state is preferably a state of the leveler when the level of the bake chamber is not maintained.                         

또한, 상기 수평기는 상기 베이크 챔버의 상부의 외측에 설치되어지는 것이 바람직하다.In addition, the horizontal level is preferably provided outside the upper portion of the baking chamber.

또한, 상기 제어부는 상기 제 2 상태시 인터락 신호를 생성하는 것이 바람직하다.

The control unit may generate an interlock signal in the second state.

이하 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예를 상세히 설명한다. 다양한 실시예에서의 설명들은 본 발명이 속하는 기술분야의 통상의 지식을 가지는 자에게 본 발명의 보다 철저한 이해를 돕기 위한 의도 이외에는 다른 의도없이 예를 들어 도시되고 한정된 것에 불과하므로, 본 발명의 범위를 제한하는 것으로 사용되어서는 아니 될 것이다. Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings. The descriptions in the various embodiments are only shown and limited by way of example and without intention other than the intention to help those of ordinary skill in the art to more thoroughly understand the present invention, and thus the scope of the present invention. It should not be used as a limitation.

도 2는 본 발명의 일실시예에 의한 반도체 메모리 소자 제조용 베이크 챔버를 개략적으로 보인 단면도이다.2 is a cross-sectional view schematically illustrating a baking chamber for manufacturing a semiconductor memory device according to an embodiment of the present invention.

도 2를 참조하면, 반도체 메모리 소자 제조용 베이크 챔버(102)는 배기 라인(114), HMDS 공급 라인(106), 오링(110), 수평기 상태 감지센서(112), 수평기(114), 제어부(116), 구동스톱부(118), 베이크 플레이트(120)을 구비하고 있다.Referring to FIG. 2, the baking chamber 102 for manufacturing a semiconductor memory device may include an exhaust line 114, an HMDS supply line 106, an O-ring 110, a leveler state sensor 112, a leveler 114, and a controller 116. ), A driving stop 118 and a baking plate 120 are provided.

상기 베이크 챔버(102) 내에 웨이퍼(108)가 놓여지는 베이크 플레이트(120)가 설치되어 있고, 상기 베이크 플레이트(120)에는 복수개의 이송핀(미도시)이 관통 설치되어 상기 웨이퍼(108)를 상기 베이크 플레이트(102)의 상면에 로딩 또는 언로딩시킬 수 있도록 상,하 동작하게 된다. 또한, 상기 베이크 챔버(102)의 상부에는 상기 HMDS 공급라인(106)이 설치되어 있어, 상기 베이크 플레이트(120)의 상부에 놓여진 상기 웨이퍼(108)에 코팅되도록 한다. 상기 베이크 챔버(120)의 상부는 상기 웨이퍼(108)가 상기 베이크 플레이트(120)에 로딩(loading) 또는 언로딩(unloading)될 때 개방된다. A bake plate 120 in which the wafers 108 are placed is provided in the bake chamber 102, and a plurality of transfer pins (not shown) are installed through the bake plate 120 to allow the wafers 108 to be transferred. It is operated up and down to be loaded or unloaded on the top surface of the baking plate 102. In addition, the HMDS supply line 106 is installed on the baking chamber 102 to be coated on the wafer 108 placed on the baking plate 120. The top of the bake chamber 120 is opened when the wafer 108 is loaded or unloaded to the bake plate 120.

상기 베이크 챔버(102) 내부에서 베이크 공정이 진행될 때에는 베이크 챔버 상부(102a) 및 베이크 챔버 하부(102b)를 진공상태를 유지하기 위한 오링(100)이 상기 베이크 챔버의 하부에는 상기 베이크 챔버(102) 내부를 배기시키기 위한 배기 라인(104)이 도시되어져 있다.When the baking process is performed in the baking chamber 102, an o-ring 100 for maintaining a vacuum state of the upper baking chamber 102a and the lower baking chamber 102b is provided at the lower portion of the baking chamber 102. An exhaust line 104 is shown for evacuating the interior.

상기 웨이퍼(108)가 상기 베이크 플레이트(12) 상부로 로딩된 후, 상기 베이크 챔버 상부(102a)가 상기 오링(100)에 의하여 상기 베이크 챔버 하부(102b)와 결합된다. 그리고, 상기 HMDS가 상기 HMDS 공급 라인(106)에 의하여 상기 웨이퍼(108)에 코팅된다.After the wafer 108 is loaded onto the bake plate 12, the bake chamber top 102a is coupled to the bake chamber bottom 102b by the O-ring 100. The HMDS is then coated onto the wafer 108 by the HMDS supply line 106.

이러한 HMDS의 코팅 공정이 진행되기 이전에, 상기 베이크 챔버(102)내의 진공 조건이 이루어져야 하는데, 그러기 위하여는 도 2에서 보여지는 바와 같이 상기 베이크 챔버 상부(102a)가 수평이 유지되어야 한다.Before the HMDS coating process proceeds, a vacuum condition in the bake chamber 102 must be established. In order to do so, the bake chamber top 102a must be leveled as shown in FIG. 2.

상기 수평기(114)는 상기한 바와 같이 상기 베이크 챔버(102)의 수평을 측정하기 위한 부분으로서, 상기 베이크 챔버(102)의 수평 또는 비수평에 따라서 두 가지의 상태 즉, 제 1 상태 또는 제 2 상태를 갖게 된다. 예를 들어 상기 제 1 상태는 상기 베이크 챔버(102)의 수평이 유지된 경우에서의 상기 수평기(114)의 상태라 면, 상기 제 2 상태는 상기 베이크 챔버(102)의 수평이 유지되지 않은 상태인 비 수평 상태에서의 상기 수평기(114)의 상태로 볼 수 있다.The leveler 114 is a portion for measuring the horizontality of the baking chamber 102 as described above, according to the horizontal or non-horizontal of the baking chamber 102, that is, the first state or the second state You have a state. For example, if the first state is a state of the leveler 114 when the baking chamber 102 is horizontal, the second state is a state where the baking chamber 102 is not horizontal. It can be seen as the state of the leveler 114 in the non-horizontal state.

상기 수평기 상태 감지센서(112)는 상기 수평기(114)의 제 1 상태 및 제 2 상태를 감지하기 위한 부분이다. 즉 상기 수평기(114)의 상태를 상시 모니터링하여 상기 베이크 챔버(102)의 수평을 유지하도록 하기 위한 역할을 한다.The leveler state detecting sensor 112 is a part for detecting a first state and a second state of the leveler 114. That is, the state of the leveler 114 is constantly monitored to serve to maintain the level of the baking chamber 102.

상기 제어부(116)는 상기 수평기 상태 감지센서(112)에서의 감지 결과에 따라 인터락 신호를 생성하기 위한 부분이다.The controller 116 is a part for generating an interlock signal according to a detection result of the leveler state sensor 112.

한가지 예로, 상기 수평기(114)가 기포형 수평기이고, 상기 제 1 상태가 상기 베이크 챔버(102)의 수평이 유지된 경우에서의 상기 수평기(114)의 상태라면, 상기 제 1 상태에서는 상기 수평기(114)의 기포는 정중앙에 놓여질 것이다. 이 때에는 상기 수평기 상태 감지센서(112)에서 상기 수평기(114)의 기포를 감지하며, 상기 제어부(116)에서는 아무런 신호를 생성하지 않는다. 그리고, HMDS가 상기 웨이퍼(108)로 코팅되어지는 공정이 계속되게 된다.As an example, if the leveler 114 is a bubble leveler and the first state is a state of the leveler 114 in the case where the level of the baking chamber 102 is maintained, in the first state the leveler ( The bubble in 114 will be centered. At this time, the level sensor 112 detects the bubble of the leveler 114, and the controller 116 does not generate any signal. The process of HMDS being coated onto the wafer 108 is then continued.

한편, 상기 수평기(114)가 제 2 상태 즉, 상기 베이크 챔버(102)가 수평이 유지되지 않아 상기 수평기(114)의 기포가 정중앙에 있지 않는 경우, 상기 수평기 상태 감지센서(112)에서는 상기 제 2 상태임을 감지하게 되고, 이 때, 상기 제어부(116)에서는 인터락 신호를 생성하게 된다. 그리하여, 생성된 상기 인터락 신호는 상기 베이크 챔버(102)의 구동스톱부(118)로 입력되어 상기 베이크 챔버(102)의 동작이 중지된다.On the other hand, when the leveler 114 is in the second state, that is, the baking chamber 102 is not maintained horizontally, and the bubble of the leveler 114 is not at the center, the leveler sensor 112 detects the first state. In this case, the controller 116 generates an interlock signal. Thus, the generated interlock signal is input to the drive stop 118 of the bake chamber 102 to stop the operation of the bake chamber 102.

여기서, 상기 수평기(114)는 상기 베이크 챔버(102)의 수평 측정에 용이하도 록 상부의 외측에 설치되어지는 것이 바람직하다.Here, the leveler 114 is preferably installed outside the upper portion to facilitate the horizontal measurement of the baking chamber 102.

이렇게 하여 상기 오링(100)에 의하여 상기 베이크 챔버(102)내에서 진공이 유지되도록 하며, HMDS를 웨이퍼에 코팅하여도 수평이 유지되지 않아 틀어진 부위로 리크가 발생되는 현상을 감소시키게 된다.In this way, the vacuum is maintained in the bake chamber 102 by the O-ring 100, and even if HMDS is coated on the wafer, the level is not maintained, thereby reducing the phenomenon of leakage to the distorted portion.

상술한 바와 같이 수평기 및 수평기 상태 감지센서를 이용하여 베이크 챔버의 수평 유지를 모니터링하는 장치는 베이크 공정을 위한 상기 베이크 챔버의 경우에만 한정되지 아니하고, 수평의 유지 및 진공 조건이 중요한 다른 반도체 메모리 소자 제조용 공정 장비에서도 다양하게 변형되어 사용되어질 수 있다.As described above, the apparatus for monitoring the horizontal maintenance of the bake chamber by using the leveler and the level sensor is not limited to the case of the bake chamber for the baking process, and for manufacturing other semiconductor memory devices in which horizontal maintenance and vacuum conditions are important. Various modifications can be made to the process equipment.

본 발명의 실시예에 따른 베이크 챔버는 상기 실시예에 한정되지 않고, 본 발명의 기본 원리를 벗어나지 않는 범위에서 다양하게 설계되고, 응용될 수 있음은 본 발명이 속하는 기술분야에서 통상의 지식을 가지는 자에게는 자명한 사실이라 할 것이다.
Baking chamber according to an embodiment of the present invention is not limited to the above embodiment, it can be variously designed and applied within the scope without departing from the basic principles of the present invention having a common knowledge in the art It will be obvious to one.

상술한 바와 같이 본 발명은 수평기 및 수평기 상태 감지센서가 구비된 반도체 메모리 소자 제조용 베이크 챔버를 제공함으로써, 종래의 베이크 챔버에서 베이크 챔버의 레벨이 틀어지는 문제를 감소시키는 효과가 있다.As described above, the present invention provides a baking chamber for manufacturing a semiconductor memory device having a leveler and a leveler sensor, thereby reducing the problem that the level of the bake chamber is displaced in the conventional bake chamber.

또한, 본 발명은 수평기 및 수평기 상태 감지센서가 구비된 반도체 메모리 소자 제조용 베이크 챔버를 제공함으로써, 오링에 의한 베이크 챔버 상부와 베이크 챔버 하부의 결합의 오류를 감소시키는 효과가 있다. In addition, the present invention provides a bake chamber for manufacturing a semiconductor memory device equipped with a leveler and a level sensor, thereby reducing the error of coupling between the bake chamber and the bake chamber by O-rings.                     

또한, 본 발명은 수평기 및 수평기 상태 감지센서가 구비된 반도체 메모리 소자 제조용 베이크 챔버를 제공함으로써, 베이크 챔버 내에서는 진공 조건이 이루어지지 않아 HMDS를 웨이퍼에 코팅하여도 원하는 바 만큼의 코팅이 이루어지지 않는 문제점을 감소 또는 최소화하며, 또한 부분적으로 포토레지스트 뜯김(lifting) 현상이 발생하는 문제점을 감소 또는 최소화하는 효과가 있다.In addition, the present invention provides a baking chamber for manufacturing a semiconductor memory device equipped with a leveler and a level sensor, the vacuum condition is not achieved in the bake chamber, even if HMDS is coated on the wafer, the coating is not performed as desired. There is an effect of reducing or minimizing the problem, and also reducing or minimizing the problem of partially occurring photoresist lifting.

Claims (4)

반도체 메모리 소자 제조용 베이크 챔버에 있어서:In the baking chamber for manufacturing a semiconductor memory device: 상기 베이크 챔버의 수평 여부에 의존하여 제 1 상태와 제 2 상태를 갖는 수평기;A leveler having a first state and a second state depending on whether the bake chamber is horizontal; 상기 제 1 상태 및 제 2 상태를 감지하기 위한 수평기 상태 감지센서; 및A leveler state sensor for sensing the first state and the second state; And 상기 수평기 상태 감지센서에서의 감지 결과에 따라 인터락 신호를 생성하기 위한 제어부를 구비함을 특징으로 하는 반도체 메모리 소자 제조용 베이크 챔버.And a control unit for generating an interlock signal according to a sensing result of the leveler state sensing sensor. 제1항에 있어서,The method of claim 1, 상기 제 1 상태는 상기 베이크 챔버의 수평이 유지되는 경우의 수평기의 상태이며, 상기 제 2 상태는 상기 베이크 챔버의 수평이 유지되지 않는 경우의 수평기의 상태임을 특징으로 하는 반도체 메모리 소자 제조용 베이크 챔버.And the first state is a state of a leveler when the bake chamber is kept horizontal, and the second state is a state of a leveler when the bake chamber is not leveled. 제2항에 있어서,The method of claim 2, 상기 수평기는 상기 베이크 챔버의 상부의 외측에 설치되어지는 것을 특징으로 하는 반도체 메모리 소자 제조용 베이크 챔버.The leveling device is a baking chamber for manufacturing a semiconductor memory device, characterized in that installed on the outside of the upper portion of the baking chamber. 제3항에 있어서,The method of claim 3, 상기 제어부는 상기 제 2 상태시 인터락 신호를 생성하는 것을 특징으로 하는 반도체 메모리 소자 제조용 베이크 챔버.The control unit is a baking chamber for manufacturing a semiconductor memory device, characterized in that for generating an interlock signal in the second state.
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KR100816212B1 (en) * 2006-08-28 2008-03-21 동부일렉트로닉스 주식회사 Equipment for photo exposure process for fabricating semiconductor device
KR101402950B1 (en) * 2008-02-28 2014-06-03 한국에이에스엠지니텍 주식회사 Thin film deposition apparatus and maintenance method using the same

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