KR20060039653A - Manufacturing method of semiconductor device - Google Patents

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Abstract

본 발명은 반도체소자의 제조방법에 관한 것으로서, 첫 번째 노광에서만 사용되는 부팅 버어니어를 한번만 사용하는 것이 아니라 다음 노광 공정시에는 다른 크기의 부팅 버어니어를 일차 형성된 부팅 버어니어와 중첩되도록 형성하였으므로, 두 노광 공정간의 중첩정밀도 측정도 측정할 수 있으며, 매 노광 공정마다 장비의 특성이나 문제점, 필드 디스톨션, 필드간 정밀도 등을 다양하게 점검할 수 있어 노광 공정에 따른 불량 발생을 사전이 방지하고, 중첩정밀도 측정의 정확성을 향상시켜 공정수율 및 소자동작의 신뢰성을 향상시킬 수 있다.
The present invention relates to a method for manufacturing a semiconductor device, and the boot vernier used only in the first exposure is not used only once, but in the next exposure process, boot verniers of different sizes are formed to overlap with the first formed boot vernier. Overlapping precision measurement between two exposure processes can be measured, and various features such as equipment characteristics, problems, field stalls, and inter-field precisions can be checked in every exposure process to prevent defects caused by the exposure process in advance. It is possible to improve the process yield and the reliability of device operation by improving the accuracy of overlapping precision measurement.

반도체, 노광, 중첩도, 측정, 부팅, 버어니어Semiconductor, Exposure, Overlap, Measurement, Boot, Vernier

Description

반도체소자의 제조방법 {Manufacturing method of semiconductor device} Manufacturing method of semiconductor device             

도 1a는 종래 기술에 따른 부팅버니어를 구비하는 노광마스크의 평면도. 1A is a plan view of an exposure mask having a boot vernier according to the prior art.

도 1b는 도 1a의 노광마스크를 사용하여 필드가 형성된 웨이퍼의 평면도. 1B is a plan view of a wafer in which a field is formed using the exposure mask of FIG. 1A.

도 1c는 도 1b 상태의 필드가 다수개 형성된 웨이퍼의 평면도. 1C is a plan view of a wafer in which a plurality of fields in FIG. 1B are formed.

도 2a는 본 발명에 따른 제1외부 및 내부 버어니어가 형성된 웨이퍼의 평면도. 2A is a plan view of a wafer on which first outer and inner verniers are formed, in accordance with the present invention;

도 2b는 본 발명에 따른 제2외부 및 내부 버어니어가 형성된 웨이퍼의 평면도. 2B is a plan view of a wafer on which second outer and inner verniers are formed, in accordance with the present invention;

도 3a는 도2a 및 도 2b의 버어니어들의 크기를 비교하기 위한 개략도.3A is a schematic diagram for comparing the sizes of the vernier of FIGS. 2A and 2B.

도 3b는 도 2a 및 도 2b의 버어니어들이 중첩된 상태의 개략도. 3B is a schematic view of the vernier of FIGS. 2A and 2B in an overlapped state.

<도면의 주요 부분에 대한 부호의 설명>         <Explanation of symbols for the main parts of the drawings>

10 : 투명기판 12 : 셀부10: transparent substrate 12: cell part

14 : 프레임부 16, 26, 36, 37 : 외부 버어니어14 frame portion 16, 26, 36, 37: outer vernier

18, 28, 38, 39 : 내부 버어니어 20, 30 : 웨이퍼18, 28, 38, 39: internal vernier 20, 30: wafer

22, 33 : 셀
22, 33: cell

본 발명은 반도체소자의 제조방법에 관한 것으로서, 특히 부팅버니어를 중첩정밀도 측정마크로 사용하여 여러 층들간 및 필드간 중첩정밀도를 용이하게 측정할 수 있는 반도체소자의 제조방법에 관한 것이다. BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for manufacturing a semiconductor device, and more particularly, to a method for manufacturing a semiconductor device that can easily measure overlapping accuracy between layers and fields using a boot vernier as an overlapping precision measurement mark.

일반적으로 고집적 반도체소자는 다수개의 노광 마스크가 중첩 사용되는 복잡한 공정을 거치게 되며, 단계별로 사용되는 노광 마스크들 간의 정렬은 특정 형상의 마크를 기준으로 이루어진다. In general, a highly integrated semiconductor device undergoes a complicated process in which a plurality of exposure masks are overlapped and used, and alignment between exposure masks used in stages is based on a mark of a specific shape.

상기 마크들은 다른 마스크들간의 정렬(layer to layer alignment)이나, 하나의 마스크에 대한 다이간의 정렬에 사용되는 정렬 키(alignment key) 혹은 정렬마크와, 패턴간의 중첩 정밀도인 오버레이(overlay)를 측정하기 위한 중첩정밀도(오버레이) 측정마크가 있다. The marks measure layer to layer alignment, or an alignment key or alignment mark used to align between dies for one mask, and an overlay, the precision of the overlap between the patterns. There is a superimposition (overlay) measurement mark.

반도체소자의 제조 공정에 사용되는 스탭 앤 리피트(step and repeat) 방식의 노광장비인 스테퍼(steper)는 스테이지가 X-Y 방향으로 움직이며 반복적으로 이동 정렬하여 노광하는 장치이다. 상기 스테이지는 정렬마크를 기준으로 자동 또는 수동으로 웨이퍼의 정렬이 이루어지며, 스테이지는 기계적으로 동작되므로 반복되는 공정시 정렬 오차가 발생되고, 정렬오차가 허용 범위를 초과하면 소자에 불량이 발생된다. A stepper, which is a step and repeat type exposure apparatus used in a semiconductor device manufacturing process, is a device in which a stage moves in the X-Y direction and repeatedly moves in alignment. The stage is aligned automatically or manually on the basis of the alignment mark, the stage is mechanically operated, so that an alignment error occurs during the repeated process, and if the alignment error exceeds the allowable range, a defect occurs in the device.

상기와 같이 오정렬에 따른 중첩 정확도의 조정범위는 소자의 디자인 룰 (design rule)에 따르며, 통상 디자인 룰의 20∼30% 이내이다. As described above, the adjustment range of the overlapping accuracy due to misalignment is in accordance with the design rule of the device, and usually within 20 to 30% of the design rule.

또한 반도체기판 상에 형성된 각층들간의 정렬이 정확하게 이루어졌는지를 확인하는 중첩정밀도 측정마크 또는 오버레이 측정마크도 정렬 마크와 동일한 방법으로 사용된다.In addition, an overlapping precision measurement mark or an overlay measurement mark for confirming whether the alignment between the layers formed on the semiconductor substrate is correctly used is also used in the same manner as the alignment mark.

종래 정렬마크 및 오버레이 측정마크는 반도체 웨이퍼에서 칩이 형성되지 않는 부분인 스크라이브 라인(scribe line) 상에 형성되며, 상기 정렬마크를 이용한 오정렬 정도의 측정 방법으로는 버어니어(verier) 정렬마크를 이용한 시각 점검 방법과, 박스 인 박스(box in box) 나 박스 인 바(box in bar) 정렬 마크를 이용한 자동 점검 방법에 의해 측정한 후, 보상한다. Conventional alignment marks and overlay measurement marks are formed on a scribe line, which is a portion where a chip is not formed in a semiconductor wafer, and a method of measuring misalignment using the alignment marks uses a vernier alignment mark. The measurement is performed by a visual inspection method and an automatic inspection method using a box in box or a box in bar alignment mark, and then compensated.

도 1a는 종래 기술에 따른 부팅버니어가 형성되어 있는 노광마스크의 평면도이다.1A is a plan view of an exposure mask having a boot vernier according to the prior art.

먼저, 노광마스크는 정사각 형상의 투명기판(10)상의 중앙 부분에 투광영역과 광차단막 패턴(도시되지 않음)이 형성되어 선택적으로 노광하는 셀부(12)가 형성되어 있고, 상기 셀부(12)의 외곽에는 웨이퍼의 스크라이브 라인에 대응되는 프레임부(14)가 위치한다. First, the exposure mask is formed in the center portion on the transparent transparent substrate 10 of the square formed with a light transmitting region and a light shielding film pattern (not shown) is formed a cell portion 12 for selective exposure, the cell portion 12 of the Outside the frame portion 14 corresponding to the scribe line of the wafer is located.

또한 상기 셀부(12)와 인접한 양변의 프레임부(14)에는 한 변에 두 개씩의 외부 버어니어(16)가 형성되어 있으며, 나머지 양변의 프레임부(14)에는 한 변에 두 개씩의 내부 버어니어(18)가 형성되어 있다. In addition, two outer verniers 16 are formed at each side of the frame portion 14 adjacent to the cell portion 12, and two inner burrs at each side of the frame portion 14 of the remaining sides. The near 18 is formed.

이러한 노광마스크를 이용하여 웨이퍼 상에 노광하면, 그대로 전사되어 도 1b에 도시되어 있는 바와 같이, 웨이퍼(20)의 노광된 중심부에 셀(22)이 형성되고, 그 외곽 스크라이브 라인에 외부 버어니어(26)와 내부 버어니어(28)가 형성된다.When exposed on the wafer using such an exposure mask, the cell 22 is formed at the exposed center of the wafer 20 as it is transferred as it is and shown in FIG. 1B, and an external vernier ( 26 and an internal vernier 28 are formed.

따라서 하나의 웨이퍼에 다수 번의 노광이 이루어지므로, 도 1c에서와 같이, 웨이퍼(20)상의 스크라이브 라인에는 외부 버어니어(26)와 내부 버어니어(28)가 중첩되므로, 이러한 부팅 버어니어를 사용하면, 장비상의 문제를 용이하게 알 수 있을 뿐만 아니라, 스테이지 정렬도나, 필드 디스토션등도 측정할 수 있다. Therefore, since a plurality of exposures are performed on one wafer, as shown in FIG. 1C, the scribe line on the wafer 20 overlaps the outer vernier 26 and the inner vernier 28. In addition, it is possible to easily identify equipment problems as well as to measure stage alignment and field distortion.

상기와 같은 종래 기술에 따른 반도체소자의 제조방법은 부팅 버어니어를 사용하여 용이하게 장비상의 문제를 파악하거나, 스테이지 정렬도나, 필드 디스토션등도 측정할 수 있으나, 이러한 부팅 버어니어의 사용상의 이점에도 불구하고, 여러 종류의 중첩정밀도 측정마크가 웨이퍼의 스크라이브 라인에 위치하게 되어 부팅 버어니어는 첫 번째 마스크 공정에서만 사용되어 후속 공정에서의 장비상의 문제점은 파악하기 어려워지는 문제점이 있다.
The method of manufacturing a semiconductor device according to the prior art as described above can easily identify equipment problems, measure stage alignment, field distortion, etc. using a boot vernier, but the advantages of using the boot vernier Nevertheless, various kinds of overlapping precision measurement marks are placed on the scribe line of the wafer, so that the boot vernier is used only in the first mask process, so that it is difficult to identify equipment problems in the subsequent process.

본 발명은 상기와 같은 문제점을 해결하기 위한 것으로서, 본 발명의 목적은 부팅 버어니어를 중첩정밀도 측정마크로도 사용하여 여러 번의 마스크 공정시에도 용이하게 장비상의 문제를 파악하고, 스테이지 정렬도 및 필드 디스토션등도 측정할 수 있어 중첩정밀도 측정을 용이하게 하여 공정수율 및 소자동작의 신뢰성을 향상시킬 수 있는 반도체소자의 제조방법을 제공함에 있다. SUMMARY OF THE INVENTION The present invention has been made to solve the above problems, and an object of the present invention is to use a boot vernier as an overlapping precision measurement mark to easily identify equipment problems during multiple mask processes, and to obtain stage alignment and field distortion. The present invention also provides a method for manufacturing a semiconductor device, which can measure the degree of overlap and facilitate the measurement of overlapping precision, thereby improving the process yield and the reliability of device operation.

상기와 같은 목적을 달성하기 위한 본 발명에 따른 반도체소자 제조방법의 특징은, Features of the semiconductor device manufacturing method according to the present invention for achieving the above object,

반도체기판에서 스크라이브 라인으로 예정되어 있는 부분에 형성되는 박스-인-박스 방식의 제1 부팅 버어니어를 구비하는 제1 노광마스크로 일차 노광 공정을 진행하는 공정과, Performing a first exposure process with a first exposure mask having a first boot vernier of the box-in-box method formed on a portion of the semiconductor substrate that is intended as a scribe line;

상기 제1 부팅 버어니어와는 다른 크기를 가진 제2 부팅 버어니어를 구비하는 제2 노광마스크로 이차 노광하는 공정을 구비함에 있다. And a second exposure mask having a second boot vernier having a size different from that of the first boot vernier.

또한 본 발명의 다른 특징은, In addition, another feature of the present invention,

반도체기판에서 스크라이브 라인으로 예정되어 있는 부분에 형성되는 제1 외부 버어니어와 제1 내부 버어니어로 구성된 박스-인-박스 방식의 부팅 버어니어를 구비하는 제1 노광마스크로 일차 노광 공정을 진행하는 공정과, A primary exposure process is performed with a first exposure mask including a boot-in vernier of the box-in-box structure formed of a first external vernier and a first internal vernier formed on a portion of the semiconductor substrate that is intended as a scribe line. Fair,

상기 제1 외부 버어니어와 다른 크기의 제2 외부 버어니어와 상기 제1 내부 버어니어와 다른 크기를 가지는 제2 내부 버어니어를 구비하는 제2 노광마스크로 이차 노광하는 공정을 구비함에 있다. And a second exposure mask including a second external vernier having a different size from the first external vernier and a second internal vernier having a different size from the first internal vernier.

본 발명의 또 다른 특징은, 상기 제1 및 제2 외부 버어니어와, 제1 및 제2 내부 버어니어 중 어느 하나가 겹쳐지도록 형성하는 것을 특징으로 한다. Another feature of the present invention is characterized in that the first and second outer vernier and any one of the first and second inner vernier are formed so as to overlap.

이하, 첨부된 도면을 참조하여 본 발명에 따른 반도체소자의 제조방법에 대하여 상세히 설명을 하기로 한다. Hereinafter, a method of manufacturing a semiconductor device according to the present invention will be described in detail with reference to the accompanying drawings.

도 2a 및 도 2b는 본 발명에 따른 반도체소자의 제조방법을 설명하기 위한 도면들로서, 서로 다른 두 개의 노광마스크로 하나의 웨이퍼(30)에 연속적으로 진행되는 두 번 노광으로 형성되는 각각의 필드를 도시한 예이다. 2A and 2B are diagrams for describing a method of manufacturing a semiconductor device according to the present invention, each of which is formed by two exposures which are continuously performed on one wafer 30 with two different exposure masks. This is an example.                     

먼저, 웨이퍼(30)상에 제1노광마스크(도시되지 않음)로 노광하여 셀(32)과 스크라이브 라인을 형성하되, 상기 스크라이브 라인에는 제1 외부 버어니어(36)와 제1 내부 버어니어(38)가 형성되어 있다. (도 2a 참조). First, a scribe line is formed on the wafer 30 by exposing with a first exposure mask (not shown), wherein the scribe line includes a first external vernier 36 and a first internal vernier ( 38) is formed. (See FIG. 2A).

또한 동일 웨이퍼(30)에 제2노광마스크(도시되지 않음)로 노광하여 셀(33)과 스크라이브 라인을 형성하며, 이때 상기 스크라이브 라인에 제2 외부 버어니어(37)와 제2 내부 버어니어(39)가 형성되어 있다. (도 2b 참조). In addition, a second exposure mask (not shown) is exposed on the same wafer 30 to form a cell 33 and a scribe line, wherein a second external vernier 37 and a second internal vernier are formed on the scribe line. 39) is formed. (See FIG. 2B).

여기서 상기 제1 외부 버어니어(36)와 제1 내부 버어니어(38)는 각각 제2 외부 버어니어(37) 및 제2 내부 버어니어(39)와는 다른 크기로 형성되어 도 3a에 도시된 바와 같은 크기를 가지게 된다. Wherein the first outer vernier 36 and the first inner vernier 38 is formed in a different size than the second outer vernier 37 and the second inner vernier 39, respectively, as shown in Figure 3a Will have the same size.

따라서 일차로 노광되어 형성되는 제1 외부 버어니어(36)와 제1 내부 버어니어(38)에 의해 부팅 버어니어로서, 장비의 정렬도와, 중첩정밀도 측정, 스테이지 정렬도와 필드 디스톨션을 측정하고, 이차 노광 시에는 제2 외부 버어니어(37) 및 제2 내부 버어니어(39)가 동일한 역할을 할 뿐만 아니라, 일차 노광과의 중첩정밀도 측정도 함께 실시할 수 있다. Therefore, as the boot vernier by the first outer vernier 36 and the first inner vernier 38, which are first exposed and formed, the alignment degree, superposition accuracy measurement, stage alignment degree and field distortion of the equipment are measured, In the second exposure, not only the second outer vernier 37 and the second inner vernier 39 play the same role, but also superimposition precision with the primary exposure can be performed together.

이는, 상기의 제1 외부 버어니어(36)와 제1 내부 버어니어(38) 및 제2 외부 버어니어(37)와 제2 내부 버어니어(39)가 다른 크기로 형성되어 이들이 겹치게 형성되어 도 3b와 같이 형성되는 것으로 두 노광간의 오버레이를 측정할 수 있다. This is because the first outer vernier 36 and the first inner vernier 38 and the second outer vernier 37 and the second inner vernier 39 are formed in different sizes so that they overlap each other. It is formed as shown in 3b can measure the overlay between the two exposures.

상기에서 4개의 박스가 서로 다른 크기를 가지도록 형성되었으나, 두 개의 박스가 동일한 크기를 가지도록 형성할 수도 있다.
Although the four boxes are formed to have different sizes, the two boxes may be formed to have the same size.

이상에서 설명한 바와 같이 본 발명에 따른 반도체소자의 제조방법은 첫 번째 노광에서만 사용되는 부팅 버어니어를 한번만 사용하는 것이 아니라 다음 노광 공정시에는 다른 크기의 부팅 버어니어를 일차 형성된 부팅 버어니어와 중첩되도록 형성하였으므로, 두 노광 공정간의 중첩정밀도 측정도 측정할 수 있으며, 매 노광 공정마다 장비의 특성이나 문제점, 필드 디스톨션, 필드간 정밀도 등을 다양하게 점검할 수 있어 노광 공정에 따른 불량 발생을 사전이 방지하고, 중첩정밀도 측정의 정확성을 향상시켜 공정수율 및 소자동작의 신뢰성을 향상시킬 수 있는 이점이 있다. As described above, in the method of manufacturing a semiconductor device according to the present invention, a boot vernier used only in the first exposure is not used only once, but a boot vernier of a different size overlaps with the boot vernier formed first during the next exposure process. As a result, it is possible to measure the overlapping accuracy between the two exposure processes, and to check the characteristics and problems of the equipment, field distortion, and inter-field accuracy for each exposure process in various ways. It is possible to improve the process yield and the reliability of device operation by preventing and improving the accuracy of the overlapping precision measurement.

Claims (3)

반도체기판에서 스크라이브 라인으로 예정되어 있는 부분에 형성되는 박스-인-박스 방식의 제1 부팅 버어니어를 구비하는 제1 노광마스크로 일차 노광 공정을 진행하는 공정과, Performing a first exposure process with a first exposure mask having a first boot vernier of the box-in-box method formed on a portion of the semiconductor substrate that is intended as a scribe line; 상기 제1 부팅 버어니어와는 다른 크기를 가진 제2 부팅 버어니어를 구비하는 제2 노광마스크로 이차 노광하는 공정을 구비하는 반도체소자의 제조방법. And a second exposure mask having a second boot vernier having a different size than that of the first boot vernier. 반도체기판에서 스크라이브 라인으로 예정되어 있는 부분에 형성되는 제1 외부 버어니어와 제1 내부 버어니어로 구성된 박스-인-박스 방식의 부팅 버어니어를 구비하는 제1 노광마스크로 일차 노광 공정을 진행하는 공정과, A primary exposure process is performed with a first exposure mask including a boot-in vernier of the box-in-box structure formed of a first external vernier and a first internal vernier formed on a portion of the semiconductor substrate that is intended as a scribe line. Fair, 상기 제1 외부 버어니어와 다른 크기의 제2 외부 버어니어와 상기 제1 내부 버어니어와 다른 크기를 가지는 제2 내부 버어니어를 구비하는 제2 노광마스크로 이차 노광하는 공정을 구비하는 반도체소자의 제조방법. And a second exposure mask including a second external vernier having a different size than the first external vernier and a second internal vernier having a different size than the first internal vernier. Manufacturing method. 제2항에 있어서, 상기 제1 및 제2 외부 버어니어와, 제1 및 제2 내부 버어니어중 어느 하나가 겹쳐지도록 형성하는 것을 특징으로 하는 반도체소자의 제조방법. The method of claim 2, wherein the first and second external verniers and one of the first and second internal verniers are formed to overlap each other.
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KR100868644B1 (en) * 2007-07-24 2008-11-12 주식회사 동부하이텍 Image sensor and method for manufacturing thereof

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