KR20060039316A - Method for fabrication of semiconductor device capable of preventing dc fail - Google Patents

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KR20060039316A
KR20060039316A KR1020040088454A KR20040088454A KR20060039316A KR 20060039316 A KR20060039316 A KR 20060039316A KR 1020040088454 A KR1020040088454 A KR 1020040088454A KR 20040088454 A KR20040088454 A KR 20040088454A KR 20060039316 A KR20060039316 A KR 20060039316A
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Abstract

본 발명은, 웨이퍼 에지 부분에서 더미 칩과 인접한 메인 칩의 쉐어드 프루브 카드를 이용한 테스트시 더미 칩의 파워 쇼트로 인한 메인 칩의 DC 페일 결과를 방지할 수 있는 반도체 장치 제조 방법을 제공하기 위한 것으로, 이를 위해 본 발명은, EDS(Electrical Die Sorting) 방식을 이용한 테스트 시 쉐어드 프루브 카드( Shared probe card)를 사용하는 반도체 소자를 제조함에 있어서, 상기 반도체 소자는 웨이퍼 상에 구현되는 복수의 메인 칩 및 더미 칩을 구비하고, 상기 메인 칩과 상기 더미 칩은, 그 내부에 플레이트전극과 상기 플레이트전극 상에 배치된 제1메탈라인과 상기 제1메탈라인 상에 배치된 제2메탈라인과 상기 플레이트전극과 상기 제1메탈라인을 접속시키는 제1메탈콘택 및 상기 제1메탈라인과 상기 제2메탈라인을 접속시키기 위한 제2메탈콘택을 구비하며, 웨이퍼 에지에서 상기 메인 칩과 인접한 상기 더미 칩이 상기 제2메탈콘택을 갖지 않도록 형성하는 것을 특징으로 하는 반도체 소자 제조 방법을 제공한다.
The present invention is to provide a method of manufacturing a semiconductor device that can prevent the DC fail of the main chip due to the power short circuit of the dummy chip during the test using the shared probe card of the main chip adjacent to the dummy chip at the wafer edge portion. To this end, the present invention, in the manufacture of a semiconductor device using a shared probe card (shared probe card) during the test using the electrical die sorting (EDS) method, the semiconductor device is a plurality of main chips implemented on the wafer And a dummy chip, wherein the main chip and the dummy chip include a plate electrode, a first metal line disposed on the plate electrode, a second metal line disposed on the first metal line, and the plate. A first metal contact connecting an electrode and the first metal line and a second metal contact connecting the first metal line and the second metal line are obtained. , And it provides a semiconductor device manufacturing method in which the dummy chip adjacent to the main chip so as to form not to have the second metal contact at the wafer edge.

쉐어드 프루브 카드(Shared probe card), 더미 칩, 메인 칩, 메탈라인, 메탈콘택.Shared probe card, dummy chip, main chip, metal line, metal contact.

Description

디씨 페일을 방지할 수 있는 반도체 소자 제조 방법{METHOD FOR FABRICATION OF SEMICONDUCTOR DEVICE CAPABLE OF PREVENTING DC FAIL} Semiconductor device manufacturing method to prevent DC fail {METHOD FOR FABRICATION OF SEMICONDUCTOR DEVICE CAPABLE OF PREVENTING DC FAIL}             

도 1은 칩이 구현된 웨이퍼의 맵을 도시한 평면도.1 is a plan view showing a map of a wafer on which chips are implemented;

도 2는 도 1의 웨이퍼 에지 부분에서 메인 칩과 더미 칩이 나타나도록 절취한 단면도.FIG. 2 is a cross-sectional view illustrating the main chip and the dummy chip at the wafer edge portion of FIG. 1. FIG.

도 3은 2에 해당하는 사진.3 is a photograph corresponding to two.

도 4a 내지 도 4e는 종래기술에 따른 제2메탈라인 형성 공정을 평면으로 도시한 웨이퍼 맵.4A to 4E are wafer maps showing, in plan view, a second metal line forming process according to the prior art;

도 5a 내지 도 5e는 도 4a 내지 도 4e의 각각에 대응하는 단면도.5A-5E are cross-sectional views corresponding to each of FIGS. 4A-4E.

도 6은 본 발명의 일실시예에 따른 웨이퍼 에지에서의 메인 칩 및 더미 칩의 일부를 도시한 단면도.6 is a cross-sectional view of a portion of a main chip and a dummy chip at the wafer edge in accordance with one embodiment of the present invention.

도 7a 내지 도 7e는 본 발명의 일실시예에 따른 제2메탈라인 형성 공정을 평면으로 도시한 웨이퍼 맵.7A to 7E are planar views illustrating a second metal line forming process according to an embodiment of the present invention.

도 8a 내지 도 8e는 도 7a 내지 도 7e의 각각에 대응하는 단면도.
8A-8E are cross-sectional views corresponding to each of FIGS. 7A-7E.

* 도면의 주요부분에 대한 부호의 설명 * Explanation of symbols on the main parts of the drawings                 

M1 : 제1메탈라인 M1C : 제1메탈콘택M1: First Metal Line M1C: First Metal Contact

M2 : 제2메탈라인 M2C : 제2메탈콘택M2: Second Metal Line M2C: Second Metal Contact

P : 플레이트전극 VCC : 전원전압P: Plate electrode VCC: Power supply voltage

VSS : 접지전압 A : 메인 칩VSS: Ground Voltage A: Main Chip

B : 더미 칩
B: dummy chip

본 발명은 웨이퍼 레벨에서의 에지 처리 방법에 관한 것으로, 특히 쉐어드 프루브 카드(Shared probe card) 사용시 패드부의 파워 쇼트(Power short)를 방지할 수 있는 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method of edge processing at the wafer level, and more particularly to a method capable of preventing a power short of a pad portion when using a shared probe card.

반도체 소자가 하나의 완성된 반도체 패키지로 그 성능을 다하기 위해서는 수많은 공정들을 거쳐야 하며, 그 공정들은 크게 웨이퍼의 생산과 전공정(FAB; Fabrication) 및 조립(Assembly)의 세 범주로 분류된다.In order for a semiconductor device to perform its performance as a complete semiconductor package, it must go through a number of processes, which are classified into three categories: wafer production, fabrication (FAB), and assembly.

특히, FAB 공정에 의해 웨이퍼 상에 복수개의 반도체 소자가 형성되며, 복수개의 반도체 소자는 전기적 특성 검사(EDS; Electrical Die Sorting)를 통하여 그 양, 불량이 판명된다.In particular, a plurality of semiconductor devices are formed on the wafer by a FAB process, and the quantity and defect of the plurality of semiconductor devices are found through electrical die sorting (EDS).

이와 같은 전기적 특성 검사를 하는 목적은, The purpose of this electrical characteristic test,

1) 전술한 바와 같이 웨이퍼 상의 각각의 반도체 소자의 양, 불량을 선별하 가 위해서이며,1) As described above, the purpose is to select the quantity and defect of each semiconductor element on the wafer.

2) 불량 반도체 소자 중에서 수리 가능한 반도체 소자의 수리를 위해서이며,2) To repair a repairable semiconductor device among defective semiconductor devices,

3) FAB 공정에서의 문제점을 조기에 피드-백(Feed-back)하기 위해서이며,3) To feed back the problems in the FAB process early,

4) 불량 반도체 소자의 조기 제거로 조립 및 검사(Package test)에서의 원가 절감을 위해서이다.4) To reduce the cost of assembly and package test by early removal of defective semiconductor devices.

이와 같은 전기적 특성 검사에 사용되는 장비는 테스터(Tester)와, 프루브 설비(Probe system)로 이루어져 있으며, 프루브 설비에 웨이퍼 상의 반도체 소자의 전극 패드와 기계적으로 접촉되는 프루브 카드가 설치되어 있다. 프루브 카드는 아주 가는 프루브 핀(Probe pin)을 인쇄회로기판에 고정시켜 놓은 것으로 테스터에서 발생한 신호가 프루브 설비를 통해서 프루브 카드에 설치된 각각의 프루브 핀에 전달되고, 프루브 핀에 전달된 신호는 프루브 핀이 접촉된 웨이퍼 상의 반도체 소자의 전극 패드에 전달되어 반도체 소자가 양품인지 불량품인지를 검사하게 된다.The equipment used for the electrical property test is composed of a tester and a probe system, and a probe card is installed in the probe facility to be in mechanical contact with electrode pads of semiconductor elements on the wafer. The probe card is a very thin probe pin fixed to the printed circuit board. The signal generated from the tester is transmitted to each probe pin installed on the probe card through the probe equipment, and the signal transmitted to the probe pin is It is transferred to the electrode pad of the semiconductor element on the contacted wafer to check whether the semiconductor element is good or defective.

한편, 프루브 테스트 진행시 쉐어드 프루브 카드를 사용하는 경우, 쉐어드 프루브 카드를 사용함에 따라 웨이퍼 에지 부분에서는 메인 칩(Main chip)과 더미 칩(Dummy chip)에 대한 테스트가 동시에 이루어져야 한다.On the other hand, when a shared probe card is used during a probe test, the main chip and the dummy chip should be simultaneously tested at the wafer edge part as the shared probe card is used.

도 1은 칩이 구현된 웨이퍼의 맵을 도시한 평면도이다.1 is a plan view illustrating a map of a wafer on which chips are implemented.

도 1을 참조하면, 웨이퍼(W/F) 상에 반도체 소자를 이루기 위한 일련의 FAB 공정을 통해 사각형 형상의 복수의 칩이 구현되어 있다.Referring to FIG. 1, a plurality of rectangular chips are implemented through a series of FAB processes for forming a semiconductor device on a wafer W / F.

도 1의 우측은 도 1의 동그라미로 표시된 웨이퍼 에지 부분을 보다 자세하게 도시하고 있으며, 'A'는 메인 칩을 나타내며, 'B'는 더미 칩을 나타낸다. The right side of FIG. 1 illustrates the wafer edge portion indicated by the circles of FIG. 1 in more detail, where 'A' represents the main chip and 'B' represents the dummy chip.                         

도 2는 도 1의 웨이퍼 에지 부분에서 메인 칩과 더미 칩이 나타나도록 절취한 단면도이며, 도 3은 2에 해당하는 사진이다.FIG. 2 is a cross-sectional view illustrating the main chip and the dummy chip at the wafer edge portion of FIG. 1, and FIG. 3 is a photograph corresponding to 2. FIG.

도 2 및 도 3을 참조하면, 메인 칩(A)과 더미 칩(B) 영역 각각에 플레이트전극(P)과 제1메탈콘택(M1C)과 제1메탈라인(M1)과 제2메탈콘택(M2C)과 제2메탈라인(M2)이 적층된 구조로 형성되어 있다.2 and 3, the plate electrode P, the first metal contact M1C, the first metal line M1, and the second metal contact are respectively formed in the main chip A and the dummy chip B regions. M2C) and the second metal line M2 are formed in a stacked structure.

메인 칩(A)과 더미 칩(B)이 서로 인접하는 웨이퍼 에지 부분에서는 상기한 바와 같은 쉐어드 프루브 카드 적용시 테스트가 동시에 진행된다.In the wafer edge portion where the main chip A and the dummy chip B are adjacent to each other, the test is simultaneously performed when the shared probe card is applied as described above.

메인 칩(A)의 경우 각 제2메탈라인(M2)이 서로 분리되어 있으나, 더미 칩(B)의 경우는 이들이 서로 분리되어 있지 않다. 따라서, 쉐어드 프루브 카드를 이용한 테스트시 더미 칩(B)과 메인 칩(A) 테스트시 전원전압(VCC)과 접지전압(VSS) 사이의 쇼트 즉, 파워 쇼트가 발생한다.In the case of the main chip A, the second metal lines M2 are separated from each other, but in the case of the dummy chip B, they are not separated from each other. Therefore, a short, that is, a power short occurs between the power supply voltage VCC and the ground voltage VSS during the test using the shared probe card when the dummy chip B and the main chip A are tested.

파워 쇼트의 발생은 DC 페일을 야기시켜 양호한 메인 칩(A)을 불량하도록 판정하게 하며, 이는 수율을 떨어드리는 요인이 된다.The occurrence of power short causes a DC fail, which causes the good main chip A to be judged to be poor, which is a factor in lowering the yield.

도 4a 내지 도 4e는 종래기술에 따른 제2메탈라인 형성 공정을 평면으로 도시한 웨이퍼 맵이며, 도 5a 내지 도 5e는 도 4a 내지 도 4e의 각각에 대응하는 단면도이다.4A to 4E are wafer maps showing a plan view of a second metal line forming process according to the prior art, and FIGS. 5A to 5E are cross-sectional views corresponding to each of FIGS. 4A to 4E.

도 4a 및 도 5a에 도시된 바와 같이, 반도체 소자를 이루기 위한 어려 요소가 형성된 웨이퍼 상에 플레이트전극(P)을 형성한다.4A and 5A, a plate electrode P is formed on a wafer on which a hard element for forming a semiconductor element is formed.

메인 칩(A)의 경우 포토리소그라피 공정시 도시된 바와 같이 각 특정 블럭 별로 아이솔레이션(Isolation)되도록 플레이트전극(P)이 구현된다. 반면, 더미 칩 (B)의 경우에는 아이솔레이션이 이루어지지 않고 플레이트전극이 하나로 연결되어 있다.In the case of the main chip (A), as shown in the photolithography process, the plate electrode (P) is implemented to be isolated for each specific block. On the other hand, in the case of the dummy chip (B), the plate electrodes are connected to one without isolation.

도 4b 및 도 5b에 도시된 바와 같이, 플레이트전극(P) 상에 제1메탈콘택(M1C)을 형성한다. As shown in FIGS. 4B and 5B, the first metal contact M1C is formed on the plate electrode P. Referring to FIG.

도 4c 및 도 5c에 도시된 바와 같이, 제1메탈콘택(M1C) 상에 제1메탈라인(M1)을 형성한다.As shown in FIGS. 4C and 5C, the first metal line M1 is formed on the first metal contact M1C.

도 4d 및 도 5d에 도시된 바와 같이, 제1메탈라인(M1) 상에 제2메탈콘택(M2C)을 형성한다.As shown in FIGS. 4D and 5D, the second metal contact M2C is formed on the first metal line M1.

한편, 메인 칩(A)에서는 제1메탈라인(M1)과 제2메탈콘택(M2C)은 이웃하는 것과 서로 아이솔레이션되어 있으나, 더미 칩(B)에서는 이들이 모두 연결되어 있다.Meanwhile, in the main chip A, the first metal line M1 and the second metal contact M2C are isolated from each other, but in the dummy chip B, they are all connected.

도 4e 및 도 5e에 도시된 바와 같이, 제2메탈라인(M2)을 형성한다.As shown in FIGS. 4E and 5E, the second metal line M2 is formed.

제2메탈라인(M2)의 경우 메인 칩(A)과 더미 칩(B)에서 모두 아이솔레이션되도록 포토리소그라피 공정을 거친다.In the case of the second metal line M2, a photolithography process is performed so that both the main chip A and the dummy chip B are isolated.

도 4e 및 도 5e에 도시된 바와 같은 구조에 쉐어드 프루브 카드 사용시 메인 칩(A)과 그에 인접한 더미 칩(B)에 대한 테스트가 동시에 이루어진다.When the shared probe card is used in the structure shown in FIGS. 4E and 5E, the main chip A and the dummy chip B adjacent thereto are simultaneously tested.

따라서, 메인 칩(A)에서 불량이 없다 하더라도 더미 칩(B)에 의해 DC 테스트시 파워 쇼트에 의한 페일이 발생한 것처럼 나타난다.Therefore, even if there is no defect in the main chip (A), it appears as if the failure due to power short during DC test by the dummy chip (B).

도 5e에서는 서로 다른 전압 VCC와 VSS가 인가되어 서로 분리되어야 할 제2메탈라인(M2) 간에 파워 쇼트가 발생한 것을 확인할 수 있다.
In FIG. 5E, it can be seen that a power short occurs between the second metal lines M2 to be separated from each other by applying different voltages VCC and VSS.

본 발명은 상기한 종래기술의 문제점을 해결하기 위해 제안된 것으로서, 웨이퍼 에지 부분에서 더미 칩과 인접한 메인 칩의 쉐어드 프루브 카드를 이용한 테스트시 더미 칩의 파워 쇼트로 인한 메인 칩의 DC 페일 결과를 방지할 수 있는 반도체 장치 제조 방법을 제공하는 것을 그 목적으로 한다.
The present invention has been proposed to solve the above-described problems of the prior art, and the DC fail result of the main chip due to the power short circuit of the dummy chip during the test using the shared probe card of the main chip adjacent to the dummy chip at the wafer edge portion is described. It is an object of the present invention to provide a method for manufacturing a semiconductor device that can be prevented.

상기의 목적을 달성하기 위해 본 발명은, EDS(Electrical Die Sorting) 방식을 이용한 테스트 시 쉐어드 프루브 카드( Shared probe card)를 사용하는 반도체 소자를 제조함에 있어서, 상기 반도체 소자는 웨이퍼 상에 구현되는 복수의 메인 칩 및 더미 칩을 구비하고, 상기 메인 칩과 상기 더미 칩은, 그 내부에 플레이트전극과 상기 플레이트전극 상에 배치된 제1메탈라인과 상기 제1메탈라인 상에 배치된 제2메탈라인과 상기 플레이트전극과 상기 제1메탈라인을 접속시키는 제1메탈콘택 및 상기 제1메탈라인과 상기 제2메탈라인을 접속시키기 위한 제2메탈콘택을 구비하며, 웨이퍼 에지에서 상기 메인 칩과 인접한 상기 더미 칩이 상기 제2메탈콘택을 갖지 않도록 형성하는 것을 특징으로 하는 반도체 소자 제조 방법을 제공한다.
In order to achieve the above object, the present invention, in the manufacture of a semiconductor device using a shared probe card (shared probe card) during the test using the electrical die sorting (EDS) method, the semiconductor device is implemented on a wafer A plurality of main chips and dummy chips, wherein the main chip and the dummy chip, a first metal line disposed on the plate electrode and the plate electrode and a second metal disposed on the first metal line therein A first metal contact connecting a line, the plate electrode, and the first metal line; and a second metal contact connecting the first metal line and the second metal line, and adjacent to the main chip at a wafer edge. It provides a semiconductor device manufacturing method characterized in that the dummy chip is formed so as not to have the second metal contact.

본 발명은, 웨이퍼 에지에서 메인 칩과 더미 칩과의 패드부에서 쉐어드 프루브 카드를 이용한 테스트 시 발생하는 파워 쇼트를 방지하기 위해 웨이퍼 에지에 해당하는 더미 칩에서의 제1메탈라인과 제2메탈라인 사이의 콘택 즉, 제2메탈콘택 을 형성하지 않는다. 이는 이 영역에 대한 노광시 샷(Shot)을 스킵함으로써 가능하다. 따라서, 쉐어드 프루브 카드를 이용한 테스트시 메인 칩에서의 불량 발생 즉, DC 페일을 억제하여 수율 하락을 방지한다.
The present invention provides a first metal line and a second metal in a dummy chip corresponding to a wafer edge in order to prevent a power short circuit occurring during a test using a shared probe card in a pad portion between a main chip and a dummy chip at a wafer edge. It does not form a contact between the lines, that is, a second metal contact. This is possible by skipping a shot during exposure to this area. Therefore, when testing with a shared probe card, failure in the main chip, that is, DC failure is suppressed, thereby preventing a decrease in yield.

이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명을 보다 용이하게 실시할 수 있도록 하기 위하여 본 발명의 바람직한 실시예를 첨부한 도면을 참조하여 상세하게 설명한다.DETAILED DESCRIPTION Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings so that those skilled in the art can more easily implement the present invention.

도 6은 본 발명의 일실시예에 따른 웨이퍼 에지에서의 메인 칩 및 더미 칩의 일부를 도시한 단면도이다.6 is a cross-sectional view illustrating a portion of a main chip and a dummy chip at a wafer edge according to an embodiment of the present invention.

도 6을 참조하면, 메인 칩(A)과 더미 칩(B) 영역 각각에 플레이트전극(P)과 제1메탈콘택(M1C)과 제1메탈라인(M1)과 제2메탈콘택(M2C)과 제2메탈라인(M2)이 적층된 구조로 형성되어 있다.Referring to FIG. 6, the plate electrode P, the first metal contact M1C, the first metal line M1, and the second metal contact M2C may be formed in each of the main chip A and the dummy chip B regions. The second metal line M2 is formed in a stacked structure.

메인 칩(A)과 더미 칩(B)이 서로 인접하는 웨이퍼 에지 부분에서는 전술한 바와 같은 쉐어드 프루브 카드 적용시 테스트가 동시에 진행된다.In the wafer edge portion where the main chip A and the dummy chip B are adjacent to each other, the test is simultaneously performed when the shared probe card is applied as described above.

종래의 메인 칩(A)의 경우 각 제2메탈라인(M2)이 서로 분리되어 있으나, 더미 칩(B)의 경우는 이들이 서로 분리되어 있지 않다. 따라서, 쉐어드 프루브 카드를 이용한 테스트시 더미 칩(B)과 메인 칩(A) 테스트시 전원전압(VCC)과 접지전압(VSS) 사이의 쇼트 즉, 파워 쇼트가 발생한다.In the conventional main chip A, the second metal lines M2 are separated from each other, but in the case of the dummy chip B, they are not separated from each other. Therefore, a short, that is, a power short occurs between the power supply voltage VCC and the ground voltage VSS during the test using the shared probe card when the dummy chip B and the main chip A are tested.

파워 쇼트의 발생은 DC 페일을 야기시켜 양호한 메인 칩(A)을 불량하도록 판정하게 하며, 이는 수율을 떨어드리는 요인이 된다. The occurrence of power short causes a DC fail, which causes the good main chip A to be judged to be poor, which is a factor in lowering the yield.                     

따라서, 본 발명에서는 더미 칩(B)에서 제1메탈라인(M1)과 제2메탈라인(M2) 사이의 연결부인 제2메탈콘택(M2C) 형성 공정을 생략한다. 이는 이 영역에 대한 노광시 샷을 스킵함으로써 가능하다. 따라서, 쉐어드 프루브 카드를 이용한 테스트시 메인 칩에서의 불량 발생 즉, DC 페일을 억제하여 수율 하락을 방지한다.Therefore, in the present invention, the process of forming the second metal contact M2C, which is a connection portion between the first metal line M1 and the second metal line M2, in the dummy chip B is omitted. This is possible by skipping shots upon exposure to this area. Therefore, when testing with a shared probe card, failure in the main chip, that is, DC failure is suppressed, thereby preventing a decrease in yield.

도 7a 내지 도 7e는 본 발명의 일실시예에 따른 제2메탈라인 형성 공정을 평면으로 도시한 웨이퍼 맵이며, 도 8a 내지 도 8e는 도 7a 내지 도 7e의 각각에 대응하는 단면도이다.7A to 7E are wafer maps showing a plan view of a second metal line forming process according to an embodiment of the present invention, and FIGS. 8A to 8E are cross-sectional views corresponding to each of FIGS. 7A to 7E.

도 7a 및 도 8a에 도시된 바와 같이, 반도체 소자를 이루기 위한 어려 요소가 형성된 웨이퍼 상에 플레이트전극(P)을 형성한다.As shown in FIGS. 7A and 8A, a plate electrode P is formed on a wafer on which a hard element for forming a semiconductor element is formed.

메인 칩(A)의 경우 포토리소그라피 공정시 도시된 바와 같이 각 특정 블럭 별로 아이솔레이션 되도록 플레이트전극(P)이 구현된다. 반면, 더미 칩(B)의 경우에는 아이솔레이션이 이루어지지 않고 플레이트전극이 하나로 연결되어 있다.In the case of the main chip (A), as shown in the photolithography process, the plate electrode (P) is implemented to be isolated for each specific block. On the other hand, in the case of the dummy chip B, the plate electrodes are connected to one without isolation.

도 7b 및 도 8b에 도시된 바와 같이, 플레이트전극(P) 상에 제1메탈콘택(M1C)을 형성한다. As shown in FIGS. 7B and 8B, the first metal contact M1C is formed on the plate electrode P. Referring to FIG.

제1메탈콘택(M1C) 형성시 콘택홀 형성을 위한 통상적인 포토리소그라피 공정을 이용하거나, 다마신(Damascene) 공정을 이용할 수 있다.When forming the first metal contact M1C, a conventional photolithography process for forming a contact hole may be used, or a damascene process may be used.

도 7c 및 도 8c에 도시된 바와 같이, 제1메탈콘택(M1C) 상에 제1메탈라인(M1)을 형성한다.As shown in FIGS. 7C and 8C, the first metal line M1 is formed on the first metal contact M1C.

제1메탈라인(M1)은 W, Al, Cu 등의 메탈과 Ti, TiN, Ta, TaN, TiAlN 등의 배리어메탈이 적층된 구조를 포함한다. The first metal line M1 includes a structure in which metals such as W, Al, and Cu, and barrier metals such as Ti, TiN, Ta, TaN, and TiAlN are stacked.                     

도 7d 및 도 8d에 도시된 바와 같이, 제1메탈라인(M1) 상에 제2메탈콘택(M2C)을 형성한다.As shown in FIGS. 7D and 8D, the second metal contact M2C is formed on the first metal line M1.

제2메탈콘택(M2C) 형성시 콘택홀 형성을 위한 통상적인 포토리소그라피 공정을 이용하거나, 다마신 공정을 이용할 수 있다.When forming the second metal contact M2C, a conventional photolithography process for forming a contact hole may be used, or a damascene process may be used.

한편, 종래의 경우 제2메탈콘택(M2C) 형성시 메인 칩(A)에서는 제1메탈라인(M1)과 제2메탈콘택(M2C)은 이웃하는 것과 서로 아이솔레이션되어 있으나, 더미 칩(B)에서는 이들이 모두 연결되도록 하였다.Meanwhile, in the conventional case, when forming the second metal contact M2C, the first metal line M1 and the second metal contact M2C are isolated from each other in the main chip A, but in the dummy chip B, They were all connected.

그러나, 본 발명에서는 웨이퍼 에지의 메인 칩(A)에 인접한 더미 칩(B)에서의 제2메탈콘택(M2C) 형성 공정을 생략한다. 이는 이 영역에 대한 노광시 샷을 스킵함으로써 가능하다.However, in the present invention, the process of forming the second metal contact M2C in the dummy chip B adjacent to the main chip A at the wafer edge is omitted. This is possible by skipping shots upon exposure to this area.

도 7e 및 도 8e에 도시된 바와 같이, 제2메탈라인(M2)을 형성한다.As shown in FIGS. 7E and 8E, the second metal line M2 is formed.

제2메탈라인(M2)의 경우 메인 칩(A)과 더미 칩(B)에서 모두 아이솔레이션되도록 포토리소그라피 공정을 거친다.In the case of the second metal line M2, a photolithography process is performed so that both the main chip A and the dummy chip B are isolated.

본 발명의 경우 더미 칩(B)에서 제2메탈콘택(M2C) 형성 공정이 생략되었으므로, 서로 아이솔레이션되도록 형성되는 제2메탈라인(M2)은 하부에서 서로 아이솔레이션되어 있으므로 파워 쇼트가 발생하지 않는다.In the case of the present invention, since the process of forming the second metal contact M2C is omitted in the dummy chip B, the second metal lines M2 formed to be isolated from each other are isolated from each other at the bottom so that no power short occurs.

도 7e 및 도 8e에 도시된 바와 같은 구조에 쉐어드 프루브 카드 사용시 메인 칩(A)과 그에 인접한 더미 칩(B)에 대한 테스트가 동시에 이루어진다.When the shared probe card is used in the structure shown in FIGS. 7E and 8E, the main chip A and the dummy chip B adjacent thereto are simultaneously tested.

따라서, 메인 칩(A)에서 불량이 없을 경우 더미 칩(B)에 의한 DC 테스트시 파워 쇼트가 발생하지 않는다. Therefore, when there is no defect in the main chip (A), no power short occurs during the DC test by the dummy chip (B).                     

도 8e에서는 제2메탈라인(M2)이 서로 다른 전압 VCC와 VSS가 인가되어 서로 분리되어서 파워 쇼트가 발생하지 않는 것을 확인할 수 있다.
In FIG. 8E, it can be seen that the second metal line M2 is applied to different voltages VCC and VSS and separated from each other, thereby preventing power short.

전술한 바와 같이 이루어지는 본 발명은, 웨이퍼 에지에 해당하는 더미 칩에서의 제1메탈라인과 제2메탈라인 사이의 콘택 즉, 제2메탈콘택을 형성하지 않음으로써, 웨이퍼 에지에서 메인 칩과 더미 칩과의 패드부에서 쉐어드 프루브 카드를 이용한 테스트 시 발생하는 파워 쇼트를 방지하여 DC 페일을 억제할 수 있어, 반도체 소자의 수율 하락을 방지할 수 있음을 실시예를 통해 알아 보았다.
According to the present invention made as described above, the main chip and the dummy chip at the wafer edge are not formed by forming a contact between the first metal line and the second metal line in the dummy chip corresponding to the wafer edge, that is, the second metal contact. In the pad unit of the present invention, the DC fail can be suppressed by preventing the power short generated during the test using the shared probe card, and the yield of the semiconductor device can be prevented through the examples.

본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
Although the technical idea of the present invention has been described in detail according to the above preferred embodiment, it should be noted that the above-described embodiment is for the purpose of description and not of limitation. In addition, those skilled in the art will understand that various embodiments are possible within the scope of the technical idea of the present invention.

상술한 바와 같은 본 발명은, DC 페일 발생 확률을 줄여 수율을 향상시키는 효과가 있다.The present invention as described above has the effect of improving the yield by reducing the probability of DC failure.

Claims (4)

EDS(Electrical Die Sorting) 방식을 이용한 테스트 시 쉐어드 프루브 카드( Shared probe card)를 사용하는 반도체 소자를 제조함에 있어서,In the manufacture of a semiconductor device using a shared probe card (Test shared card) in the test using the electrical die sorting (EDS) method, 상기 반도체 소자는 웨이퍼 상에 구현되는 복수의 메인 칩 및 더미 칩을 구비하고, The semiconductor device includes a plurality of main chips and dummy chips implemented on a wafer. 상기 메인 칩과 상기 더미 칩은,The main chip and the dummy chip, 그 내부에 플레이트전극과 상기 플레이트전극 상에 배치된 제1메탈라인과 상기 제1메탈라인 상에 배치된 제2메탈라인과 상기 플레이트전극과 상기 제1메탈라인을 접속시키는 제1메탈콘택 및 상기 제1메탈라인과 상기 제2메탈라인을 접속시키기 위한 제2메탈콘택을 구비하며,A first metal contact between the plate electrode and the first metal line disposed on the plate electrode, the second metal line disposed on the first metal line, and the plate electrode and the first metal line; And a second metal contact for connecting the first metal line and the second metal line. 웨이퍼 에지에서 상기 메인 칩과 인접한 상기 더미 칩이 상기 제2메탈콘택을 갖지 않도록 형성하는 것을 특징으로 하는 반도체 소자 제조 방법.And forming the dummy chip adjacent to the main chip at a wafer edge such that the dummy chip does not have the second metal contact. 제 1 항에 있어서,The method of claim 1, 상기 제2메탈콘택을 형성함에 있어서, 상기 더미 칩에서 노광시 샷(Shot)을 생략하는 것을 특징으로 하는 반도체 소자 제조 방법.In forming the second metal contact, a shot during exposure of the dummy chip is omitted. 제 1 항 또는 제 2 항에 있어서,The method according to claim 1 or 2, 상기 제2메탈라인은 상기 메인 칩 및 상기 더미 칩에서 이웃하는 제2메탈라인과 서로 아이솔레이션된 것을 특징으로 하는 반도체 소자 제조 방법.And the second metal line is isolated from the second metal line adjacent to each other in the main chip and the dummy chip. 제 3 항에 있어서,The method of claim 3, wherein 상기 더미 칩에서, 상기 플레이트전극과 상기 제1메탈라인은 아이솔레이션되지 않는 것을 특징으로 하는 반도체 소자 제조 방법.And in the dummy chip, the plate electrode and the first metal line are not isolated.
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