KR20060038243A - Method for gapfilling of trench in semiconductor device - Google Patents

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KR20060038243A
KR20060038243A KR1020040087465A KR20040087465A KR20060038243A KR 20060038243 A KR20060038243 A KR 20060038243A KR 1020040087465 A KR1020040087465 A KR 1020040087465A KR 20040087465 A KR20040087465 A KR 20040087465A KR 20060038243 A KR20060038243 A KR 20060038243A
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김재홍
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주식회사 하이닉스반도체
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Abstract

본 발명은 HARP 공정과 고밀도플라즈마 공정을 이용하여 트렌치를 갭필할 때 발생하는 셀영역과 주변회로영역간 단차로 인한 후속 CMP 공정의 평탄화도 불량을 방지하는데 적합한 반도체소자의 트렌치 갭필 방법을 제공하기 위한 것으로, 본 발명의 반도체소자의 트렌치 갭필 방법은 반도체 기판 상에 패드패턴을 형성하는 단계, 상기 패드패턴을 식각배리어로 상기 반도체 기판을 식각하여 트렌치를 형성하는 단계, 상기 트렌치를 갭필할때까지 전면에 HARP막과 SOD를 차례로 형성하는 단계, 상기 SOD에 대해 베이킹 및 큐어링을 연속적으로 진행하는 단계, 상기 SOD에 대해 후속 어닐을 진행하는 단계, 및 상기 패드패턴을 연마정지막으로 이용한 CMP 공정을 진행하여 상기 트렌치를 갭필하는 소자분리막을 형성하는 단계를 포함하고, 이와 같이 본 발명은 트렌치 갭필을 위해 HARP막과 SOD를 적용하고, 후속 열처리 조건을 적절히 조합하여 셀영역과 주변회로영역간 평탄도를 균일하게 하므로써, 후속 공정에서의 공정마진을 증가시켜 수율을 증대시킬 수 있는 효과가 있다.
The present invention is to provide a trench gap fill method of a semiconductor device suitable for preventing poor planarization of the subsequent CMP process due to the gap between the cell region and the peripheral circuit region generated when the trench gap gap using the HARP process and the high density plasma process. The trench gapfill method of the semiconductor device of the present invention may include forming a pad pattern on a semiconductor substrate, forming a trench by etching the semiconductor substrate using the pad pattern as an etch barrier, and covering the entire surface until the trench is gap-filled. Forming a HARP film and an SOD in sequence, sequentially baking and curing the SOD, subsequent annealing for the SOD, and performing a CMP process using the pad pattern as a polishing stop film. Forming a device isolation film for gap-filling the trench; By applying HARP film and SOD for the gap gap fill, and by uniformly combining the subsequent heat treatment conditions, the flatness between the cell region and the peripheral circuit region can be uniformed, thereby increasing the process margin in the subsequent process to increase the yield. .

트렌치, 갭필, HARP, SOD, HDP, 평탄도, 큐어링, 베이킹, 습식분위기, 어닐Trench, Gap Fill, HARP, SOD, HDP, Flatness, Curing, Baking, Wet Atmosphere, Anneal

Description

반도체소자의 트렌치 갭필 방법{METHOD FOR GAPFILLING OF TRENCH IN SEMICONDUCTOR DEVICE} Trench gap fill method of semiconductor device {METHOD FOR GAPFILLING OF TRENCH IN SEMICONDUCTOR DEVICE}             

도 1a 및 도 1b는 종래기술에 따른 반도체소자의 트렌치 갭필 방법을 도시한 공정 단면도,1A and 1B are cross-sectional views illustrating a trench gapfill method of a semiconductor device according to the prior art;

도 2a 내지 도 2e는 본 발명의 제1실시예에 따른 반도체소자의 트렌치 갭필 방법을 도시한 공정 단면도,2A to 2E are cross-sectional views illustrating a trench gapfill method of a semiconductor device according to a first embodiment of the present invention;

도 3a 내지 도 3d는 본 발명의 제2실시예에 따른 반도체소자의 트렌치 갭필 방법을 도시한 공정 단면도.
3A to 3D are cross-sectional views illustrating a trench gapfill method of a semiconductor device in accordance with a second embodiment of the present invention.

*도면의 주요 부분에 대한 부호의 설명* Explanation of symbols for the main parts of the drawings

21 : 반도체 기판 22 : 패드산화막21 semiconductor substrate 22 pad oxide film

23 : 패드질화막 24a, 24b : 트렌치23: pad nitride film 24a, 24b: trench

25 : HARP막 26 : SOD25: HARP film 26: SOD

27a : 실리콘산화막으로 완전히 전환된 SOD
27a: SOD completely converted to silicon oxide film

본 발명은 반도체 제조 기술에 관한 것으로, 특히 반도체소자의 트렌치 갭필 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to semiconductor manufacturing techniques, and more particularly to a trench gap fill method for semiconductor devices.

반도체 소자가 고집적화되면서 디자인 룰(design rule)이 점점 작아지고 있다. 특히, 소자분리공정(Isolation) 중의 하나인 STI(Shallow Trench Isolation) 공정시에 트렌치를 매립하는 경우에 있어서 점점 작아지는 CD(Critical Demension)로 인해 트렌치의 종횡비(aspect ratio)가 점점 커지고 있다. 이러한 높은 종횡비를 갖는 트렌치를 채우기 위한 다양한 갭필(gap-fill) 방법들과 물질들이 제안되고 있다. As semiconductor devices are highly integrated, design rules are becoming smaller. In particular, in the case of filling the trench during the shallow trench isolation (STI) process, which is one of the device isolation processes, the aspect ratio of the trenches is gradually increased due to the smaller CD (critical depth). Various gap-fill methods and materials have been proposed to fill these high aspect ratio trenches.

일반적으로 갭필에 사용되는 물질은 BPSG(Boron Phosphorus Silicate Glass), O3-TEOS USG(Tetra Ethyl Ortho Silicate Undoped Silicate Glass), 고밀도플라즈마산화막(HDP oxide) 등이 있다. 그러나, BPSG는 800℃ 이상의 고온 리플로우(reflow) 공정이 필요하며 습식 식각시 식각량이 많아서 작은 트렌치를 갭필하기에는 부적합하다. 그리고, O3-TEOS USG은 BPSG보다 적은 열부담(thermal budget)을 갖지만 갭필 특성이 불량하여 고집적 반도체 소자에는 적용할 수 없다.Generally, materials used for the gapfill include BPSG (Boron Phosphorus Silicate Glass), O 3 -TEOS USG (Tetra Ethyl Ortho Silicate Undoped Silicate Glass), and high density plasma oxide (HDP oxide). However, BPSG requires a high temperature reflow process of 800 ° C. or higher and is not suitable for gapfilling small trenches due to the large amount of etching during wet etching. In addition, the O 3 -TEOS USG has a less thermal budget than the BPSG, but the gap fill property is poor and thus cannot be applied to a highly integrated semiconductor device.

이러한 문제점을 해결하기 위해 도입된 것이 적은 열부담과 우수한 갭필 특성을 갖는 고밀도플라즈마산화막이다. In order to solve this problem, a high density plasma oxide film having low thermal burden and excellent gap fill characteristics has been introduced.

그러나, 서브 100nm급 DRAM 제조시에는 고밀도 플라즈마산화막으로는 여전히 종횡비가 큰 갭(예, 트렌치)을 갭필하는데 한계가 있다.However, when manufacturing sub 100nm DRAMs, there is a limit to gapfilling gaps (e.g., trenches) having a large aspect ratio with a high density plasma oxide film.

위와 같은 갭필 능력 한계를 극복하기 위해 최근에는 HARP 공정을 먼저 사용하고 후속 캡핑막으로 고밀도플라즈마산화막을 증착하는 방법이 제안되었다.In order to overcome the above gap fill capability limitation, recently, a method of using a HARP process first and then depositing a high density plasma oxide film with a subsequent capping film has been proposed.

도 1a 및 도 1b는 종래기술에 따른 반도체소자의 트렌치 갭필 방법을 도시한 공정 단면도이다.1A and 1B are cross-sectional views illustrating a trench gapfill method of a semiconductor device according to the related art.

도 1a에 도시된 바와 같이, 셀영역과 주변회로영역이 정의된 반도체 기판(11) 상부에 패드산화막(12)과 패드질화막(13)을 적층한 후, 마스크 및 식각 공정을 통해 패드질화막(13)과 패드산화막(12)을 식각하여 트렌치가 형성될 반도체 기판(11)의 표면을 노출시킨다.As shown in FIG. 1A, after the pad oxide layer 12 and the pad nitride layer 13 are stacked on the semiconductor substrate 11 on which the cell region and the peripheral circuit region are defined, the pad nitride layer 13 is formed through a mask and an etching process. ) And the pad oxide film 12 are etched to expose the surface of the semiconductor substrate 11 on which the trench is to be formed.

다음으로, 패드질화막(13)을 하드마스크로 이용하여 노출된 반도체기판(11)을 소정 깊이로 식각하여 소자분리영역이 될 트렌치(14a, 14b)를 형성한다. 이때, 잘 알려진 바와 같이, 트렌치(14a, 14b) 중에서 셀영역에 형성되는 트렌치(14a)가 주변회로영역에 형성되는 트렌치(14b)에 비해 그 폭이 더 좁다.Next, using the pad nitride film 13 as a hard mask, the exposed semiconductor substrate 11 is etched to a predetermined depth to form trenches 14a and 14b to be device isolation regions. At this time, as is well known, the trench 14a formed in the cell region among the trenches 14a and 14b is narrower than the trench 14b formed in the peripheral circuit region.

다음으로, 트렌치(14a, 14b)를 갭필할 때까지 패드질화막(13) 상에 HARP(High Aspect Ratio Process) 공정을 통해 제1갭필절연막(15)을 증착한 후, 제1갭필절연막(15) 상에 제2갭필절연막(16)을 증착한다. 여기서, 제1갭필절연막(15)은 O3-TEOS와 유사한 산화막이고, 제2갭필절연막(16)은 고밀도플라즈마방식으로 증착한 산화막(High Density Plasma Oixde)이다.Next, the first gap fill insulating layer 15 is deposited on the pad nitride layer 13 through a high aspect ratio process (HARP) process until the gaps 14 are filled in the trenches 14a and 14b. The second gap fill insulating film 16 is deposited on the substrate. Here, the first gap fill insulating film 15 is an oxide film similar to O 3 -TEOS, and the second gap fill insulating film 16 is an oxide film (High Density Plasma Oixde) deposited by a high density plasma method.

이때, HARP 공정에 의한 제1갭필절연막(15)은 웨이퍼 한장당 증착시간이 매 우 길어서 두꺼운 두께로 증착하는 것이 쓰루풋(Throughput) 측면에서 불리하기 때문에 셀영역의 트렌치(14a)를 갭필할때까지만 증착한다. 따라서, 이후 주변회로영역에서 갭필이 부족한 부분은 제2갭필절연막(16)으로 갭필하는 것이다.At this time, the first gap fill insulating film 15 by the HARP process is deposited until the gap 14 fills the trench 14a in the cell region because the deposition time per sheet is very long, so that the deposition with a thick thickness is disadvantageous in terms of throughput. do. Therefore, a portion where the gap fill is insufficient in the peripheral circuit region is to be gap filled with the second gap fill insulating layer 16.

이어서, 도 1b에 도시된 바와 같이, STI CMP 공정을 진행한다. 이때, STI CMP 공정은 패드질화막(13)을 연마정지막으로 이용하여 제2갭필절연막(16) 및 제1갭필절연막(15)을 CMP(Chemical Mechanical Polishing)하여 평탄화시키는 공정이다.Subsequently, as shown in FIG. 1B, the STI CMP process is performed. In this case, the STI CMP process is a process of planarizing the second gap peel insulating film 16 and the first gap peel insulating film 15 by chemical mechanical polishing (CMP) using the pad nitride film 13 as a polishing stop film.

이러한 STI CMP 공정후에 셀영역의 트렌치(14a) 내에 제1갭필절연막(15a)이 갭필된 소자분리막이 형성되고, 주변회로영역의 트렌치(14b) 내에도 제1갭필절연막(15b)이 갭필된 소자분리막이 형성된다.After the STI CMP process, a device isolation film in which the first gap fill insulation film 15a is gap-filled is formed in the trench 14a of the cell region, and a device in which the first gap fill insulation film 15b is also gap-filled in the trench 14b of the peripheral circuit region. A separator is formed.

상술한 종래기술은 HARP 공정과 고밀도플라즈마공정을 통해 트렌치를 갭필하고 있다.The prior art described above gap fills trenches through a HARP process and a high density plasma process.

그러나, 종래기술은 HARP 공정에 의한 제1갭필절연막(15)의 증착특성이 O3-TEOS와 유사하여 컨포멀(conformal)하게 증착되기 때문에 셀영역과 주변회로영역간 단차가 그대로 반영되고, 제1갭필절연막(15) 위에 증착되는 제2갭필절연막(16)으로 고밀도플라즈마산화막을 증착하더라도 셀영역과 주변회로영역간 단차가 여전히 그대로 반영된다. 즉, 고밀도플라즈마산화막은 평탄한 지역과 단차가 존재하는 지역에서 동일한 두께로 증착된다.However, in the related art, since the deposition characteristic of the first gap fill insulating layer 15 by the HARP process is conformally deposited because it is similar to O 3 -TEOS, the step between the cell region and the peripheral circuit region is reflected as it is. Even when the high density plasma oxide film is deposited using the second gap fill insulating film 16 deposited on the gap fill insulating film 15, the step difference between the cell region and the peripheral circuit region is still reflected. That is, the high density plasma oxide film is deposited with the same thickness in the flat area and the area where the step exists.

이러한 단차 특성은 기존에 고밀도플라즈마산화막을 단일막으로 갭필하는 것 에 비하여 CMP 공정 측면에서 평탄화효율이 떨어지는 결과를 초래한다.This step characteristic results in lower planarization efficiency in terms of the CMP process compared to the gapfilling of a high density plasma oxide film into a single film.

다시 말하면, 고밀도플라즈마산화막은 증착과정에서 셀영역과 주변회로영역간의 단차를 상당부분 감쇄시켜 주지만 HARP 공정은 증착과정에서 셀영역과 주변회로영역간 단차가 그대로 반영되므로 후속 CMP 공정에서 주변회로영역의 산화막이 빨리 연마되어 디싱(Dishing)을 초래함에 따라 균일한 평탄화도를 얻을 수 없는 문제가 있다.
In other words, the high-density plasma oxide film attenuates the difference between the cell region and the peripheral circuit region substantially in the deposition process, but the HARP process reflects the difference between the cell region and the peripheral circuit region in the deposition process. As this is quickly polished to cause dishing, there is a problem that a uniform flatness cannot be obtained.

본 발명은 상기한 종래기술의 문제점을 해결하기 위해 제안된 것으로, HARP 공정과 고밀도플라즈마 공정을 이용하여 트렌치를 갭필할 때 발생하는 셀영역과 주변회로영역간 단차로 인한 후속 CMP 공정의 평탄화도 불량을 방지하는데 적합한 반도체소자의 트렌치 갭필 방법을 제공하는데 그 목적이 있다.
The present invention has been proposed to solve the above problems of the prior art, and the flatness of the subsequent CMP process due to the step difference between the cell region and the peripheral circuit region generated when gap filling the trench by using the HARP process and the high density plasma process. It is an object of the present invention to provide a trench gap fill method of a semiconductor device suitable for preventing.

상기 목적을 달성하기 위한 본 발명의 반도체소자의 트렌치 갭필 방법은 반도체 기판 상에 패드패턴을 형성하는 단계, 상기 패드패턴을 식각배리어로 상기 반도체 기판을 식각하여 트렌치를 형성하는 단계, 상기 트렌치를 갭필할때까지 전면에 HARP막과 SOD를 차례로 형성하는 단계, 상기 SOD에 대해 베이킹 및 큐어링을 연속적으로 진행하는 단계, 상기 SOD에 대해 후속 어닐을 진행하는 단계, 및 상기 패드패턴을 연마정지막으로 이용한 CMP 공정을 진행하여 상기 트렌치를 갭필하는 소 자분리막을 형성하는 단계를 포함하는 것을 특징으로 하며, 상기 큐어링 공정과 상기 후속 어닐은, 습식분위기에서 진행하는 것을 특징으로 하며, 상기 큐어링 공정은, 400℃∼450℃ 온도와 H2O 분위기로 30분∼60분동안 실시하는 것을 특징으로 하고, 상기 후속 어닐은 600℃∼1000℃ 온도의 H2O 분위기에서 30분∼60분동안 실시하는 것을 특징으로 한다.The trench gapfill method of the semiconductor device of the present invention for achieving the above object comprises the steps of forming a pad pattern on a semiconductor substrate, forming a trench by etching the semiconductor substrate using the pad pattern as an etch barrier, gap fill the trench Forming a HARP film and a SOD on the front surface in turn, continuously baking and curing the SOD, performing a subsequent annealing on the SOD, and turning the pad pattern into a polishing stop film. And forming a separator for gap filling the trench by using the CMP process, wherein the curing process and the subsequent annealing are performed in a wet atmosphere. is characterized in that for a period of 30-60 minutes with 400 ℃ ~450 ℃ temperature and H 2 O atmosphere, and the subsequent annealing is 600 ℃ At 1000 ℃ temperature of the H 2 O atmosphere, 30 minutes, it characterized in that the embodiment 60 minutes.

또한, 본 발명의 반도체소자의 트렌치 갭필 방법은 반도체 기판 상에 패드패턴을 형성하는 단계, 상기 패드패턴을 식각배리어로 상기 반도체 기판을 식각하여 트렌치를 형성하는 단계, 상기 트렌치를 갭필할때까지 전면에 HARP막을 형성하는 단계, 상기 트렌치가 갖는 단차를 따라 상기 HARP막 상에 SOD를 도포하는 단계, 상기 SOD을 경화시키기 위해 베이킹 공정을 진행하는 단계, 상기 경화된 SOD내에 존재하는 용매를 제거하기 위해 큐어링 공정을 진행하는 단계, 및 상기 패드패턴을 연마정지막으로 이용한 CMP 공정을 진행하여 상기 트렌치를 갭필하는 소자분리막을 형성하는 단계를 포함하는 것을 특징으로 하며, 상기 베이킹 공정은 질소분위기에서 진행하는 것을 특징으로 하고, 상기 베이킹공정은, 100℃∼200℃ 온도에서 30분∼60분동안 실시하는 것을 특징으로 하며, 상기 큐어링 공정은 질소분위기로 진행하는 것을 특징으로 하고, 상기 큐어링 공정은, 400℃∼450℃ 온도에서 30분∼60분동안 실시하는 것을 특징으로 한다.In addition, the trench gapfill method of the semiconductor device of the present invention comprises the steps of: forming a pad pattern on the semiconductor substrate; forming a trench by etching the semiconductor substrate using the pad pattern as an etch barrier; Forming a HARP film on the substrate, applying a SOD on the HARP film along the steps of the trench, performing a baking process to cure the SOD, and removing a solvent present in the cured SOD. Performing a curing process, and forming a device isolation film gap-filling the trench by performing a CMP process using the pad pattern as a polishing stop film, wherein the baking process is performed in a nitrogen atmosphere. The baking step is characterized in that carried out for 30 to 60 minutes at a temperature of 100 ℃ to 200 ℃ The curing process is characterized in that it proceeds to a nitrogen atmosphere, the curing process is characterized in that carried out for 30 to 60 minutes at 400 ℃ to 450 ℃ temperature.

이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명 의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.Hereinafter, the most preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings so that those skilled in the art can easily implement the technical idea of the present invention. .

후술하는 실시예들은 트렌치 갭필 공정에 HARP막을 사용할 경우 HARP막 위에 SOD막을 증착하고 후속 열처리 조건을 조절하여 STI CMP 공정에서 평탄화효율이 극대화될 수 있도록 SOD의 도포 두께 및 열처리 조건을 조합하는 방법이다.Embodiments described below are a method of combining the coating thickness and the heat treatment conditions of the SOD so as to maximize the planarization efficiency in the STI CMP process by depositing the SOD film on the HARP film and adjusting subsequent heat treatment conditions when the HARP film is used in the trench gap fill process.

도 2a 내지 도 2e는 본 발명의 제1실시예에 따른 반도체소자의 트렌치 갭필 방법을 도시한 공정 단면도이다.2A to 2E are cross-sectional views illustrating a trench gapfill method of a semiconductor device according to a first embodiment of the present invention.

도 2a에 도시된 바와 같이, 반도체 기판(21) 상에 패드산화막(22)과 패드질화막(23)을 적층 형성한 후, 패드질화막(23) 상에 감광막을 도포하고 노광 및 현상하여 소자분리영역을 정의하는 ISO 마스크(도시 생략)를 형성한다. As shown in FIG. 2A, after the pad oxide film 22 and the pad nitride film 23 are laminated on the semiconductor substrate 21, a photosensitive film is coated, exposed and developed on the pad nitride film 23 to form an element isolation region. To form an ISO mask (not shown).

이어서, ISO 마스크를 식각배리어로 패드질화막(23)과 패드산화막(22)을 식각하여 반도체 기판(21) 표면을 노출시킨다. 다음에, ISO 마스크를 제거한 후, 패드질화막(23)을 하드마스크로 이용하여 반도체 기판(21)을 소정 깊이로 식각하여 트렌치(24a, 24b)를 형성한다. 이때, 잘 알려진 바와 같이, 트렌치(24a, 24b) 중에서 셀영역에 형성되는 트렌치(24a)가 주변회로영역에 형성되는 트렌치(24b)에 비해 그 폭이 더 좁다.Subsequently, the pad nitride film 23 and the pad oxide film 22 are etched using the ISO mask as an etching barrier to expose the surface of the semiconductor substrate 21. Next, after removing the ISO mask, the semiconductor substrate 21 is etched to a predetermined depth using the pad nitride film 23 as a hard mask to form the trenches 24a and 24b. At this time, as is well known, the trench 24a formed in the cell region among the trenches 24a and 24b is narrower than the trench 24b formed in the peripheral circuit region.

다음으로, 트렌치(24a, 24b)를 갭필할 때까지 전면에 HARP 공정을 통해 갭필절연막(이하, HARP막이라고 약칭함, 25)을 증착한다. 이때, HARP막(25)은 증착후에도 여전히 셀영역과 주변회로영역간 단차를 그대로 반영하는 형태를 갖는다.Next, a gap fill insulating film (hereinafter, abbreviated as HARP film) 25 is deposited on the entire surface of the trench 24a and 24b through the HARP process until the gap fill is performed. At this time, the HARP film 25 has a form that still reflects the step between the cell region and the peripheral circuit region after deposition.

도 2b에 도시된 바와 같이, HARP막(25) 상에 캡핑막으로 사용되는 폴리실라 잔[-N(Si)3-] 베이스의 SOD(Spin On Dielectric, 26)를 형성한다.As shown in FIG. 2B, a SOD (Spin On Dielectric) 26 of a polysilazane [-N (Si) 3- ] base used as a capping film is formed on the HARP film 25.

상기 SOD(26) 도포시, 플로우 특성을 향상시키고 균일한 막을 얻기 위하여 크게 3단계로 나누어 진행한다. 예컨대, SOD(26)의 도포시간은 1단계에서 0.5초∼2초, 2단계에서 2초∼4초, 3단계에서 1초∼3초로 한정하고, 각 단계별 스핀 속도는 1단계에서 300rpm∼500rpm, 2단계에서 500rpm∼900rpm, 3단계에서 800rpm∼1200rpm으로 한정한다. 그리고, SOD(26) 도포 두께는 단차가 낮은 부분(셀영역)에서 충분히 플로우되어 도포될 수 있도록 1000Å∼3000Å 두께 범위로 도포한다.When applying the SOD (26), it is divided into three steps to improve the flow characteristics and obtain a uniform film. For example, the application time of the SOD 26 is limited to 0.5 seconds to 2 seconds in the first step, 2 seconds to 4 seconds in the second step, and 1 second to 3 seconds in the third step, and the spin speed for each step is 300 rpm to 500 rpm in the first step. It is limited to 500rpm to 900rpm in two steps and 800rpm to 1200rpm in three steps. The SOD 26 coating thickness is applied in a thickness range of 1000 mm to 3000 mm so that the step can be sufficiently flowed and applied in a low step portion (cell area).

위와 같이, SOD(26)를 1000Å∼3000Å 두께 범위로 도포하면, SOD의 고유한 도포 특성 즉, SOD(26)는 도포되는 과정에서 플로우 특성이 있어서 단차가 높은 지역보다는 단차가 낮은 지역에서 더욱 두껍게 증착됨에 따라 HARP막(25) 증착 공정에서 줄어들지 않은 셀영역과 주변회로영역간 단차 'd1'을 'd2'으로 줄일 수 있다. 이처럼, 증착후에도 여전히 셀영역과 주변회로영역간 단차를 해소하지 못하는 HARP막(25) 위에 SOD(26)를 도포하여 셀영역과 주변회로영역간 단차를 줄여주므로써 후속 STI CMP 공정의 평탄화 효율을 증대시킨다.As described above, when the SOD 26 is applied in a thickness range of 1000 to 3000 mm, the unique coating property of the SOD, that is, the SOD 26 has a flow characteristic in the process of being applied, becomes thicker in an area having a lower step than a high step. As it is deposited, the step 'd1' between the cell region and the peripheral circuit region, which is not reduced in the HARP film 25 deposition process, may be reduced to 'd2'. As such, the SOD 26 is applied on the HARP film 25 that still does not eliminate the step between the cell area and the peripheral circuit area after deposition, thereby reducing the step between the cell area and the peripheral circuit area, thereby increasing the planarization efficiency of the subsequent STI CMP process. .

전술한 바와 같이, SOD(26)를 도포한 후에는 SOD(26)를 경화시키기 위해 베이킹 공정을 진행한다. 이때, 베이킹 공정은 150℃∼200℃의 H2O 분위기에서 30분∼60분동안 실시한다.As described above, after applying the SOD 26, a baking process is performed to cure the SOD 26. At this time, the baking step is carried out in a H 2 O atmosphere of 150 to 200 ℃ for 30 to 60 minutes.

도 2c에 도시된 바와 같이, 베이킹 공정후에 SOD(26) 막내에 존재하는 용매를 제거하기 위해 큐어링 공정을 진행한다. 이때, 큐어링은 400℃∼450℃, H2O 분위 기로 30분∼60분동안 실시한다.As shown in FIG. 2C, a curing process is performed after the baking process to remove solvent present in the SOD 26 film. At this time, curing is performed for 30 minutes to 60 minutes at 400 ℃ to 450 ℃, H 2 O atmosphere.

이와 같이, 큐어링 공정은 H2O와 같은 습식(Wet) 분위기에서 진행한다.As such, the curing process proceeds in a wet (Wet) atmosphere such as H 2 O.

도 2d에 도시된 바와 같이, SOD(26)의 도포, 베이킹 및 큐어링 공정후에 후속 어닐(Post Anneal)을 진행한다. 이때, 후속 어닐은 600℃∼1000℃ 온도의 H2O와 같은 습식 분위기에서 30분∼60분동안 실시한다.As shown in FIG. 2D, a post annealing is performed after the application, baking and curing process of the SOD 26. At this time, the subsequent annealing is carried out for 30 to 60 minutes in a wet atmosphere such as H 2 O at a temperature of 600 ℃ to 1000 ℃.

이러한 후속 어닐을 진행하면, 폴리실라잔 베이스의 SOD(26)가 완전히 실리콘산화막(Silicon dioxide, 26a)으로 전환된다. 이하, 실리콘산화막(26a)을 실리콘산화막으로 완전히 전환된 SOD(26a)라고 약칭한다.With this subsequent annealing, the polysilazane-based SOD 26 is completely converted to silicon dioxide 26a. Hereinafter, the silicon oxide film 26a is abbreviated as SOD 26a which is completely converted to a silicon oxide film.

상기한 바와 같이, 큐어링 공정과 후속 어닐을 모두 습식 분위기에서 진행하여 폴리실라잔 베이스의 SOD(26)를 실리콘산화막으로 완전히 전환된 SOD(26a)로 바꾸어주므로써, 이 실리콘산화막으로 완전히 전환된 SOD(26a)가 후속 STI CMP 공정시 HARP막(25)과 동일한 연마속도를 유지한다. 이로써, 셀영역과 주변회로영역간 평탄화도가 균일해져 STI CMP 공정의 평탄화 효율이 극대화된다.As described above, the curing process and subsequent annealing are both performed in a wet atmosphere to convert the polysilazane-based SOD 26 into a SOD 26a that is completely converted to a silicon oxide film, thereby completely converting to this silicon oxide film. The SOD 26a maintains the same polishing rate as the HARP film 25 in the subsequent STI CMP process. As a result, the planarization degree between the cell region and the peripheral circuit region is uniform, thereby maximizing the planarization efficiency of the STI CMP process.

도 2e에 도시된 바와 같이, STI CMP 공정을 진행한다. 이때, STI CMP 공정은 패드질화막(23)을 연마정지막으로 이용하여 실리콘산화막으로 완전히 전환된 SOD(26a) 및 HARP막(25)을 CMP(Chemical Mechanical Polishing)하여 평탄화시키는 공정이다.As shown in FIG. 2E, the STI CMP process is performed. In this case, the STI CMP process is a process of planarizing the SOD 26a and the HARP film 25 which are completely converted to the silicon oxide film by using the pad nitride film 23 as the polishing stop film, by chemical mechanical polishing (CMP).

이러한 STI CMP 공정후에 셀영역의 트렌치(24a) 내에 HARP막(25a)이 갭필된 소자분리막이 형성되고, 주변회로영역의 트렌치(24b) 내에도 HARP막(25b)이 갭필된 소자분리막이 형성된다.After the STI CMP process, a device isolation film in which the HARP film 25a is gap-filled is formed in the trench 24a of the cell region, and a device isolation film in which the HARP film 25b is gap-filled is formed in the trench 24b of the peripheral circuit region. .

도 3a 내지 도 3d는 본 발명의 제2실시예에 따른 반도체소자의 트렌치 갭필 방법을 도시한 공정 단면도이다.3A to 3D are cross-sectional views illustrating a trench gapfill method of a semiconductor device according to a second exemplary embodiment of the present invention.

도 3a에 도시된 바와 같이, 반도체 기판(31) 상에 패드산화막(32)과 패드질화막(33)을 적층 형성한 후, 패드질화막(33) 상에 감광막을 도포하고 노광 및 현상하여 소자분리영역을 정의하는 ISO 마스크(도시 생략)를 형성한다. As shown in FIG. 3A, after the pad oxide film 32 and the pad nitride film 33 are laminated on the semiconductor substrate 31, a photosensitive film is coated, exposed and developed on the pad nitride film 33 to isolate the device. To form an ISO mask (not shown).

이어서, ISO 마스크를 식각배리어로 패드질화막(33)과 패드산화막(32)을 식각하여 반도체 기판(31) 표면을 노출시킨다. 다음에, ISO 마스크를 제거한 후, 패드질화막(33)을 하드마스크로 이용하여 반도체 기판(31)을 소정 깊이로 식각하여 트렌치(34a, 34b)를 형성한다. 이때, 잘 알려진 바와 같이, 트렌치(34a, 34b) 중에서 셀영역에 형성되는 트렌치(34a)가 주변회로영역에 형성되는 트렌치(34b)에 비해 그 폭이 더 좁다.Subsequently, the pad nitride film 33 and the pad oxide film 32 are etched using the ISO mask as an etching barrier to expose the surface of the semiconductor substrate 31. Next, after the ISO mask is removed, the trenches 34a and 34b are formed by etching the semiconductor substrate 31 to a predetermined depth by using the pad nitride film 33 as a hard mask. At this time, as is well known, the trench 34a formed in the cell region among the trenches 34a and 34b has a smaller width than the trench 34b formed in the peripheral circuit region.

다음으로, 트렌치(34a, 324b)를 갭필할 때까지 전면에 HARP 공정을 통해 갭필절연막(이하, HARP막이라고 약칭함, 35)를 증착한다. 이때, HARP막(35)은 증착후에도 여전히 셀영역과 주변회로영역간 단차를 그대로 반영하는 형태를 갖는다.Next, a gap fill insulating film (hereinafter, abbreviated as HARP film) 35 is deposited on the entire surface until the gaps 34a and 324b are gap-filled. At this time, the HARP film 35 has a form that still reflects the step between the cell region and the peripheral circuit region after deposition.

도 3b에 도시된 바와 같이, HARP막(35) 상에 캡핑막으로 사용될 폴리실라잔[-N(Si)3-] 베이스의 SOD(Spin On Dielectric, 36)를 형성한다.As shown in FIG. 3B, a polysilazane [-N (Si) 3- ] based SOD (Spin On Dielectric) 36 to be used as a capping film is formed on the HARP film 35.

상기 SOD(36) 도포시, 플로우 특성을 향상시키고 균일한 막을 얻기 위하여 크게 3단계로 나누어 진행한다. 예컨대, SOD(36)의 도포시간은 1단계에서 0.5초∼1 초, 2단계에서 1초∼2초, 3단계에서 0.5초∼1초로 한정하고, 각 단계별 스핀 속도는 1단계에서 500rpm∼700rpm, 2단계에서 700rpm∼900rpm, 3단계에서 900rpm∼1200rpm으로 한정한다. When applying the SOD (36), it is divided into three steps to improve the flow characteristics and obtain a uniform film. For example, the application time of the SOD 36 is limited to 0.5 seconds to 1 second in the first step, 1 second to 2 seconds in the second step, and 0.5 seconds to 1 second in the third step, and the spin speed of each step is 500 rpm to 700 rpm in the first step. It is limited to 700rpm to 900rpm in two stages and 900rpm to 1200rpm in three stages.

그리고, SOD(36) 도포 두께는 트렌치가 갖는 본래 단차를 고려하여 100Å∼300Å 두께의 얇은 범위로 도포한다. 이때, 후속 큐어링 공정이 질소분위기에서 진행하므로, HARP막(35)과 SOD(36)의 연마선택비가 고려된 두께로 도포한다. 즉, 큐어링 조건에 따라 SOD(36)와 HARP막(35)간 연마선택비가 변하는데, 연마선택비가 낮으면 두껍게 도포하고, 연마선택비가 높으면 얇게 도포한다.The SOD 36 coating thickness is applied in a thin range of 100 kPa to 300 kPa in consideration of the inherent step of the trench. At this time, since the subsequent curing process is carried out in a nitrogen atmosphere, it is applied to a thickness considering the polishing selectivity of the HARP film 35 and the SOD 36. In other words, the polishing selectivity between the SOD 36 and the HARP film 35 changes depending on the curing conditions. If the polishing selectivity is low, it is applied thickly, and if the polishing selectivity is high, it is applied thinly.

위와 같이, 증착후에도 여전히 셀영역과 주변회로영역간 단차를 해소하지 못하는 HARP막(35) 위에 SOD(36)를 100Å∼300Å으로 얇게 도포하면, 셀영역과 주변회로영역간 단차가 그대로 반영되어 후속 STI CMP 공정의 평탄화 효율을 증대시키기 어렵다.As described above, if the SOD 36 is thinly applied to the HARP film 35, which still does not resolve the step between the cell area and the peripheral circuit area, after 100 DEG to 300 mW, the step between the cell area and the peripheral circuit area is reflected as it is and subsequent STI CMP. It is difficult to increase the planarization efficiency of the process.

이처럼 얇은 두께로 SOD(36)를 도포함에 따른 단점을 극복하도록 제2실시예에서는 후속 어닐 조건을 조절해주므로써 STI CMP 공정시 단차가 높은 지역과 단차가 낮은 지역간 연마속도를 조절한다.In order to overcome the disadvantages of applying the SOD 36 to such a thin thickness, the second embodiment adjusts the subsequent annealing conditions to control the polishing rate between the region having a high step and the region having a low step in the STI CMP process.

전술한 바와 같이, SOD(36)를 도포한 후에는 SOD(36)를 경화시키기 위해 베이킹 공정을 진행한다. 이때, 베이킹 공정은 100℃∼200℃의 질소(N2) 분위기에서 30분∼60분동안 실시한다.As described above, after applying the SOD 36, a baking process is performed to cure the SOD 36. At this time, the baking step is performed for 30 to 60 minutes in a nitrogen (N 2 ) atmosphere of 100 ℃ to 200 ℃.

도 3c에 도시된 바와 같이, 베이킹 공정후에 SOD(36) 막내에 존재하는 용매 를 제거하기 위해 큐어링 공정을 진행한다. 이때, 큐어링은 400℃∼450℃의 질소 분위기로 30분∼60분동안 실시한다.As shown in FIG. 3C, a curing process is performed to remove the solvent present in the SOD 36 film after the baking process. At this time, curing is performed for 30 to 60 minutes in nitrogen atmosphere of 400 to 450 degreeC.

이와 같이, 제2실시예에 따른 큐어링 공정은 H2O와 같은 습식(Wet) 분위기에서 진행하는 제1실시예와 달리, 질소 분위기에서 진행한다.As such, the curing process according to the second embodiment is performed in a nitrogen atmosphere, unlike the first embodiment, which is performed in a wet (Wet) atmosphere such as H 2 O.

폴리실라잔 베이스 SOD(36)는 후속 열처리(큐어링 또는 어닐) 조건에 따라 연마선택비가 변하는 메카니즘을 나타낸다. The polysilazane base SOD 36 exhibits a mechanism in which the polishing selectivity varies with subsequent heat treatment (cure or annealing) conditions.

자세히 살펴보면, 도포 당시 폴리실라잔 베이스 SOD(36)가 실리콘산화막으로 완전히 전환되는 열처리 조건은 습식분위기에서 약 1000℃ 온도이므로 전환율이 낮은 열처리 조건을 진행하면 SOD(36) 내 [-N-Si-] 케미스트리가 잔존하게 되어 STI CMP 공정시 실리콘질화막(Silicon nitride)과 유사한 연마 속도를 나타낸다. 즉, HARP막(35) 위에 도포된 SOD(36)는 STI CMP 공정에서 연마정지막(Polishing stop layer)으로 작용하여 단차가 높은 지역과 단차가 낮은 지역간 연마속도를 균일하게 유지해 줄 수 있다.In detail, the heat treatment condition in which the polysilazane base SOD (36) is completely converted to the silicon oxide film at the time of application is about 1000 ° C. in a wet atmosphere, and thus the low conversion rate heat treatment condition results in [-N-Si- The chemistry remains, resulting in a polishing rate similar to that of silicon nitride in the STI CMP process. That is, the SOD 36 coated on the HARP film 35 may act as a polishing stop layer in the STI CMP process to maintain a uniform polishing speed between a region having a high step and a region having a low step.

따라서, 열처리 방법에 있어서 제1실시예와 다르게 질소분위기에서 큐어링 공정을 진행하고, 제1실시예에서 추가로 진행한 습식분위기의 후속 어닐을 생략한다.Therefore, in the heat treatment method, the curing process is performed in a nitrogen atmosphere differently from the first embodiment, and subsequent annealing of the wet atmosphere further advanced in the first embodiment is omitted.

위와 같이, 질소분위기에서 큐어링 공정만을 진행하면 SOD(36)는 실리콘산화막으로 일부 전환된 SOD(36a)가 된다.As described above, when only the curing process is performed in a nitrogen atmosphere, the SOD 36 becomes a SOD 36a partially converted into a silicon oxide film.

도 3d에 도시된 바와 같이, STI CMP 공정을 진행한다. 이때, STI CMP 공정은 패드질화막(33)을 연마정지막으로 이용하여 실리콘산화막으로 일부 전환된 SOD(36a) 및 HARP막(35)을 CMP(Chemical Mechanical Polishing)하여 평탄화시키는 공정이다.As shown in FIG. 3D, the STI CMP process is performed. In this case, the STI CMP process is a process of planarizing the SOD 36a and the HARP film 35 partially converted to the silicon oxide film using CMP (Chemical Mechanical Polishing) using the pad nitride film 33 as the polishing stop film.

이러한 STI CMP 공정후에 셀영역의 트렌치(34a) 내에 HARP막(35a)이 갭필된 소자분리막이 형성되고, 주변회로영역의 트렌치(34b) 내에도 HARP막(35b)이 갭필된 소자분리막이 형성된다.After the STI CMP process, a device isolation film in which the HARP film 35a is gap-filled is formed in the trench 34a of the cell region, and a device isolation film in which the HARP film 35b is gap-filled is formed in the trench 34b of the peripheral circuit region. .

상술한 제2실시예에 따르면, 연마정지막 역할을 하는 실리콘산화막으로 일부 전환된 SOD(36a)는 단차가 높은 지역에서는 패턴 효과로 인하여 빨리 연마되지만 단차가 낮은 지역에서 HARP막(35)이 연마되는 속도를 느리게 유지할 수 있어 STI CMP시 평탄화 효율을 향상시킨다.According to the second embodiment described above, the SOD 36a partially converted to the silicon oxide film serving as the polishing stop film is quickly polished due to the pattern effect in the region where the step is high, but the HARP film 35 is polished in the region where the step is low. Speed can be maintained to improve the flattening efficiency during STI CMP.

본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
Although the technical idea of the present invention has been described in detail according to the above preferred embodiment, it should be noted that the above-described embodiment is for the purpose of description and not of limitation. In addition, those skilled in the art will understand that various embodiments are possible within the scope of the technical idea of the present invention.

상술한 본 발명은 트렌치 갭필을 위해 HARP막과 SOD를 적용하고, 후속 열처리 조건을 적절히 조합하여 셀영역과 주변회로영역간 평탄도를 균일하게 하므로써, 후속 공정에서의 공정마진을 증가시켜 수율을 증대시킬 수 있는 효과가 있다.
According to the present invention, the HARP film and the SOD are applied for the trench gap fill, and the subsequent heat treatment conditions are appropriately combined to uniform the flatness between the cell region and the peripheral circuit region, thereby increasing the process margin in the subsequent process to increase the yield. It can be effective.

Claims (18)

반도체 기판 상에 패드패턴을 형성하는 단계;Forming a pad pattern on the semiconductor substrate; 상기 패드패턴을 식각배리어로 상기 반도체 기판을 식각하여 트렌치를 형성하는 단계;Forming a trench by etching the semiconductor substrate using the pad pattern as an etch barrier; 상기 트렌치를 갭필할때까지 전면에 HARP막과 SOD를 차례로 형성하는 단계;Sequentially forming a HARP film and an SOD on the entire surface until the trench is gap-filled; 상기 SOD에 대해 베이킹 및 큐어링을 연속적으로 진행하는 단계;Continuously baking and curing the SOD; 상기 SOD에 대해 후속 어닐을 진행하는 단계; 및Performing subsequent annealing on the SOD; And 상기 패드패턴을 연마정지막으로 이용한 CMP 공정을 진행하여 상기 트렌치를 갭필하는 소자분리막을 형성하는 단계Performing a CMP process using the pad pattern as a polishing stop layer to form an isolation layer for gap filling the trench; 를 포함하는 반도체소자의 트렌치 갭필 방법.Trench gap fill method of a semiconductor device comprising a. 제1항에 있어서,The method of claim 1, 상기 큐어링 공정과 상기 후속 어닐은,The curing process and the subsequent annealing, 습식분위기에서 진행하는 것을 특징으로 하는 반도체소자의 트렌치 갭필 방법.Trench gap fill method of a semiconductor device, characterized in that in a wet atmosphere. 제2항에 있어서,The method of claim 2, 상기 큐어링 공정은, 400℃∼450℃ 온도와 H2O 분위기로 30분∼60분동안 실시하는 것을 특징으로 하는 반도체소자의 트렌치 갭필 방법.The curing step is a trench gap fill method of a semiconductor device, characterized in that carried out for 30 minutes to 60 minutes at 400 ℃ to 450 ℃ temperature and H 2 O atmosphere. 제2항에 있어서,The method of claim 2, 상기 후속 어닐은,The subsequent annealing, 600℃∼1000℃ 온도의 H2O 분위기에서 30분∼60분동안 실시하는 것을 특징으로 하는 반도체소자의 트렌치 갭필 방법.A trench gap fill method of a semiconductor device, characterized in that it is carried out for 30 minutes to 60 minutes in a H 2 O atmosphere at 600 ℃ to 1000 ℃ temperature. 제1항 내지 제4항 중 어느 한 항에 있어서,The method according to any one of claims 1 to 4, 상기 SOD는 폴리실라잔[-N(Si)3-] 베이스의 SOD로 형성하는 것을 특징으로 하는 반도체소자의 트렌치 갭필 방법.The SOD is a trench gap fill method of a semiconductor device, characterized in that formed of polysilazane [-N (Si) 3- ] based SOD. 제5항에 있어서,The method of claim 5, 상기 SOD를 형성하는 단계는,Forming the SOD, 상기 HARP 막상에 플로우 특성을 향상시키고 균일한 막을 얻기 위하여 크게 3단계로 나누어 SOD를 도포하는 단계; 및Coating SOD in three steps to improve flow characteristics and obtain a uniform film on the HARP film; And 상기 SOD를 경화시키기 위해 베이킹 공정을 진행하는 단계Performing a baking process to cure the SOD; 를 포함하는 것을 특징으로 하는 반도체소자의 트렌치 갭필 방법.Trench gap fill method of a semiconductor device comprising a. 제6항에 있어서,The method of claim 6, 상기 SOD의 도포시간은 1단계에서 0.5초∼2초, 2단계에서 2초∼4초, 3단계에서 1초∼3초로 한정하고, 각 단계별 스핀 속도는 1단계에서 300rpm∼500rpm, 2단계에서 500rpm∼900rpm, 3단계에서 800rpm∼1200rpm으로 한정하는 것을 특징으로 하는 반도체소자의 트렌치 갭필 방법.The coating time of the SOD is limited to 0.5 seconds to 2 seconds in the first step, 2 seconds to 4 seconds in the second step, and 1 second to 3 seconds in the third step, and the spin speed for each step is 300 rpm to 500 rpm in the first step and the second step. Trench gap fill method of a semiconductor device, characterized in that 500rpm ~ 900rpm, limited to 800rpm ~ 1200rpm in three steps. 제6항에 있어서,The method of claim 6, 상기 SOD의 도포 두께는 1000Å∼3000Å 두께 범위인 것을 특징으로 하는 반도체소자의 트렌치 갭필 방법.The coating thickness of the SOD is in the trench gap fill method of the semiconductor device, characterized in that the thickness range from 1000 to 3000mm. 제6항에 있어서,The method of claim 6, 상기 베이킹 공정은, 150℃∼200℃의 H2O 분위기에서 30분∼60분동안 실시하는 것을 특징으로 하는 반도체소자의 트렌치 갭필 방법.The baking step is a trench gap fill method of a semiconductor device, characterized in that carried out for 30 minutes to 60 minutes in an H 2 O atmosphere of 150 ℃ to 200 ℃. 반도체 기판 상에 패드패턴을 형성하는 단계;Forming a pad pattern on the semiconductor substrate; 상기 패드패턴을 식각배리어로 상기 반도체 기판을 식각하여 트렌치를 형성하는 단계;Forming a trench by etching the semiconductor substrate using the pad pattern as an etch barrier; 상기 트렌치를 갭필할때까지 전면에 HARP막을 형성하는 단계;Forming a HARP film on the entire surface until the trench is gap-filled; 상기 트렌치가 갖는 단차를 따라 상기 HARP막 상에 SOD를 도포하는 단계;Applying an SOD onto the HARP film along a step of the trench; 상기 SOD을 경화시키기 위해 베이킹 공정을 진행하는 단계;Undergoing a baking process to cure the SOD; 상기 경화된 SOD내에 존재하는 용매를 제거하기 위해 큐어링 공정을 진행하는 단계; 및Carrying out a curing process to remove solvent present in the cured SOD; And 상기 패드패턴을 연마정지막으로 이용한 CMP 공정을 진행하여 상기 트렌치를 갭필하는 소자분리막을 형성하는 단계Performing a CMP process using the pad pattern as a polishing stop layer to form an isolation layer for gap filling the trench; 를 포함하는 반도체소자의 트렌치 갭필 방법.Trench gap fill method of a semiconductor device comprising a. 제10항에 있어서,The method of claim 10, 상기 베이킹 공정은, 질소분위기에서 진행하는 것을 특징으로 하는 반도체소자의 트렌치 갭필 방법.The baking process is a trench gap fill method of a semiconductor device, characterized in that the progress in the nitrogen atmosphere. 제11항에 있어서,The method of claim 11, 상기 베이킹공정은, 100℃∼200℃ 온도에서 30분∼60분동안 실시하는 것을 특징으로 하는 반도체소자의 트레치 갭필 방법.The baking step is a trench gap fill method of a semiconductor device, characterized in that carried out for 30 to 60 minutes at a temperature of 100 ℃ to 200 ℃. 제10항에 있어서,The method of claim 10, 상기 큐어링 공정은, 질소분위기로 진행하는 것을 특징으로 하는 반도체소자의 트렌치 갭필 방법.The curing process is a trench gap fill method of a semiconductor device, characterized in that proceed to the nitrogen atmosphere. 제13항에 있어서,The method of claim 13, 상기 큐어링 공정은, 400℃∼450℃ 온도에서 30분∼60분동안 실시하는 것을 특징으로 하는 반도체소자의 트렌치 갭필 방법.The curing step is a trench gap fill method of a semiconductor device, characterized in that carried out for 30 to 60 minutes at 400 ℃ to 450 ℃ temperature. 제10항에 있어서,The method of claim 10, 상기 SOD는 폴리실라잔[-N(Si)3-] 베이스의 SOD로 형성하는 것을 특징으로 하는 반도체소자의 트렌치 갭필 방법.The SOD is a trench gap fill method of a semiconductor device, characterized in that formed of polysilazane [-N (Si) 3- ] based SOD. 제15항에 있어서,The method of claim 15, 상기 SOD를 도포하는 단계는,The step of applying the SOD, 상기 HARP 막상에 플로우 특성을 향상시키고 균일한 막을 얻기 위하여 크게 3단계로 나누어 도포하는 것을 특징으로 하는 반도체소자의 트렌치 갭필 방법.Trench gap fill method of a semiconductor device, characterized in that the coating is divided into three large steps to improve the flow characteristics and to obtain a uniform film on the HARP film. 제16항에 있어서,The method of claim 16, 상기 SOD의 도포시간은 1단계에서 0.5초∼2초, 2단계에서 2초∼4초, 3단계에서 1초∼3초로 한정하고, 각 단계별 스핀 속도는 1단계에서 300rpm∼500rpm, 2단계에서 500rpm∼900rpm, 3단계에서 800rpm∼1200rpm으로 한정하는 것을 특징으로 하는 반도체소자의 트렌치 갭필 방법.The coating time of the SOD is limited to 0.5 seconds to 2 seconds in the first step, 2 seconds to 4 seconds in the second step, and 1 second to 3 seconds in the third step, and the spin speed for each step is 300 rpm to 500 rpm in the first step and the second step. Trench gap fill method of a semiconductor device, characterized in that 500rpm ~ 900rpm, limited to 800rpm ~ 1200rpm in three steps. 제16항에 있어서,The method of claim 16, 상기 SOD의 도포 두께는 100Å∼300Å 두께 범위인 것을 특징으로 하는 반도체소자의 트렌치 갭필 방법.The coating thickness of the SOD is a trench gap fill method of a semiconductor device, characterized in that the thickness range from 100 to 300 Å.
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