KR20060036542A - Method of manufacturing in non volatile memory device - Google Patents

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Abstract

본 발명은 비휘발성 메모리소자의 제조방법에 관한 것으로, 본 발명의 사상은 본 발명의 사상은 반도체 기판 상에 플로팅 게이트 전극 및 콘트롤 게이트 전극이 적층된 게이트 전극 패턴을 형성하는 단계, 상기 게이트 전극 패턴의 측벽에 산화공정을 수행하여 재산화막을 형성하는 단계, 상기 재산화막이 형성된 결과물 전면에 열산화 공정을 수행하여, 버퍼 산화막을 형성하는 단계, 상기 버퍼 산화막이 형성된 결과물 전면에 질화막을 형성하고, 상기 질화막에 식각공정을 수행하여 상기 게이트 전극 패턴을 감싸는 형상의 스페이서를 형성하는 단계 및 상기 결과물 전면에 산소를 이용한 어닐공정을 수행하여 상기 형성된 스페이서의 소정 두께가 표면 산화막으로 전환되도록 하는 단계를 포함한다.
The present invention relates to a method of manufacturing a nonvolatile memory device, and the idea of the present invention is to form a gate electrode pattern in which a floating gate electrode and a control gate electrode are stacked on a semiconductor substrate, and the gate electrode pattern Performing an oxidation process on the sidewall of the to form a reoxidation film, performing a thermal oxidation process on the entire surface of the product on which the reoxidation film is formed, forming a buffer oxide film, forming a nitride film on the entire surface of the resultant product on which the buffer oxide film is formed, Performing an etching process on the nitride film to form a spacer having a shape surrounding the gate electrode pattern, and performing an annealing process using oxygen on the entire surface of the resultant to convert a predetermined thickness of the formed spacer into a surface oxide film. do.

질화막 스페이서Nitride Film spacer

Description

비휘발성 메모리소자의 제조방법{Method of manufacturing in non volatile memory device} Method of manufacturing in non volatile memory device             

도 1 내지 도 5는 본 발명에 따른 비휘발성 메모리소자의 제조방법을 설명하기 위한 단면도들이고,1 to 5 are cross-sectional views illustrating a method of manufacturing a nonvolatile memory device according to the present invention.

도 6a 및 도 6b는 터널 산화막용 절연막 및 스페이서용 질화막에 대한 수소함유량에 대한 변화를 도시한 그래프를 도시한 단면도이다.
6A and 6B are cross-sectional views showing graphs showing changes in hydrogen content of the tunnel oxide film insulating film and the spacer nitride film.

*도면의 주요부분에 대한 부호의 설명** Description of the symbols for the main parts of the drawings *

10: 반도체 기판 12:터널 산화막용 절연막10: semiconductor substrate 12: tunnel oxide film insulating film

14: 플로팅 게이트 전극용 제1 폴리 실리콘막 14: first polysilicon film for floating gate electrodes

16: 플로팅 게이트 전극용 제2 폴리 실리콘막16: second polysilicon film for floating gate electrode

18: 층간절연막18: interlayer insulating film

20: 콘트롤 게이트 전극용 제3 폴리 실리콘막 20: third polysilicon film for control gate electrodes

22: 텅스텐 실리사이드막 24:하드 마스크용 절연막22: tungsten silicide film 24: insulating film for hard mask

26: 재산화막 28: 버퍼산화막26: reoxidation film 28: buffer oxide film

30: 스페이서 32: 표면산화막
30: spacer 32: surface oxide film

본 발명은 반도체 소자의 제조방법에 관한 것으로, 더욱 상세하게는 비휘발성 메모리소자의 제조방법에 관한 것이다. The present invention relates to a method of manufacturing a semiconductor device, and more particularly to a method of manufacturing a nonvolatile memory device.

일반적으로 적층 게이트 구조를 가지는 비휘발성 메모리소자의 제조방법에 있어서, 셀간의 간섭효과에 의해 셀 특성이 열화되는 현상을 방지하기 위해, 게이트 전극의 측벽에 질화막으로 형성된 스페이서가 형성된다. In general, in the method of manufacturing a nonvolatile memory device having a stacked gate structure, a spacer formed of a nitride film is formed on the sidewall of the gate electrode in order to prevent a phenomenon in which cell characteristics are deteriorated due to an interference effect between cells.

상기 질화막으로 형성된 스페이서가 형성될 경우 질화막의 특성상 스트레스로 인한 셀 특성 열화를 유발할 수 있으며 질화막 형성 공정 진행시 NH3가스에서 발생하는 수소(hydrogen)에 의해 게이트 전극 특성 중 게이트 전극의 문턱전압 변동현상이 심화되는 문제점이 있다.
When the spacer formed of the nitride film is formed, it may cause deterioration of cell characteristics due to stress due to the characteristics of the nitride film, and the threshold voltage variation of the gate electrode among the gate electrode characteristics due to hydrogen generated in NH 3 gas during the nitride film forming process. There is a deepening problem.

상술한 문제점을 해결하기 위한 본 발명의 목적은 질화막으로 형성된 스페이서가 구비되는 게이트 전극에 있어서, 게이트전극의 문턱전압 변동 현상을 방지하도록 하는 비휘발성 메모리소자의 제조방법을 제공함에 있다.
An object of the present invention for solving the above problems is to provide a method of manufacturing a nonvolatile memory device to prevent the threshold voltage fluctuation of the gate electrode in the gate electrode having a spacer formed of a nitride film.

상술한 목적을 달성하기 위한 본 발명의 사상은 반도체 기판 상에 플로팅 게이트 전극 및 콘트롤 게이트 전극이 적층된 게이트 전극 패턴을 형성하는 단계, 상기 게이트 전극 패턴의 측벽에 산화공정을 수행하여 재산화막을 형성하는 단계, 상기 재산화막이 형성된 결과물 전면에 열산화 공정을 수행하여, 버퍼 산화막을 형성하는 단계, 상기 버퍼 산화막이 형성된 결과물 전면에 질화막을 형성하고, 상기 질화막에 식각공정을 수행하여 상기 게이트 전극 패턴을 감싸는 형상의 스페이서를 형성하는 단계 및 상기 결과물 전면에 산소를 이용한 어닐공정을 수행하여 상기 형성된 스페이서의 소정 두께가 표면 산화막으로 전환되도록 하는 단계를 포함한다. The idea of the present invention for achieving the above object is to form a gate electrode pattern in which a floating gate electrode and a control gate electrode are laminated on a semiconductor substrate, and an oxidation process is performed on sidewalls of the gate electrode pattern to form a reoxidation film. Performing a thermal oxidation process on the entire surface of the resultant product on which the reoxidation film is formed, forming a buffer oxide film, forming a nitride film on the entire surface of the resultant product on which the buffer oxide film is formed, and performing an etching process on the nitride film to form the gate electrode pattern. Forming a spacer having a shape surrounding the shape and performing an annealing process using oxygen on the entire surface of the resultant to convert a predetermined thickness of the formed spacer into a surface oxide film.

상기 버퍼 산화막은 DCS(SiH2Cl2)-based HTO, MS(SiH4)-based HTO 및 TEOS 중 어느 하나로 형성하고, 650~ 770℃의 온도에서 형성하는 것이 바람직하다. The buffer oxide film is formed of any one of DCS (SiH 2 Cl 2 ) -based HTO, MS (SiH 4 ) -based HTO, and TEOS, and is preferably formed at a temperature of 650 to 770 ° C.

상기 질화막은 비율이 1:10~ 11 정도가 되는 DCS(SiH2Cl2)가스 및 NH3가스를 공정가스로 하여 저압화학기상증착법을 통해 형성하는 것이 바람직하다. The nitride film is preferably formed by low pressure chemical vapor deposition using DCS (SiH 2 Cl 2 ) gas and NH 3 gas having a ratio of about 1:10 to 11 as a process gas.

상기 산소를 이용한 어닐공정은 750~ 1100℃의 온도, 5~ 20 slm의 산소 흐름 분위기, 10~ 100분의 시간동안 수행하는 것이 바람직하다. The annealing process using oxygen is preferably performed at a temperature of 750 to 1100 ° C., an oxygen flow atmosphere of 5 to 20 slm, and a time of 10 to 100 minutes.

상기 산소를 이용한 고온 어닐공정은 상기 질화막내의 수소(hydrogen)를 외부로 확산시키도록 하기 위해 수행되는 것이 바람직하다.
The high temperature annealing process using oxygen is preferably performed to diffuse hydrogen in the nitride film to the outside.

이하, 첨부 도면을 참조하여 본 발명의 실시 예를 상세히 설명한다. 그러나, 본 발명의 실시예들은 여러 가지 다른 형태로 변형될 수 있지만 본 발명의 범위가 아래에서 상술하는 실시예들로 인해 한정되어지는 것으로 해석되어져서는 안 된다. 본 발명의 실시예들은 당업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위해 제공되어지는 것이다. 또한 어떤 막이 다른 막 또는 반도체 기판의 '상'에 있다 또는 접촉하고 있다 라고 기재되는 경우에, 상기 어떤 막은 상기 다른 막 또는 반도체 기판에 직접 접촉하여 존재할 수 있고, 또는 그 사이에 제 3의 막이 개재되어질 수도 있다.
Hereinafter, embodiments of the present invention will be described in detail with reference to the accompanying drawings. However, embodiments of the present invention may be modified in many different forms, but the scope of the present invention should not be construed as being limited by the embodiments described below. Embodiments of the present invention are provided to more completely explain the present invention to those skilled in the art. In addition, when a film is described as being on or in contact with another film or semiconductor substrate, the film may be in direct contact with the other film or semiconductor substrate, or a third film is interposed therebetween. It may be done.

도 1 내지 도 5는 본 발명에 따른 비휘발성 메모리소자의 제조방법을 설명하기 위한 단면도들이다. 1 to 5 are cross-sectional views illustrating a method of manufacturing a nonvolatile memory device according to the present invention.

도 1을 참조하면, 반도체 기판(10)상에 터널 산화막용 절연막(12), 플로팅 게이트 전극용 제1 폴리 실리콘막(14), 플로팅 게이트 전극용 제2 폴리실리콘막(16), ONO막(18), 콘트롤 게이트 전극용 제2 폴리 실리콘막(20), 텅스텐 실리사이드막(22) 및 하드 마스크용 절연막(24)을 순차적으로 형성한다. Referring to FIG. 1, an insulating film 12 for a tunnel oxide film, a first polysilicon film 14 for a floating gate electrode, a second polysilicon film 16 for a floating gate electrode, and an ONO film are formed on a semiconductor substrate 10. 18), the second polysilicon film 20 for the control gate electrode, the tungsten silicide film 22, and the hard mask insulating film 24 are sequentially formed.

상기 하드 마스크용 절연막(24) 상에 게이트 전극용 포토레지스트 패턴(미도시)을 형성하고, 이를 식각마스크로 상기 하드 마스크용 절연막(24)을 식각하여 패터닝한다. 상기 게이트 전극용 포토레지스트 패턴(미도시)을 에싱 공정을 통해 제거하고, 패터닝된 하드 마스크용 절연막(24)을 식각 마스크로 텅스텐 실리사이드막(22), 콘트롤 게이트 전극용 제2 폴리 실리콘막(20), ONO막(18), 플로팅 게이트전극용 제2 폴리실리콘막(16), 플로팅 게이트 전극용 제1 폴리 실리콘막(14), 터널 산화막용 절연막(12)을 식각하여 패터닝하여, 게이트 전극 패턴을 형성한다. A photoresist pattern (not shown) for a gate electrode is formed on the hard mask insulating layer 24, and the patterned by etching the hard mask insulating layer 24 using an etching mask. The gate resist photoresist pattern (not shown) is removed through an ashing process, and the patterned hard mask insulating layer 24 is etched using a tungsten silicide layer 22 and a second polysilicon layer 20 for a control gate electrode. ), The ONO film 18, the second polysilicon film 16 for the floating gate electrode, the first polysilicon film 14 for the floating gate electrode, and the insulating film 12 for the tunnel oxide film are etched and patterned to form a gate electrode pattern. To form.

도 2를 참조하면, 상기 게이트 전극 패턴의 측벽에 재산화막(re-oxide layer, 26)을 형성한다. 상기 재산화막(26)은 측벽 손상의 보강 및 전류누설의 감소를 위해 수행한다. 상기 재산화막(26)은 800~ 900℃ 정도의 온도에서의 산화공정을 통해 상기 게이트 전극패턴이 형성되지 않은 영역의 상기 반도체 기판(10) 상부에 20~ 50Å 정도의 두께를 형성한다. Referring to FIG. 2, a re-oxide layer 26 is formed on sidewalls of the gate electrode pattern. The reoxidation film 26 is performed to reinforce sidewall damage and to reduce current leakage. The reoxidized film 26 forms a thickness of about 20 to about 50 micrometers on the upper portion of the semiconductor substrate 10 in the region where the gate electrode pattern is not formed through an oxidation process at a temperature of about 800 ~ 900 ℃.

상기 재산화막(26)이 포함된 결과물 전면에 이온주입공정을 수행하여, 반도체 기판(10)내부에 소스/드레인 영역(미도시)을 형성한다. An ion implantation process is performed on the entire surface of the product including the reoxidation film 26 to form a source / drain region (not shown) in the semiconductor substrate 10.

도 3을 참조하면, 상기 재산화막(26)이 형성된 결과물 전면에 열산화 공정을 통해 버퍼 산화막(28)을 형성한다. Referring to FIG. 3, a buffer oxide layer 28 is formed on the entire surface of the product on which the reoxidation layer 26 is formed through a thermal oxidation process.

상기 버퍼 산화막(28)은 DCS(SiH2Cl2)-based HTO, MS(SiH4)-based HTO, TEOS와 같은 저압화학기상증착법을 통해 형성하고, 650~ 770℃ 정도의 온도에서 형성한다. The buffer oxide film 28 is formed through a low pressure chemical vapor deposition method such as DCS (SiH 2 Cl 2 ) -based HTO, MS (SiH 4 ) -based HTO, TEOS, and is formed at a temperature of about 650 to 770 ° C.

상기 버퍼 산화막(28)은 이후 형성될 질화막으로 형성될 스페이서 형성 공정전에 발생되는 스트레스가 게이트전극에 미치는 스트레스를 완화시킬 목적으로 형성한다. The buffer oxide film 28 is formed to relieve stress on the gate electrode from the stress generated before the spacer forming process to be formed of the nitride film to be formed later.

도 4를 참조하면, 상기 버퍼 산화막(28)이 형성된 결과물에 질화막을 형성하고, 상기 질화막에 식각공정을 수행하여 스페이서(30)를 형성한다. Referring to FIG. 4, a nitride film is formed on a resultant product on which the buffer oxide film 28 is formed, and a spacer 30 is formed by performing an etching process on the nitride film.

상기 식각공정이 수행되어 형성된 스페이서(30)는 셀 간의 좁은 영역에는 질 화막이 잔존하고, 넓은 영역에는 스페이서 형상으로 잔존하게 된다. 즉, 상기 스페이서(30)는 게이트 전극 패턴을 감싸는 형상이 된다. In the spacer 30 formed by performing the etching process, a nitride film remains in a narrow region between cells and a spacer form in a wide region. That is, the spacer 30 has a shape surrounding the gate electrode pattern.

상기 스페이서(30)는 스텝 커버리지가 우수하고, 높은 유전율을 갖는 질화막으로 형성한다. The spacer 30 is formed of a nitride film having excellent step coverage and high dielectric constant.

상기 스페이서를 형성하기 위해 증착되는 질화막은 DCS(SiH2Cl2)가스 및 NH3가스를 이용한 저압화학기상증착법을 통해 형성한다. The nitride film deposited to form the spacer is formed through low pressure chemical vapor deposition using DCS (SiH 2 Cl 2 ) gas and NH 3 gas.

상기 DCS(SiH2Cl2)가스 및 NH3가스의 비율은 1:10~ 11 정도가 되도록 한다. The ratio of the DCS (SiH 2 Cl 2 ) gas and NH 3 gas is to be about 1:10 ~ 11.

도 5를 참조하면, 상기 스페이서(30)가 형성된 결과물 전면에 산소를 이용한 고온 어닐공정을 실시하는 단계를 수행하여 상기 스페이서(30)의 10~ 100Å 정도의 두께를 표면 산화막(32)을 전환시킨다. Referring to FIG. 5, the surface oxide film 32 is converted to a thickness of about 10˜100 μs by performing a high temperature annealing process using oxygen on the entire surface of the resultant product in which the spacer 30 is formed. .

상기 산소를 이용한 고온 어닐공정은 상기 터널 산화막용 절연막(도 6a 참조) 및 스페이서용 질화막(도 6b 참조) 내의 수소(hydrogen)를 외부로 확산시키도록 하기 위해 수행된다. The high temperature annealing process using oxygen is performed to diffuse hydrogen in the tunnel oxide insulating film (see FIG. 6A) and the nitride nitride film (see FIG. 6B) to the outside.

상기 도 6a 및 도 6b는 터널 산화막용 절연막 및 스페이서용 질화막에 대한 수소함유량에 대한 변화를 도시한 그래프로써, 도 6a 및 도 6b에서 A는 스페이서만 형성한 경우이고, B는 스페이서를 형성한 후 산소를 이용한 고온 어닐공정을 수행한 경우를 도시하고 있다. 6A and 6B are graphs illustrating changes in hydrogen content for the tunnel oxide insulating film and the spacer nitride film. In FIGS. 6A and 6B, A is only a spacer, and B is a spacer. The case where the high temperature annealing process using oxygen is performed is shown.

상기 어닐 공정은 750~ 1100℃ 정도의 온도, 5~ 20 slm 정도의 산소 흐름 분위기, 10~ 100분 정도의 시간동안 수행한다. The annealing process is carried out for about 750 ~ 1100 ℃ temperature, 5 ~ 20 slm oxygen flow atmosphere, 10 ~ 100 minutes.                     

상기 표면 산화막(32)은 제거되지 않고 후속 셀프 얼라인 콘택(SAC: self align contact) 형성 공정시 버퍼 산화막 역할을 수행하게 된다. The surface oxide layer 32 is not removed and serves as a buffer oxide layer in a subsequent self align contact (SAC) forming process.

본 발명에 의하면, 상기 산소를 이용한 어닐공정을 수행함으로써, 스페이서용 질화막 및 터널산화막용 절연막내의 수소함량을 감소시켜 게이트 전압 변동 및 문턱전압 변동등의 셀 특성을 개선시킬 수 있게 된다. According to the present invention, by performing the annealing process using oxygen, it is possible to reduce the hydrogen content in the spacer nitride film and the tunnel oxide film insulating film to improve cell characteristics such as gate voltage variation and threshold voltage variation.

또한, 본 발명에 의하면, 상기 산소를 이용한 어닐공정을 수행함으로써, 소스/드레인 영역에 수행되는 이온주입공정과 상기 이온주입공정시 주입된 이온들의 액티베이션에 의한 서멀버짓(thermal budget)과, 표면산화막의 형성으로 인해 후속 셀프 얼라인 콘택형성 공정시 버퍼 산화막의 역할을 수행하게 된다. In addition, according to the present invention, by performing the annealing process using the oxygen, the ion implantation process performed in the source / drain region and the thermal budget by activation of the ions implanted during the ion implantation process, and the surface oxide film Due to the formation of the oxidized film, the oxidized film serves as a buffer oxide layer in a subsequent self-aligned contact forming process.

또한, 본 발명에 의하면, 프로그램/소거 사이클 및 프로그램 디스터브 특성을 개선할 수 있어 소자 특성 향상에 효과가 있다. Further, according to the present invention, the program / erase cycle and the program disturb characteristic can be improved, which is effective in improving device characteristics.

또한, 본 발명에 의하면, 복잡한 공정/장비의 추가 요소없이 기존의 장비와 공정을 이용하여 응용/적용 가능하여 낮은 비용과 높은 신뢰성을 가지는 고집적 소자의 형성이 가능하게 된다.
In addition, according to the present invention, it is possible to form a highly integrated device having low cost and high reliability by being applicable / applied using existing equipment and processes without additional elements of complicated processes / equipment.

본 발명에 의하면, 상기 산소를 이용한 어닐공정을 수행함으로써, 스페이서용 질화막 및 터널산화막용 절연막내의 수소함량을 감소시켜 게이트 전압 변동 및 문턱전압 변동등의 셀 특성을 개선시킬 수 있게 되는 효과가 있다.According to the present invention, by performing the annealing process using oxygen, it is possible to reduce the hydrogen content in the spacer nitride film and the tunnel oxide film insulating film to improve cell characteristics such as gate voltage variation and threshold voltage variation.

또한, 본 발명에 의하면, 상기 산소를 이용한 어닐공정을 수행함으로써, 소 스/드레인 영역에 수행되는 이온주입공정과 상기 이온주입공정시 주입된 이온들의 액티베이션에 의한 서멀버짓(thermal budget)과, 표면산화막의 형성으로 인해 후속 셀프 얼라인 콘택형성 공정시 버퍼 산화막의 역할을 수행하게 되는 효과가 있다.  In addition, according to the present invention, by performing the annealing process using the oxygen, the thermal budget by the ion implantation process performed in the source / drain region and the activation of the ions implanted during the ion implantation process, and the surface Due to the formation of the oxide film, there is an effect of serving as a buffer oxide film in a subsequent self-aligned contact forming process.

또한, 본 발명에 의하면, 프로그램/소거 사이클 및 프로그램 디스터브 특성을 개선할 수 있어 소자 특성 향상에 효과가 있다. Further, according to the present invention, the program / erase cycle and the program disturb characteristic can be improved, which is effective in improving device characteristics.

또한, 본 발명에 의하면, 복잡한 공정/장비의 추가 요소없이 기존의 장비와 공정을 이용하여 응용/적용 가능하여 낮은 비용과 높은 신뢰성을 가지는 고집적 소자의 형성이 가능하게 되는 효과가 있다. In addition, according to the present invention, there is an effect that it is possible to form a highly integrated device having a low cost and high reliability by applying / applying using existing equipment and processes without the additional elements of complex processes / equipment.

본 발명은 구체적인 실시 예에 대해서만 상세히 설명하였지만 본 발명의 기술적 사상의 범위 내에서 변형이나 변경할 수 있음은 본 발명이 속하는 분야의 당업자에게는 명백한 것이며, 그러한 변형이나 변경은 본 발명의 특허청구범위에 속한다 할 것이다.Although the present invention has been described in detail only with respect to specific embodiments, it is apparent to those skilled in the art that modifications or changes can be made within the scope of the technical idea of the present invention, and such modifications or changes belong to the claims of the present invention. something to do.

Claims (5)

반도체 기판 상에 플로팅 게이트 전극 및 콘트롤 게이트 전극이 적층된 게이트 전극 패턴을 형성하는 단계;Forming a gate electrode pattern on which a floating gate electrode and a control gate electrode are stacked on a semiconductor substrate; 상기 게이트 전극 패턴의 측벽에 산화공정을 수행하여 재산화막을 형성하는 단계; Forming an oxide film by performing an oxidation process on sidewalls of the gate electrode pattern; 상기 재산화막이 형성된 결과물 전면에 열산화 공정을 수행하여, 버퍼 산화막을 형성하는 단계; Performing a thermal oxidation process on the entire surface of the resultant product on which the reoxidation film is formed, thereby forming a buffer oxide film; 상기 버퍼 산화막이 형성된 결과물 전면에 질화막을 형성하고, 상기 질화막에 식각공정을 수행하여 상기 게이트 전극 패턴을 감싸는 형상의 스페이서를 형성하는 단계; 및Forming a nitride film on the entire surface of the resultant product on which the buffer oxide film is formed, and performing a etching process on the nitride film to form a spacer having a shape surrounding the gate electrode pattern; And 상기 결과물 전면에 산소를 이용한 어닐공정을 수행하여 상기 형성된 스페이서의 소정 두께가 표면 산화막으로 전환되도록 하는 단계를 포함하는 비휘발성 메모리소자의 제조방법. And performing an annealing process using oxygen on the entire surface of the resultant to convert a predetermined thickness of the formed spacer into a surface oxide film. 제1 항에 있어서, 상기 버퍼 산화막은 The method of claim 1, wherein the buffer oxide film DCS(SiH2Cl2)-based HTO, MS(SiH4)-based HTO 및 TEOS 중 어느 하나로 형성하고, 650~ 770℃의 온도에서 형성하는 것을 특징으로 하는 비휘발성 메모리소자의 제조방법. A method of manufacturing a nonvolatile memory device, characterized in that formed of any one of DCS (SiH 2 Cl 2 ) -based HTO, MS (SiH 4 ) -based HTO and TEOS, and formed at a temperature of 650 ~ 770 ℃. 제1 항에 있어서, 상기 질화막은 The method of claim 1, wherein the nitride film 비율이 1:10~ 11 정도가 되는 DCS(SiH2Cl2)가스 및 NH3가스를 공정가스로 하여 저압화학기상증착법을 통해 형성하는 것을 특징으로 하는 비휘발성 메모리소자의 제조방법. A method of manufacturing a nonvolatile memory device, comprising: forming a process gas using DCS (SiH 2 Cl 2 ) gas and NH 3 gas having a ratio of about 1:10 to 11 by a process gas. 제1 항에 있어서, 상기 산소를 이용한 어닐공정은 The method of claim 1, wherein the annealing process using oxygen 750~ 1100℃의 온도, 5~ 20 slm의 산소 흐름 분위기, 10~ 100분의 시간동안 수행하는 것을 특징으로 하는 비휘발성 메모리소자의 제조방법. A method of manufacturing a nonvolatile memory device, characterized in that performed at a temperature of 750-1100 ° C., an oxygen flow atmosphere of 5-20 slm, and a time of 10-100 minutes. 제1 항에 있어서, 상기 산소를 이용한 고온 어닐공정은 The method of claim 1, wherein the high temperature annealing process using oxygen 상기 질화막내의 수소(hydrogen)를 외부로 확산시키도록 하기 위해 수행되는 것을 특징으로 하는 비휘발성 메모리소자의 제조방법. A method of manufacturing a nonvolatile memory device, characterized in that it is performed to diffuse hydrogen in the nitride film to the outside.
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