KR20060031987A - Method of manufacturing a nand flash memory device - Google Patents

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KR20060031987A
KR20060031987A KR1020040080987A KR20040080987A KR20060031987A KR 20060031987 A KR20060031987 A KR 20060031987A KR 1020040080987 A KR1020040080987 A KR 1020040080987A KR 20040080987 A KR20040080987 A KR 20040080987A KR 20060031987 A KR20060031987 A KR 20060031987A
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polysilicon layer
layer
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안명규
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주식회사 하이닉스반도체
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Abstract

본 발명은 난드 플래시 메모리 소자의 제조 방법에 관한 것으로, 콘트롤 게이트를 형성하기 위하여 금속층을 패터닝하고 폴리실리콘층 패터닝 시 폴리실리콘층이 얇게 형성된 영역(예를 들면, 플로팅 게이트 상부)에서만 폴리실리콘층이 완전히 게이트 라인 패턴으로 패터닝되도록 폴리실리콘층을 식각한다. 이후, 금속층과 폴리실리콘층의 측벽에 차단막을 형성한 상태에서 폴리실리콘층을 식각 공정으로 완전히 패터닝하여 콘트롤 게이트를 형성하고, 하부층도 자기 정렬 식각 공정으로 식각하여 플로팅 게이트를 형성한다. The present invention relates to a method for manufacturing a NAND flash memory device, wherein the polysilicon layer is formed only in a region where the polysilicon layer is thinned (for example, on the floating gate) when the metal layer is patterned to form the control gate and the polysilicon layer is patterned. The polysilicon layer is etched to be fully patterned into the gate line pattern. Subsequently, in the state where the barrier layer is formed on the sidewalls of the metal layer and the polysilicon layer, the polysilicon layer is completely patterned by an etching process to form a control gate, and the lower layer is also etched by a self-aligned etching process to form a floating gate.

이로써, 본원발명은 영역별로 폴리실리콘층의 식각 두께가 다르더라도 두께가 얇은 부분에서 폴리실리콘층의 과도 식각이 진행되는 것을 방지하여 게이트 라인이 얇아지는 것을 방지함과 동시에 금속층으로부터 발생되는 휘발성 물질에 의한 구조변형과 금속 오염원에 의한 장비 오염 및 소자 특성 열화를 방지할 수 있다.
Accordingly, the present invention prevents the excessive etching of the polysilicon layer in the thin portion even if the etching thickness of the polysilicon layer is different for each region, thereby preventing the gate line from thinning and at the same time, the volatile material generated from the metal layer. It is possible to prevent equipment contamination and deterioration of device characteristics caused by structural deformation and metal contamination sources.

플래시 메모리, 폴리실리콘층, 과도 식각, 게이트 라인Flash Memory, Polysilicon Layer, Transient Etch, Gate Line

Description

난드 플래시 메모리 소자의 제조 방법{Method of manufacturing a nand flash memory device} Method of manufacturing a nand flash memory device             

도 1은 일반적은 난드 플래시 메모리 어레이의 레이 아웃도이다. 1 is a layout view of a typical NAND flash memory array.

도 2a 내지 도 2c는 종래 기술에 따른 난드 플래시 메모리 소자의 제조 방법을 설명하기 위한 소자의 단면도들이다.2A through 2C are cross-sectional views of devices for describing a method of manufacturing a NAND flash memory device according to the prior art.

도 3a 내지 도 3e는 본 발명의 실시예에 따른 난드 플래시 메모리 소자의 제조 방법을 설명하기 위한 소자의 단면도들이다.
3A to 3E are cross-sectional views of devices for describing a method of manufacturing a NAND flash memory device according to an embodiment of the present invention.

<도면의 주요 부분에 대한 부호의 설명><Description of the symbols for the main parts of the drawings>

101, 301 : 반도체 기판 102, 302 : 소자 분리막101, 301: semiconductor substrate 102, 302: device isolation film

103, 303 : 터널 산화막 104, 304 : 제1 폴리실리콘층103, 303: tunnel oxide film 104, 304: first polysilicon layer

105, 305 : 제2 폴리실리콘층 106, 306 : 플로팅 게이트105, 305: second polysilicon layer 106, 306: floating gate

107, 307 : 유전체막 108, 308 : 제3 폴리실리콘층107, 307: dielectric film 108, 308: third polysilicon layer

108a, 308a : 제3 폴리실리콘층 하부108a, 308a: lower third polysilicon layer

109, 309 : 금속층 110, 310 : 콘트롤 게이트109, 309: metal layer 110, 310: control gate

111, 311 : 하드 마스크 312 : 소오스/드레인 111, 311: hard mask 312: source / drain                 

313 : 차단막
313: blocking film

본 발명은 난드 플래시 메모리 소자의 제조 방법에 관한 것으로, 특히 플로팅 게이트와 콘트롤 게이트를 형성하기 위한 식각 공정 시 게이트 라인의 선폭이 좁아지는 것을 방지하기 위한 난드 플래시 메모리 소자의 제조 방법에 관한 것이다.
The present invention relates to a method of manufacturing a NAND flash memory device, and more particularly, to a method of manufacturing a NAND flash memory device for preventing a line width of a gate line from being narrowed during an etching process for forming a floating gate and a control gate.

디자인 룰이 70nm급 이하인 난드 플래시 소자의 경우, 게이트 라인의 저항을 감소시키기 위하여 게이트 구조에 텅스텐과 같은 고전도성 물질을 도입하게 된다. 이와 같이 금속물질을 사용할 경우, 후속 증착 공정이나 열공정 시 금속의 높은 산화성 및 높은 휘발성 물질로 인하여 구조적으로 문제가 발생되거나 장비가 오염되는 문제점이 발생된다. 뿐만 아니라, 디자인 룰의 급격한 감소와 리소그래피 공정의 현상 한계로 인하여 게이트 선폭을 적절하게 조절하기 어려운 문제점이 있다. In the case of a NAND flash device having a design rule of 70 nm or less, a highly conductive material such as tungsten is introduced into the gate structure to reduce the resistance of the gate line. As such, when the metal material is used, structural problems may occur or equipment may be contaminated due to the high oxidative property and the high volatile material of the metal during the subsequent deposition process or the thermal process. In addition, there is a problem that it is difficult to properly adjust the gate line width due to the drastic reduction of design rules and development limitations of the lithography process.

도면을 참조하여, 상기의 문제점을 보다 상세하게 설명하면 다음과 같다. Referring to the drawings, the above problem will be described in more detail.

도 1은 일반적은 난드 플래시 메모리 어레이의 레이 아웃도이다. 1 is a layout view of a typical NAND flash memory array.

도 2a 내지 도 2c는 종래 기술에 따른 난드 플래시 메모리 소자의 제조 방법을 설명하기 위한 소자의 단면도들이다. 2A through 2C are cross-sectional views of devices for describing a method of manufacturing a NAND flash memory device according to the prior art.                         

도 1 및 도 2a를 참조하면, 반도체 기판(101)의 소자 분리 영역에는 트렌치형 소자 분리막(102)을 형성하고, 활성 영역 상에는 제1 및 제2 폴리실리콘층(104 및 105)으로 이루어진 플로팅 게이트(106)를 형성한다. 여기서, 제1 폴리실리콘층(104)은 소자 분리막(102)의 돌출부에 의해 각각 격리된다. 그리고, 제2 폴리실리콘층(105)은 가장자리가 소자 분리막(102)과 일부 중첩되도록 형성된다. 이는 플로팅 게이트(106)의 커플링 비를 증가시키기 위한 것으로, 이러한 구조로 형성하는 것은 널리 공지된 기술이므로 상세한 설명은 생략하기로 한다. 1 and 2A, a trench type isolation layer 102 is formed in an isolation region of a semiconductor substrate 101, and a floating gate including first and second polysilicon layers 104 and 105 is formed on an active region. Form 106. Here, the first polysilicon layer 104 is isolated by the protrusions of the device isolation layer 102. The second polysilicon layer 105 is formed such that an edge thereof partially overlaps the device isolation layer 102. This is to increase the coupling ratio of the floating gate 106, and since the formation of such a structure is a well known technique, a detailed description thereof will be omitted.

이어서, 제2 폴리실리콘층(105)을 포함한 전체 구조 상에 유전체막(107), 콘트롤 게이트용 제3 폴리실리콘층(108) 및 금속층(109)을 순차적으로 형성한다. 그리고, 금속층(109) 상에는 워드 라인 패턴이 정의된 하드 마스크(111)를 형성한다. Subsequently, the dielectric film 107, the third polysilicon layer 108 for the control gate, and the metal layer 109 are sequentially formed on the entire structure including the second polysilicon layer 105. The hard mask 111 in which a word line pattern is defined is formed on the metal layer 109.

여기서, 금속층(109)은 텅스텐이나 실리사이드층으로 형성할 수 있으며, 텅스텐으로 형성하는 것이 바람직하다.Here, the metal layer 109 may be formed of tungsten or silicide layer, preferably formed of tungsten.

도 1 및 도 2b를 참조하면, 하드 마스크(111)를 식각 마스크로 사용하는 식각 공정으로 금속층(109) 및 제3 폴리실리콘층(108)을 순차적으로 식각하여 워드라인 방향으로 패터닝한다. 금속층(109) 및 제3 폴리실리콘층(108)이 패터닝되면서 하부의 유전체막(107)이 일부 노출된다. 이로써, 금속층(109) 및 제3 폴리실리콘층(108)으로 이루어진 콘트롤 게이트(110)가 형성된다. 1 and 2B, the metal layer 109 and the third polysilicon layer 108 are sequentially etched and patterned in the word line direction by an etching process using the hard mask 111 as an etching mask. As the metal layer 109 and the third polysilicon layer 108 are patterned, the lower dielectric layer 107 is partially exposed. As a result, the control gate 110 including the metal layer 109 and the third polysilicon layer 108 is formed.

도 1 및 도 2c를 참조하면, 하드 마스크(111)를 이용한 자기 정렬 식각 방식으로 유전체막(107), 제2 폴리실리콘층(104) 및 제1 폴리실리콘층(103)을 순차적으로 식각한다. 이로써, 제1 폴리실리콘층(104) 및 제2 폴리실리콘층(105)으로 이루 어진 플로팅 게이트(106)가 형성되면서 플래시 메모리 셀이 형성된다.
1 and 2C, the dielectric layer 107, the second polysilicon layer 104, and the first polysilicon layer 103 are sequentially etched by a self-aligned etching method using the hard mask 111. As a result, the floating gate 106 including the first polysilicon layer 104 and the second polysilicon layer 105 is formed, thereby forming a flash memory cell.

상기의 공정 단계를 살펴보면, 도 2b에서 제3 폴리실리콘층(108)이 식각되는 두께가 영역별로 상이한 것을 알 수 있다. 즉, C-C' 방향의 도면을 참조하면, 제2 폴리실리콘층(105) 사이의 영역에서는 제3 폴리실리콘층(108)이 두껍게 형성되고, 제2 폴리실리콘층(105) 상부에서는 제3 폴리실리콘층(108)이 얇게 형성된다. 이로 인해, 제2 폴리실리콘층(105) 사이의 제3 폴리실리콘층(108) 두께를 기준으로 제3 폴리실리콘층(108)의 식각 공정을 진행해야 한다. 이 때문에, 제2 폴리실리콘층(105) 상부에서는 제3 폴리실리콘층(108)이 과도하게 식각되면서, 제3 폴리실리콘층(108)의 하부(108a)가 얇아지는 현상이 발생된다. Looking at the process step, it can be seen that the thickness of the third polysilicon layer 108 is etched in each region in FIG. 2B. That is, referring to the drawing in the CC ′ direction, the third polysilicon layer 108 is thickly formed in the region between the second polysilicon layers 105, and the third polysilicon is formed on the second polysilicon layer 105. Layer 108 is thinly formed. Therefore, the etching process of the third polysilicon layer 108 should be performed based on the thickness of the third polysilicon layer 108 between the second polysilicon layers 105. For this reason, while the third polysilicon layer 108 is excessively etched on the second polysilicon layer 105, a phenomenon that the lower portion 108a of the third polysilicon layer 108 is thinned occurs.

이렇게 제3 폴리실리콘층(108)의 하부(108a)가 얇아지면, 그 하부층인 제2 폴리실리콘층(105) 및 제1 폴리실리콘층(104)도 좁은 폭으로 식각된다. 이로 인해 프로그램 스피드를 저하시키는 ONO 스마일링이 유발되면서 소자의 전기적 특성에 심각한 영향을 미치게 된다. When the lower portion 108a of the third polysilicon layer 108 is thin in this manner, the second polysilicon layer 105 and the first polysilicon layer 104, which are lower layers thereof, are also etched in a narrow width. This causes ONO smiling, which slows down program speed, and seriously affects the device's electrical characteristics.

또한, 후속 열공정이나 증착 공정 시 금속층에 포함된 금속의 높은 산화성 및 높은 휘발성으로 인하여 구조가 변형되거나 장비가 오염되는 문제점이 발생될 수 있다.
In addition, there may be a problem that the structure is deformed or the equipment is contaminated due to the high oxidation and high volatility of the metal contained in the metal layer during the subsequent thermal process or deposition process.

이에 대하여, 본 발명이 제시하는 난드 플래시 메모리 소자의 제조 방법은 콘트롤 게이트를 형성하기 위하여 금속층을 패터닝하고 폴리실리콘층 패터닝 시 폴리실리콘층이 얇게 형성된 영역(예를 들면, 플로팅 게이트 상부)에서만 폴리실리콘층이 완전히 게이트 라인 패턴으로 패터닝되도록 폴리실리콘층을 식각한다. 이후, 금속층과 폴리실리콘층의 측벽에 차단막을 형성한 상태에서 폴리실리콘층을 식각 공정으로 완전히 패터닝하여 콘트롤 게이트를 형성하고, 하부층도 자기 정렬 식각 공정으로 식각하여 플로팅 게이트를 형성한다. In contrast, in the method of manufacturing a NAND flash memory device according to the present invention, a polysilicon is formed only in a region in which a polysilicon layer is thinned (for example, an upper part of a floating gate) when the metal layer is patterned to form a control gate and the polysilicon layer is patterned. The polysilicon layer is etched so that the layer is fully patterned into the gate line pattern. Subsequently, in the state where the barrier layer is formed on the sidewalls of the metal layer and the polysilicon layer, the polysilicon layer is completely patterned by an etching process to form a control gate, and the lower layer is also etched by a self-aligned etching process to form a floating gate.

이로써, 본원발명은 영역별로 폴리실리콘층의 식각 두께가 다르더라도 두께가 얇은 부분에서 폴리실리콘층의 과도 식각이 진행되는 것을 방지하여 게이트 라인이 얇아지는 것을 방지함과 동시에 금속층으로부터 발생되는 휘발성 물질에 의한 구조변형과 금속 오염원에 의한 장비 오염 및 소자 특성 열화를 방지할 수 있다.
Accordingly, the present invention prevents the excessive etching of the polysilicon layer in the thin portion even if the etching thickness of the polysilicon layer is different for each region, thereby preventing the gate line from thinning and at the same time, the volatile material generated from the metal layer. It is possible to prevent equipment contamination and deterioration of device characteristics caused by structural deformation and metal contamination sources.

본 발명의 실시예에 따른 난드 플래시 메모리 소자의 제조 방법은 반도체 기판의 소자 분리 영역에는 소자 분리막을 형성하고, 활성 영역에는 터널 산화막 및 플로팅 게이트용 폴리실리콘층을 형성하는 단계와, 플로팅 게이트용 폴리실리콘층을 포함한 전체 구조 상에 유전체막, 콘트롤 게이트용 폴리실리콘층 및 금속층을 순차적으로 형성하는 단계와, 금속층을 게이트 라인 패턴으로 식각하는 단계와, 콘트롤 게이트용 폴리실리콘층을 게이트 라인의 형태로 패터닝하되 플로팅 게이트용 폴리실리콘층 상부에서만 먼저 패터닝이 될 수 있도록 콘트롤 게이트용 폴리실리콘층을 소정의 두께만큼 1차 식각하는 단계와, 콘트롤 게이트용 폴리실리콘층의 측벽 식각을 방지하기 위한 차단막을 형성하는 단계와, 콘트롤 게이트용 폴리실리콘층을 2차 식각하여 게이트 라인 패턴으로 형성하는 단계, 유전체막 및 플로팅 게이트용 폴리실리콘층을 패터닝하는 단계, 및 활성 영역에 소오스/드레인을 형성하는 단계를 포함한다. In the method of manufacturing a NAND flash memory device according to an embodiment of the present invention, a device isolation layer is formed in an isolation region of a semiconductor substrate, a tunnel oxide film and a polysilicon layer for floating gate are formed in an active region, and a floating gate poly Sequentially forming a dielectric film, a control gate polysilicon layer and a metal layer on the entire structure including the silicon layer, etching the metal layer in a gate line pattern, and forming the control gate polysilicon layer in the form of a gate line. First etching the control gate polysilicon layer by a predetermined thickness so as to be patterned, but only above the floating gate polysilicon layer, and forming a barrier layer for preventing sidewall etching of the control gate polysilicon layer And etching secondly the polysilicon layer for the control gate. A step of forming a gate line pattern, patterning the dielectric film and the polysilicon layer for the floating gate, and an active region and forming a source / drain.

상기에서, 플로팅 게이트용 폴리실리콘층은 반도체 기판보다 높게 돌출된 소자 분리막의 돌출부에 의해 격리되는 제1 폴리실리콘층과, 제1 폴리실리콘층 상에 형성되며 가장자리가 소자 분리막의 가장자리와 중첩되는 제2 폴리실리콘층으로 이루어진다. In the above description, the floating silicon polysilicon layer is formed of a first polysilicon layer isolated by a protrusion of a device isolation layer protruding higher than a semiconductor substrate, and a first polysilicon layer formed on the first polysilicon layer and having an edge overlapping an edge of the device isolation layer. It consists of 2 polysilicon layers.

금속층은 금속층 또는 실리사이드층으로 형성할 수 있으며, 금속층이 텅스텐 또는 코발트 실리사이드로 형성할 수도 있다. The metal layer may be formed of a metal layer or silicide layer, and the metal layer may be formed of tungsten or cobalt silicide.

콘트롤 게이트용 폴리실리콘층의 1차 식각은 플로팅 게이트용 폴리실리콘층 상부에서만 콘트롤 게이트용 폴리실리콘층이 완전히 패터닝되도록 콘트롤 게이트용 폴리실리콘층을 식각하며, 100Å 내지 1000Å의 두께만큼 식각할 수 있다. The primary etching of the control gate polysilicon layer may etch the control gate polysilicon layer so that the control gate polysilicon layer is completely patterned only on the floating gate polysilicon layer, and may be etched by a thickness of 100 μs to 1000 μs.

차단막은 산화물, 질화물 또는 산화질화물 중 어느 하나로 형성할 수 있다. The blocking film may be formed of any one of oxide, nitride or oxynitride.

콘트롤 게이트용 폴리실리콘층의 2차 식각 공정은 플라즈마를 이용한 식각 공정으로 진행할 수 있다. 이때, 2차 식각 공정 시 콘트롤 게이트용 폴리실리콘층의 측벽 식각을 억제하기 위하여 플라즈마에 N2를 첨가하거나, 플라즈마 안정화 또는 폴리머 제거 능력을 개선하기 위하여 플라즈마에 He를 첨가할 수 있다. The secondary etching process of the polysilicon layer for the control gate may be performed by an etching process using plasma. In this case, N 2 may be added to the plasma to suppress sidewall etching of the polysilicon layer for the control gate during the secondary etching process, or He may be added to the plasma to improve plasma stabilization or polymer removal ability.

콘트롤 게이트용 폴리실리콘층의 2차 식각 공정 시 HBr 가스를 주 식각 가스 로 사용하며, 식각 선택비를 조절하기 위하여 O2를 첨가할 수 있다.
In the secondary etching process of the control gate polysilicon layer, HBr gas is used as the main etching gas, and O 2 may be added to control the etching selectivity.

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 본 발명의 범위가 다음에 상술하는 실시예에 한정되는 것은 아니다. 단지 본 실시예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명의 범위는 본원의 특허 청구 범위에 의해서 이해되어야 한다. Hereinafter, with reference to the accompanying drawings will be described a preferred embodiment of the present invention. However, the present invention is not limited to the embodiments disclosed below, but may be implemented in various forms, and the scope of the present invention is not limited to the embodiments described below. Only this embodiment is provided to complete the disclosure of the present invention and to fully inform those skilled in the art, the scope of the present invention should be understood by the claims of the present application.

한편, 어떤 막이 다른 막 또는 반도체 기판의 '상'에 있다라고 기재되는 경우에 상기 어떤 막은 상기 다른 막 또는 반도체 기판에 직접 접촉하여 존재할 수 있고, 또는 그 사이에 제3의 막이 개재되어질 수도 있다. 또한 도면에서 각 층의 두께나 크기는 설명의 편의 및 명확성을 위하여 과장되었다. 도면 상에서 동일 부호는 동일한 요소를 지칭한다.On the other hand, when a film is described as being "on" another film or semiconductor substrate, the film may exist in direct contact with the other film or semiconductor substrate, or a third film may be interposed therebetween. In the drawings, the thickness or size of each layer is exaggerated for clarity and convenience of explanation. Like numbers refer to like elements on the drawings.

도 3a 내지 도 3e는 본 발명의 실시예에 따른 난드 플래시 메모리 소자의 제조 방법을 설명하기 위한 소자의 단면도들이다.3A to 3E are cross-sectional views of devices for describing a method of manufacturing a NAND flash memory device according to an embodiment of the present invention.

도 1 및 도 3a를 참조하면, 반도체 기판(301)의 소자 분리 영역에는 트렌치형 소자 분리막(302)을 형성하고, 활성 영역 상에는 제1 및 제2 폴리실리콘층(304 및 105)으로 이루어진 플로팅 게이트(306)를 형성한다. 여기서, 제1 폴리실리콘층(304)은 소자 분리막(302)의 돌출부에 의해 각각 격리된다. 그리고, 제2 폴리실리 콘층(305)은 가장자리가 소자 분리막(302)과 일부 중첩되도록 형성된다. 이는 플로팅 게이트(306)의 커플링 비를 증가시키기 위한 것으로, 이러한 구조로 형성하는 것은 널리 공지된 기술이므로 상세한 설명은 생략하기로 한다. 1 and 3A, a trench type isolation layer 302 is formed in an isolation region of a semiconductor substrate 301, and a floating gate including first and second polysilicon layers 304 and 105 is formed on an active region. 306 is formed. Here, the first polysilicon layers 304 are separated from each other by the protrusions of the device isolation layer 302. The second polysilicon layer 305 is formed such that an edge thereof partially overlaps the device isolation layer 302. This is to increase the coupling ratio of the floating gate 306. Since the formation of such a structure is a well known technique, a detailed description thereof will be omitted.

이어서, 제2 폴리실리콘층(305)을 포함한 전체 구조 상에 유전체막(307), 콘트롤 게이트용 제3 폴리실리콘층(308) 및 금속층(309)을 순차적으로 형성한다. 그리고, 금속층(309) 상에는 워드 라인 패턴이 정의된 하드 마스크(311)를 형성한다. Subsequently, the dielectric film 307, the third polysilicon layer 308 for the control gate, and the metal layer 309 are sequentially formed on the entire structure including the second polysilicon layer 305. The hard mask 311 in which a word line pattern is defined is formed on the metal layer 309.

여기서, 금속층(309)은 단일 금속 물질이나 저항이 낮은 실리사이드층으로 형성할 수 있으며, 구체적으로 텅스텐이나 코발트 실리사이드층으로 형성할 수 있다.The metal layer 309 may be formed of a single metal material or a silicide layer having low resistance, and specifically, may be formed of a tungsten or cobalt silicide layer.

도 1 및 도 3b를 참조하면, 하드 마스크(311)를 식각 마스크로 사용하는 식각 공정으로 금속층(309)을 워드라인 방향으로 패터닝한다. 이어서, 제3 폴리실리콘층(308)을 식각하되, 제3 폴리실리콘층(308)을 소정의 두께만큼만 1차 식각한다. 이때, 제3 폴리실리콘층(308)의 식각 두께는 제2 폴리실리콘층(305) 상부의 가장 얇게 형성된 부분의 제3 폴리실리콘층(308) 두께를 고려하여 결정한다. 예를 들면, 제2 폴리실리콘층(305)의 상부에서만 제3 폴리실리콘층(308)이 완전히 패터닝되도록 제3 폴리실리콘층(308)을 소정의 두께만큼만 식각한다. 1 and 3B, the metal layer 309 is patterned in the word line direction by an etching process using the hard mask 311 as an etching mask. Subsequently, the third polysilicon layer 308 is etched, but the third polysilicon layer 308 is first etched only by a predetermined thickness. In this case, the etching thickness of the third polysilicon layer 308 is determined in consideration of the thickness of the third polysilicon layer 308 of the thinnest portion formed on the second polysilicon layer 305. For example, the third polysilicon layer 308 is etched only by a predetermined thickness so that the third polysilicon layer 308 is completely patterned only on the second polysilicon layer 305.

도 1 및 도 3c를 참조하면, 제3 폴리실리콘층(308) 및 금속층(309)의 노출된 측벽을 포함한 전체 구조 상부에 차단막(313)을 형성한다. 차단막(313)은 제3 폴리실리콘층(308)의 완전한 패터닝을 위하여 제3 폴리실리콘층(308)을 추가로 식각하는 과정에서 얇은 두께로 형성된 영역의 제3 폴리실리콘층(308)에 과도 식각이 발 생되는 것을 방지하기 위하여 형성된다. 또한, 차단막(313)은 금속층(309)의 노출을 차단하여 후속 열공정 시 금속층(309)이 산화되거나 금속층(309)으로부터 휘발성 물질이 방출되는 차단하는 역할도 한다. 1 and 3C, a barrier layer 313 is formed over the entire structure including exposed sidewalls of the third polysilicon layer 308 and the metal layer 309. The barrier layer 313 is excessively etched in the third polysilicon layer 308 having a thin thickness in the process of further etching the third polysilicon layer 308 for complete patterning of the third polysilicon layer 308. It is formed to prevent this from occurring. In addition, the blocking layer 313 may block exposure of the metal layer 309 to block oxidation of the metal layer 309 or release of volatile material from the metal layer 309 in a subsequent thermal process.

즉, 차단막(313)은 후속 공정에 영향을 받아 패턴에 변형이 생기는 것을 방지하기 위하여 형성된다. That is, the blocking film 313 is formed to prevent deformation of the pattern due to the subsequent process.

이러한 차단막(313)은 산화물, 질화물 또는 산화질화물로 형성할 수 있으며, 5Å 내지 200Å의 얇은 두께로 형성하는 것이 바람직하다. The blocking film 313 may be formed of an oxide, a nitride, or an oxynitride, and may be formed to have a thin thickness of about 5 μs to about 200 μs.

도 1 및 도 3d를 참조하면, 제3 폴리실리콘층(308)이 완전히 패터닝되도록 제3 폴리실리콘층(308)을 추가로 식각한다. 이로써, 금속층(309) 및 제3 폴리실리콘층(308)으로 이루어진 콘트롤 게이트(310)가 형성된다. 제3 폴리실리콘층(308)이 완전히 패터닝되면서 하부의 유전체막(307)의 일부가 노출된다. 그리고, 제3 폴리실리콘층(308)이 추가로 식각되면서 차단막(313)은 기판 상에 형성된 패턴들의 측벽에만 잔류된다. 1 and 3D, the third polysilicon layer 308 is further etched to completely pattern the third polysilicon layer 308. As a result, the control gate 310 including the metal layer 309 and the third polysilicon layer 308 is formed. A portion of the lower dielectric layer 307 is exposed while the third polysilicon layer 308 is completely patterned. As the third polysilicon layer 308 is further etched, the blocking layer 313 remains only on sidewalls of the patterns formed on the substrate.

여기서, 제3 폴리실리콘층(308)의 식각 공정은 차단막(313)을 형성한 후 동일 챔버 내에서 시간의 지연없이 진공 상태를 유지하면서 인-시투(In-situ) 방식으로 진행할 수 있다. 폴리실리콘은 여러 가지 방법으로 식각될 수 있으며, 이러한 기술들은 이미 널리 공지된 기술이므로 구체적인 설명은 생략하기로 한다. Here, the etching process of the third polysilicon layer 308 may be performed in-situ while maintaining the vacuum state without time delay in the same chamber after forming the blocking layer 313. Polysilicon may be etched in a number of ways, and these techniques are already well known, and thus detailed descriptions thereof will be omitted.

한편, 제2 폴리실리콘층(305) 사이에 두껍게 형성된 제3 폴리실리콘층(308)을 식각하는 동안 제2 폴리실리콘층(305) 상에 얇게 형성된 제3 폴리실리콘층(308)의 측벽에 식각 영향을 받게 된다. 즉, 제3 폴리실리콘층(308)의 측벽에 차단막 (313)이 형성되더라도 제3 폴리실리콘층(308)의 두꺼운 부분을 기준으로 추가 식각 공정이 진행되기 때문에, 패터닝이 완료된 제2 폴리실리콘층(305) 상부의 제3 폴리실리콘층(308)의 측벽에는 과도 식각에 대한 영향을 받게 된다. Meanwhile, while the third polysilicon layer 308 thickly formed between the second polysilicon layers 305 is etched, it is etched on the sidewall of the third polysilicon layer 308 thinly formed on the second polysilicon layer 305. Will be affected. That is, even if the blocking film 313 is formed on the sidewall of the third polysilicon layer 308, since the additional etching process is performed based on the thick portion of the third polysilicon layer 308, the patterned second polysilicon layer is completed. The sidewalls of the third polysilicon layer 308 on the upper portion 305 may be affected by the excessive etching.

이를 최소화하기 위하여 제3 폴리실리콘층(308)의 추가 식각 시 플라즈마 가스에 N2를 첨가할 수 있다. 그리고, 제3 폴리실리콘층(308) 식각 시 식각 균일도를 증가시키거나 플라즈마 안정화 또는 폴리머 제거 능력을 개선하기 위하여 플라즈마 가스에 He을 첨가할 수도 있다. 이렇게 플라즈마를 이용하여 제3 폴리실리콘층(308)을 식각하는 경우, 제3 폴리실리콘층(308)의 식각 공정은 ICP(Inductively Coupled Plasma) 타입, ECR(Electron Cyclotron Resonance) 타입, 마이크로 웨이브(Microwave) 타입, 및 CCP(Capacitively Coupled Plasma) 타입이 장비 중 어느 하나의 장비에서 실시할 수 있다. In order to minimize this, N 2 may be added to the plasma gas during additional etching of the third polysilicon layer 308. In addition, He may be added to the plasma gas in order to increase the etching uniformity or to improve the plasma stabilization or polymer removal ability when the third polysilicon layer 308 is etched. When the third polysilicon layer 308 is etched using plasma as described above, the etching process of the third polysilicon layer 308 may be an inductively coupled plasma (ICP) type, an electron cyclotron resonance (ECR) type, or a microwave. ) And CCP (Capacitively Coupled Plasma) types may be implemented in any one of the equipment.

만일, 제3 폴리실리콘층(308) 식각 시 주 식각 가스로 HBr을 사용한다면, 절연막과 폴리실리콘간의 식각 선택비를 조절하기 위하여 O2를 첨가할 수 있다. If HBr is used as the main etching gas when the third polysilicon layer 308 is etched, O 2 may be added to control the etching selectivity between the insulating layer and the polysilicon.

도 1 및 도 3e를 참조하면, 하드 마스크(311)를 이용한 자기 정렬 식각 방식으로 유전체막(307), 제2 폴리실리콘층(304) 및 제1 폴리실리콘층(303)을 순차적으로 식각한다. 이로써, 제1 폴리실리콘층(304) 및 제2 폴리실리콘층(305)으로 이루어진 플로팅 게이트(306)가 형성된다. 1 and 3E, the dielectric layer 307, the second polysilicon layer 304, and the first polysilicon layer 303 are sequentially etched by a self-aligned etching method using the hard mask 311. As a result, the floating gate 306 formed of the first polysilicon layer 304 and the second polysilicon layer 305 is formed.

이어서, 이온주입 공정으로 소오스/드레인(312)을 형성한다. 이로써, 플래시 메모리 셀이 형성된다.
Subsequently, the source / drain 312 is formed by an ion implantation process. As a result, a flash memory cell is formed.

상술한 바와 같이, 본 발명은 콘트롤 게이트를 형성하기 위하여 금속층과 폴리실리콘층 식각 시 폴리실리콘층이 가장 얇은 영역(예를 들면, 플로팅 게이트용 폴리실리콘층 상부)에서만 완전히 패터닝되도록 폴리실리콘층을 소정의 두께만큼만 식각 한 후, 금속층과 폴리실리콘층의 측벽에 차단막을 형성한 상태에서 폴리실리콘층을 식각 공정으로 완전히 패터닝하여 콘트롤 게이트를 형성하고, 하부층도 자기 정렬 식각 공정으로 식각하여 플로팅 게이트를 형성함으로써, 영역별로 폴리실리콘층의 식각 두께가 다르더라도 두께가 얇은 부분에서 폴리실리콘층의 과도 식각이 진행되는 것을 방지하여 게이트 라인이 얇아지는 것을 방지함과 동시에 금속층으로부터 발생되는 휘발성 물질에 의한 구조변형과 금속 오염원에 의한 장비 오염 및 소자 특성 열화를 방지할 수 있다.As described above, the present invention provides a polysilicon layer such that the polysilicon layer is completely patterned only in the region where the polysilicon layer is the thinnest (for example, the upper part of the polysilicon layer for floating gate) during etching of the metal layer and the polysilicon layer to form the control gate. After etching only the thickness of, the control layer is formed by completely patterning the polysilicon layer by the etching process with the barrier film formed on the sidewalls of the metal layer and the polysilicon layer, and the lower layer is also etched by the self-aligned etching process to form the floating gate. Therefore, even though the etching thickness of the polysilicon layer is different for each region, the excessive etching of the polysilicon layer is prevented from proceeding in the thin portion, thereby preventing the gate line from thinning and structural deformation caused by the volatile material generated from the metal layer. Equipment Contamination and Device Characteristics by Thermal and Metal Pollutants You can prevent anger.

Claims (11)

반도체 기판의 소자 분리 영역에는 소자 분리막을 형성하고, 활성 영역에는 터널 산화막 및 플로팅 게이트용 폴리실리콘층을 형성하는 단계;Forming a device isolation film in the device isolation region of the semiconductor substrate, and forming a tunnel oxide film and a polysilicon layer for the floating gate in the active region; 상기 플로팅 게이트용 폴리실리콘층을 포함한 전체 구조 상에 유전체막, 콘트롤 게이트용 폴리실리콘층 및 금속층을 순차적으로 형성하는 단계;Sequentially forming a dielectric film, a control gate polysilicon layer, and a metal layer on the entire structure including the floating gate polysilicon layer; 상기 금속층을 게이트 라인 패턴으로 식각하는 단계;Etching the metal layer into a gate line pattern; 상기 콘트롤 게이트용 폴리실리콘층을 게이트 라인의 형태로 패터닝하되 상기 플로팅 게이트용 폴리실리콘층 상부에서만 먼저 패터닝이 될 수 있도록 상기 콘트롤 게이트용 폴리실리콘층을 소정의 두께만큼 1차 식각하는 단계;Patterning the polysilicon layer for the control gate in the form of a gate line, but firstly etching the control gate polysilicon layer by a predetermined thickness so that the polysilicon layer may be patterned first only on the floating silicon polysilicon layer; 상기 콘트롤 게이트용 폴리실리콘층의 측벽 식각을 방지하기 위한 차단막을 형성하는 단계;Forming a blocking layer for preventing sidewall etching of the polysilicon layer for the control gate; 상기 콘트롤 게이트용 폴리실리콘층을 2차 식각하여 상기 게이트 라인 패턴으로 형성하는 단계;Second etching the polysilicon layer for the control gate to form the gate line pattern; 상기 유전체막 및 상기 플로팅 게이트용 폴리실리콘층을 패터닝하는 단계; 및 Patterning the dielectric film and the polysilicon layer for the floating gate; And 상기 활성 영역에 소오스/드레인을 형성하는 단계를 포함하는 난드 플래시 메모리 소자의 제조 방법.Forming a source / drain in the active region. 제 1 항에 있어서,The method of claim 1, 상기 플로팅 게이트용 폴리실리콘층은 상기 반도체 기판보다 높게 돌출된 상기 소자 분리막의 돌출부에 의해 격리되는 제1 폴리실리콘층과, 상기 제1 폴리실리콘층 상에 형성되며 가장자리가 상기 소자 분리막의 가장자리와 중첩되는 제2 폴리실리콘층으로 이루어진 난드 플래시 메모리 소자의 제조 방법.The floating silicon polysilicon layer is formed on the first polysilicon layer and is separated by the protrusion of the device isolation layer protruding higher than the semiconductor substrate, and the edge overlaps the edge of the device isolation layer. A method of manufacturing a NAND flash memory device comprising a second polysilicon layer. 제 1 항에 있어서, The method of claim 1, 상기 금속층이 금속층 또는 실리사이드층으로 이루어진 난드 플래시 메모리 소자의 제조 방법.And a metal layer or a silicide layer. 제 1 항에 있어서,The method of claim 1, 상기 금속층이 텅스텐 또는 코발트 실리사이드로 이루어진 난드 플래시 메모리 소자의 제조 방법.And a metal layer made of tungsten or cobalt silicide. 제 1 항에 있어서,The method of claim 1, 상기 콘트롤 게이트용 폴리실리콘층의 1차 식각은 상기 플로팅 게이트용 폴리실리콘층 상부에서만 상기 콘트롤 게이트용 폴리실리콘층이 완전히 패터닝되도록 상기 콘트롤 게이트용 폴리실리콘층을 식각하는 난드 플래시 메모리 소자의 제조 방법.And a first etching of the control gate polysilicon layer to etch the control silicon polysilicon layer so that the control gate polysilicon layer is completely patterned only on the floating gate polysilicon layer. 제 1 항 또는 제 5 항에 있어서,The method according to claim 1 or 5, 상기 콘트롤 게이트용 폴리실리콘층의 1차 식각 시 상기 콘트롤 게이트용 폴리실리콘층을 100Å 내지 1000Å의 두께만큼 식각하는 난드 플래시 메모리 소자의 제조 방법.And etching the control gate polysilicon layer by a thickness of 100 μs to 1000 μs during the first etching of the control gate polysilicon layer. 제 1 항에 있어서,The method of claim 1, 상기 차단막은 산화물, 질화물 또는 산화질화물 중 어느 하나로 형성되는 난드 플래시 메모리 소자의 제조 방법.The blocking film is formed of any one of an oxide, nitride or oxynitride. 제 1 항에 있어서,The method of claim 1, 상기 콘트롤 게이트용 폴리실리콘층의 2차 식각 공정은 플라즈마를 이용한 식각 공정으로 진행되는 난드 플래시 메모리 소자의 제조 방법.The second etching process of the polysilicon layer for the control gate is a manufacturing method of the NAND flash memory device which is performed by the etching process using a plasma. 제 8 항에 있어서,The method of claim 8, 상기 콘트롤 게이트용 폴리실리콘층의 2차 식각 공정 시 상기 콘트롤 게이트용 폴리실리콘층의 측벽 식각을 억제하기 위하여 상기 플라즈마에 N2를 첨가하는 난드 플래시 메모리 소자의 제조 방법.And adding N 2 to the plasma to suppress sidewall etching of the control gate polysilicon layer during the second etching process of the control gate polysilicon layer. 제 8 항에 있어서,The method of claim 8, 상기 콘트롤 게이트용 폴리실리콘층의 2차 식각 공정 시 플라즈마 안정화 또는 폴리머 제거 능력을 개선하기 위하여 상기 플라즈마에 He를 첨가하는 난드 플래시 메모리 소자의 제조 방법.And adding He to the plasma in order to improve plasma stabilization or polymer removal capability in the secondary etching process of the control gate polysilicon layer. 제 1 항에 있어서,The method of claim 1, 상기 콘트롤 게이트용 폴리실리콘층의 2차 식각 공정 시 HBr 가스를 주 식각 가스로 사용하며, 식각 선택비를 조절하기 위하여 O2를 첨가하는 난드 플래시 메모리 소자의 제조 방법.The method of manufacturing a NAND flash memory device using HBr gas as the main etching gas in the secondary etching process of the control silicon polysilicon layer, and O 2 is added to adjust the etching selectivity.
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