KR20060027493A - Method for manufacturing multi-gate fin field effect transistor using round-shaped silicon nanowire and structures thereof - Google Patents
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Abstract
본 발명은 전계 효과 트랜지스터 제작 방법 및 그 구조에 관한 것으로, 상세하게는 나노와이어 채널을 갖는 다중 게이트 나노와이어 전계 효과 트랜지스터 제조 방법과 그 제조 방법에 의하여 제작된 다중 게이트 나노와이어 전계 효과 트랜지스터에 관한 것이다.The present invention relates to a method for fabricating a field effect transistor and a structure thereof, and more particularly, to a method for manufacturing a multi-gate nanowire field effect transistor having a nanowire channel and a multi-gate nanowire field effect transistor manufactured by the method. .
본 발명에 따른 다중 게이트 나노와이어 전계 효과 트랜지스터 제조 방법은, (a) 실리콘 기판, 하부절연막, 실리콘 및 하드 마스크(hard mask)를 순차적으로 형성하는 단계; (b) 상기 마스크 패턴을 마스크로 하여 실리콘을 이방 식각하여 채널이 형성될 실리콘 채널과 소스/드레인이 형성될 실리콘 영역의 패턴을 형성하는 단계; (c) 상기 실리콘 채널의 하부를 등방성 플라즈마 식각하여 언더컷을 형성하는 단계; (d) 상기 언더컷이 형성된 실리콘 채널을 수소 어닐링을 통하여 원형 또는 타원형의 단면을 갖는 나노와이어 실리콘 채널을 형성하는 단계; 및 (e) 상기 나노와이어 실리콘 채널 주위에 게이트 유전막을 성장시키고 게이트 물질을 증착한 후, 게이트 영역을 형성하는 단계를 포함하는 것을 특징으로 한다.A method of manufacturing a multi-gate nanowire field effect transistor according to the present invention includes: (a) sequentially forming a silicon substrate, a lower insulating layer, silicon, and a hard mask; (b) anisotropically etching silicon using the mask pattern as a mask to form a pattern of a silicon channel in which a channel is to be formed and a silicon region in which a source / drain is to be formed; (c) isotropic plasma etching the lower portion of the silicon channel to form an undercut; (d) forming a nanowire silicon channel having a circular or elliptical cross section through hydrogen annealing the undercut formed silicon channel; And (e) growing a gate dielectric film around the nanowire silicon channel, depositing a gate material, and then forming a gate region.
전계효과 트랜지스터, 오메가 게이트(Omega Gate), 나노와이어(Nanowire), 삼차원 구조 트랜지스터(Three-Dimensional Structure Transistor), 단채널 효과(Short-Channel Effects), 수소 어닐링(Hydrogen annealing), 원형 채널(round-shaped channel)Field Effect Transistors, Omega Gates, Nanowires, Three-Dimensional Structure Transistors, Short-Channel Effects, Hydrogen Annealing, Round-Channel shaped channel)
Description
도 1은 종래 기술에 따른 게이트를 핀 양쪽에 형성하는 방법에 의한 핀 전계 효과 트랜지스터 제작 방법을 순차적으로 도시한 공정 투시도이다.1 is a process perspective view sequentially illustrating a method for fabricating a fin field effect transistor by a method of forming gates on both sides of a fin according to the prior art.
도 2a는 종래 기술에 따른 게이트가 오메가 형태로 실리콘 채널을 감싸고 있는 전계 효과 트랜지스터를 제작하는 방법을 도시한 공정 투시도이다.2A is a process perspective view illustrating a method of fabricating a field effect transistor in which a gate surrounds a silicon channel in an omega form according to the prior art.
도 2b는 도 2a에 도시된 제작 방법에 의해 제작된 소자의 전자 현미경 사진이다.FIG. 2B is an electron micrograph of the device fabricated by the fabrication method shown in FIG. 2A.
도 3a는 본 발명의 일실시예에 따른 다중 게이트 나노와이어 전계 효과 트랜지스터를 제작하는 방법을 순차적으로 도시한 공정 투시도이다.3A is a process perspective view sequentially illustrating a method of fabricating a multi-gate nanowire field effect transistor according to an embodiment of the present invention.
도 3b는 도 3a에 도시된 제작 방법에 의해 제작된 소자의 a-a'방향으로의 단면을 순차적으로 도시한 단면도이다. 3B is a cross-sectional view sequentially showing a cross section in the a-a 'direction of the device fabricated by the fabrication method shown in FIG. 3A.
도 4a는 본 발명의 다른 실시예에 따른 다중 게이트 나노와이어 전계 효과 트랜지스터를 제작하는 방법을 순차적으로 도시한 공정 투시도이다.4A is a process perspective view sequentially illustrating a method of fabricating a multi-gate nanowire field effect transistor according to another embodiment of the present invention.
도 4b는 도 4a에 도시된 제작 방법에 의해 제작된 소자의 단면도이다.4B is a cross-sectional view of the device fabricated by the fabrication method shown in FIG. 4A.
도 5는 본 발명의 기술적 특징을 설명하기 위해 실리콘을 수소 어닐링한 개 략도 및 전자 현미경 사진이다.5 is a schematic and electron micrograph of hydrogen annealing silicon to illustrate the technical features of the present invention.
*****도면의 주요 부분에 대한 부호의 설명********** Description of the symbols for the main parts of the drawings *****
101, 301, 401: 기판 102, 202, 302, 402: 하부 절연막 101, 301, 401:
103a, 201, 303, 403: 실리콘 104a, 304, 404: 하드 마스크103a, 201, 303, 403:
107, 203, 305, 405: 게이트 303a, 403a: 실리콘 채널107, 203, 305, 405:
본 발명은 전계 효과 트랜지스터 제작 방법 및 그 구조에 관한 것으로, 상세하게는 나노와이어 채널을 갖는 다중 게이트 나노와이어 전계 효과 트랜지스터 제조 방법과 그 제조 방법에 의하여 제작된 다중 게이트 나노와이어 전계 효과 트랜지스터에 관한 것이다.The present invention relates to a method for fabricating a field effect transistor and a structure thereof, and more particularly, to a method for manufacturing a multi-gate nanowire field effect transistor having a nanowire channel and a multi-gate nanowire field effect transistor manufactured by the method. .
현재, 반도체 소자의 가격을 낮추고 성능을 높이기 위해 반도체 소자 크기는 무어의 법칙에 따라 지속적인 축소를 거듭하여 반도체 IC의 고집적을 가능하게 하였다.At present, in order to lower the price and increase the performance of semiconductor devices, semiconductor device sizes have been continuously reduced in accordance with Moore's Law to enable high integration of semiconductor ICs.
그러나, 소자의 채널 길이가 100 nm 이하로 축소됨에 따라 기존의 전계 효과 트랜지스터는 채널의 전위가 게이트뿐만 아니라 드레인에 의해서도 제어되어 소자가 꺼진 상태에서도 소스와 드레인 사이로 누설전류가 크게 흐르는 단채널 효과가 발생하게 된다.However, as the channel length of the device is reduced to 100 nm or less, the conventional field effect transistor has a short channel effect in which leakage current flows largely between the source and the drain even when the device is turned off because the potential of the channel is controlled not only by the gate but also by the drain. Will occur.
이러한 단채널 효과를 줄이기 위하여(게이트 전압의 채널 전위 제어력을 높여 누설전류를 줄이도록) 기판에 수직으로 형성된 실리콘 채널 양쪽에 게이트를 위치시켜 채널을 형성하는 더블 게이트 구조로서, 기존의 SOI(silicon-on-insulator) CMOS(Complementary Metal Oxide Semiconductor) 공정방법을 이용하는 실리콘 박막 전계 효과 트랜지스터 구조가 제안되었다.In order to reduce this short channel effect (to increase the channel potential control of the gate voltage to reduce the leakage current), a double gate structure in which gates are formed on both sides of a silicon channel formed perpendicular to the substrate to form a channel, is a conventional SOI (silicon- A silicon thin film field effect transistor structure using an on-insulator) CMOS (Complementary Metal Oxide Semiconductor) process method has been proposed.
이렇게, 단채널 효과를 개선하고, 더 작은 전계 트랜지스터를 제작하기 위하여 실리콘 채널의 전위를 채널 위에 있는 하나의 게이트 전극으로 제어하는 2차원 구조 대신 채널의 위/아래 또는 양면에 게이트를 위치시켜, 게이트 전압에 의한 채널의 전위 제어 능력을 극대화 시키는 3차원 구조의 이중 게이트 또는 다중 게이트 구조의 트랜지스터가 제안되어 왔으나, 그 제작 공정이 너무 복잡하고, 소자 및 공정 변수들의 조절이 쉽지 않은 문제가 있다.Thus, in order to improve the short channel effect and to manufacture smaller field transistors, gates are placed on the top / bottom or both sides of the channel instead of the two-dimensional structure in which the potential of the silicon channel is controlled by one gate electrode on the channel. Transistors with a double gate or multi-gate structure having a three-dimensional structure for maximizing the potential control capability of the channel by voltage have been proposed, but the manufacturing process is too complicated, and it is difficult to control the device and process variables.
이를 해결하기 위해 기존 SOI 트랜지스터 제작 공정과 아주 유사하면서 제작 공정이 간단한 실리콘 핀을 이용한 FinFET이 제안되었다. 또한, 실리콘 채널 모양이 단순한 직사각형 구조 외에 게이트가 오메가 형태로 실리콘 채널을 감싸고 있는 오메가 핀 전계효과 트랜지스터(omega FinFET) 구조도 개발되었다.To solve this problem, a FinFET using a silicon fin, which is very similar to the existing SOI transistor fabrication process and has a simple fabrication process, has been proposed. In addition to the simple rectangular structure of the silicon channel, an omega FinFET structure in which the gate surrounds the silicon channel in the form of an omega was also developed.
이하, 종래의 기술에 따른 실리콘 박막 전계 효과 트랜지스터 형성 방법을 도면을 참조하여 개략적으로 설명하고 그 문제점을 설명한다. Hereinafter, a method of forming a silicon thin film field effect transistor according to the related art will be schematically described with reference to the accompanying drawings and a problem thereof will be described.
도 1은 종래 기술에 따른 게이트를 핀 양쪽에 형성하는 방법에 의한 핀 전계 효과 트랜지스터 제작 방법을 순차적으로 도시한 공정 투시도이다.1 is a process perspective view sequentially illustrating a method for fabricating a fin field effect transistor by a method of forming gates on both sides of a fin according to the prior art.
도시된 바와 같이, 실리콘으로 구성된 SOI 기판(101), 하부 절연막(102), 하 부 절연박 위의 실리콘(103a) 및 실리콘(103a)위에 하드 마스크(104a)를 형성한다(100A).As shown, a
리소그라피를 이용하여 실리콘 채널 패턴을 형성한다(100B).Lithography is used to form a silicon channel pattern (100B).
산화와 식각을 이용하여 핀 폭을 앞서 얻은 폭 이하로 줄인다(100C).Oxidation and etching are used to reduce the fin width below the previously obtained width (100C).
게이트 유전막과 게이트(107) 물질을 성장시키거나 증착한 후 게이트(107) 영역을 패터닝 하고 이온주입을 통하여 소스/드레인 연장영역을 형성한다(100D).After the gate dielectric layer and the
게이트(107) 측면에 스페이서(108)를 형성한 후 이온주입을 통하여 소스/드레인 영역을 형성한다(100E).A
자기 정렬적 실리사이드(self-aligned silicide)에 의해 전극(109)을 형성하여 핀 전계 효과 트랜지스터를 제작한다(100F).An
이러한 방법에 의한 실리콘 채널 양쪽에 게이트(107)를 형성시키는 방법은 효과적인 게이트 전압의 전위 제어력을 얻기 위해서는 실리콘 채널의 너비가 게이트(107) 선폭 보다 작아야 한다는 단점이 있다.The method of forming the
도 2a는 종래 기술에 따른 게이트가 오메가 형태로 실리콘 채널을 감싸고 있는 전계 효과 트랜지스터를 제작하는 방법을 도시한 공정 투시도이다.2A is a process perspective view illustrating a method of fabricating a field effect transistor in which a gate surrounds a silicon channel in an omega form according to the prior art.
기존의 핀 전계 효과 트랜지스터의 실리콘 채널 제작공정 이다(200A).It is a silicon channel fabrication process of a conventional pin field effect transistor (200A).
실리콘(201) 채널 하단의 하부 절연막(buried oxide; 202)을 식각한다(200B).The lower
게이트(203) 유전막을 성장시키는 방법을 이용하여 오메가 전계 효과 트랜지스터를 제작한다(200C).An omega field effect transistor is fabricated using a method of growing a
도 2b는 도 2a에 도시된 제작 방법에 의해 제작된 소자의 전자 현미경 사진이다.FIG. 2B is an electron micrograph of the device fabricated by the fabrication method shown in FIG. 2A.
도시된 전자 현미경 사진은 오메가 형태로 실리콘 채널을 감싸고 있는 게이트의 TEM(transmission electron microscope) 단면도 사진이다.The electron micrograph shown is a cross-sectional photograph of a transmission electron microscope (TEM) of the gate surrounding the silicon channel in omega form.
본 구조는 산화막을 식각한 이후 게이트 물질을 증착하고 게이트 패터닝을 통해 게이트 영역을 형성하는데, 이때 채널이 형성될 실리콘 채널 하단뿐만 아니라 소스/드레인 영역 아래의 산화막 역시 식각되어 언더컷 모양이 만들어진다. 상기 언더컷 사이로 게이트 물질이 증착되고, 이후 게이트 식각 공정으로 잔여 게이트 물질이 소스/드레인 영역 하단(undercut 부위)에 남게 되어 높은 오버랩 커패시턴스를 갖게 되는 문제가 있다.The structure deposits a gate material after etching the oxide layer and forms a gate region through gate patterning, wherein the oxide layer below the source / drain region as well as the silicon channel where the channel is to be formed is etched to form an undercut shape. A gate material is deposited between the undercuts, and a gate etching process causes the remaining gate material to remain at the bottom of the source / drain region to have a high overlap capacitance.
상기의 문제점을 해결하기 위한 본 발명의 목적은, 수소 어닐링을 통한 에지 라운딩을 함으로써, 게이트 절연막 특성이 개선된 다중 게이트 나노와이어 전계 효과 트랜지스터를 제작하는 방법을 제공하는데 있다.An object of the present invention for solving the above problems is to provide a method for manufacturing a multi-gate nanowire field effect transistor having improved gate insulating film characteristics by performing edge rounding through hydrogen annealing.
또한, 본 발명의 다른 목적은 채널을 둘러싼 게이트 면적이 늘어남으로써, 단채널 효과가 개선된 다중 게이트 나노와이어 전계 효과 트랜지스터를 제작하는 방법을 제공하는 것이다. In addition, another object of the present invention is to provide a method for manufacturing a multi-gate nanowire field effect transistor having an improved short channel effect by increasing the gate area surrounding the channel.
또한, 본 발명의 다른 목적은 상기 다중 게이트 나노와이어 전계 효과 트랜지스터를 이용하여, sub-10nm 이하의 소자 소형화를 구현할 수 있고, 테라비트 이상의 초고집적 메모리 칩 및 60GHz 이상의 초고속 논리회로 칩을 제작하는데 있다.In addition, another object of the present invention is to implement a device miniaturization of sub-10nm or less by using the multi-gate nanowire field effect transistor, and to manufacture an ultra-high density memory chip of terabit or more and an ultra-high speed logic circuit chip of 60GHz or more. .
본 발명에 따른 다중 게이트 나노와이어 전계 효과 트랜지스터 제조 방법은, (a) 실리콘 기판, 하부절연막, 실리콘 및 하드 마스크(hard mask)를 순차적으로 형성하는 단계; (b) 상기 마스크 패턴을 마스크로 하여 실리콘을 이방 식각하여 채널이 형성될 실리콘 채널과 소스/드레인이 형성될 실리콘 영역의 패턴을 형성하는 단계; (c) 상기 실리콘 채널의 하부를 등방성 플라즈마 식각하여 언더컷을 형성하는 단계; (d) 상기 언더컷이 형성된 실리콘 채널을 수소 어닐링을 통하여 원형 또는 타원형의 단면을 갖는 나노와이어 실리콘 채널을 형성하는 단계; 및 (e) 상기 나노와이어 실리콘 채널 주위에 게이트 유전막을 성장시키고 게이트 물질을 증착한 후, 게이트 영역을 형성하는 단계를 포함하는 것을 특징으로 한다.A method of manufacturing a multi-gate nanowire field effect transistor according to the present invention includes: (a) sequentially forming a silicon substrate, a lower insulating layer, silicon, and a hard mask; (b) anisotropically etching silicon using the mask pattern as a mask to form a pattern of a silicon channel in which a channel is to be formed and a silicon region in which a source / drain is to be formed; (c) isotropic plasma etching the lower portion of the silicon channel to form an undercut; (d) forming a nanowire silicon channel having a circular or elliptical cross section through hydrogen annealing the undercut formed silicon channel; And (e) growing a gate dielectric film around the nanowire silicon channel, depositing a gate material, and then forming a gate region.
본 발명에 따른 구성에 의하여, 나노와이어 실리콘 채널은 실리콘 채널의 하부를 식각하여 언더컷을 형성한 후 수소 어닐링을 통해 형성하도록 한다. 이와 같이, 수소 어닐링 공정에 의해 실리콘 채널의 에지가 제거되고, 실리콘 채널을 원형으로 형성하므로 게이트가 채널을 둘러 싼 둘레가 커지게 되고 채널의 너비 또한 증가시킬 수 있다.According to the configuration according to the present invention, the nanowire silicon channel is formed by hydrogen annealing after forming the undercut by etching the lower portion of the silicon channel. As such, the edge of the silicon channel is removed by the hydrogen annealing process, and the silicon channel is formed in a circular shape, so that the circumference of the gate surrounding the channel is increased and the width of the channel can be increased.
또한, 본 발명에 따른 전계 효과 트랜지스터 제조 방법에 있어서, (a) 실리콘 기판, 하부절연막, 실리콘 및 하드 마스크(hard mask)를 순차적으로 형성하는 단계; (b) 상기 마스크 패턴을 마스크로 하여 실리콘을 이방 식각하여 채널이 형성될 실리콘 채널과 소스/드레인이 형성될 실리콘 영역의 패턴을 형성하는 단계; (c) 상기 실리콘 채널을 수소 어닐링을 통하여 원형 또는 타원형의 단면을 갖는 나노와 이어 실리콘 채널을 형성하는 단계; 및 (d) 상기 나노와이어 실리콘 채널 주위에 게이트 유전막을 성장시키고 게이트 물질을 증착한 후, 게이트 영역을 형성하는 단계를 포함하는 것을 특징으로 한다.In addition, the method of manufacturing a field effect transistor according to the present invention comprises the steps of: (a) sequentially forming a silicon substrate, a lower insulating film, silicon and a hard mask; (b) anisotropically etching silicon using the mask pattern as a mask to form a pattern of a silicon channel in which a channel is to be formed and a silicon region in which a source / drain is to be formed; (c) forming a nanowire silicon channel having a circular or elliptical cross section through hydrogen annealing the silicon channel; And (d) growing a gate dielectric film around the nanowire silicon channel, depositing a gate material, and then forming a gate region.
여기서, 상기 실리콘 채널이 직사각형, 사각형 또는 삼각형의 단면을 가질 경우에 대해서도 수소 어닐링을 통하여 채널을 원형으로 형성하고, 채널의 너비를 게이트 선폭보다 넓게 할 수 있다.Here, even when the silicon channel has a rectangular, square or triangular cross section, the channel may be formed circularly through hydrogen annealing, and the width of the channel may be wider than the gate line width.
이하, 본 발명에 의한 다중 게이트 나노와이어 전계 효과 트랜지스터 제조 방법의 바람직한 실시 예를 첨부한 도면을 참조하여 상세히 설명하면 다음과 같다.Hereinafter, a preferred embodiment of a multi-gate nanowire field effect transistor manufacturing method according to the present invention will be described in detail with reference to the accompanying drawings.
도 3a는 본 발명의 일실시예에 따른 다중 게이트 나노와이어 전계 효과 트랜지스터를 제작하는 방법을 순차적으로 도시한 공정 투시도이다.3A is a process perspective view sequentially illustrating a method of fabricating a multi-gate nanowire field effect transistor according to an embodiment of the present invention.
도 3b는 도 3a에 도시된 제작 방법에 의해 제작된 소자의 a-a'방향으로의 단면을 순차적으로 도시한 단면도이다. 3B is a cross-sectional view sequentially showing a cross section in the a-a 'direction of the device fabricated by the fabrication method shown in FIG. 3A.
도 3a 및 도 3b에 도시된 바와 같이, SOI 기판은 실리콘 기판(301), 하부절연막(302), 그리고 하부절연막(302) 위의 실리콘(303) 및 하드 마스크(304)를 형성하며, 이러한 마스크는 향후 실리콘 이방 또는 등방 식각시 식각되지 않는 물질로 구성된다(300A; 300A').As shown in FIGS. 3A and 3B, the SOI substrate forms a
상기 마스크 패턴을 마스크(304)로 하여 실리콘(303)을 비등방성 플라즈마 식각하여 이후 채널이 형성될 실리콘 채널 핀 영역과 소스/드레인이 형성될 실리콘 영역의 패턴을 형성한다. 이 때 형성된 실리콘 채널 핀(303a)의 단면 모양은 직사각형이 된다(300B; 300B').Anisotropic plasma etching of the
식각된 상기 실리콘(303)의 실리콘 채널 핀(303a)의 하부를 등방성 플라즈마 식각하여 언더컷(T자 모양)을 형성한다(300C; 300C'). An undercut (T-shaped) is formed by isotropic plasma etching the lower portion of the
이때, 등방성 플라즈마 식각은, HBr, O2 의 가스 분위기에서 수행하거나 또는 HBr, O2 외의 실리콘과 산화막에 대해 높은 선택비(selectivity)를 갖는 식각 가스 분위기에서 수행하도록 한다.In this case, the isotropic plasma etching, and to carry out etching in a gas atmosphere having a gas atmosphere or carried out in high selectivity for the silicon oxide film other than HBr, O 2 of HBr, O 2 ratio (selectivity).
상기 언더컷이 형성된 실리콘 채널 핀(303a) 부분을 수소 어닐링을 통하여 원형 또는 타원형의 단면을 갖는 나노와이어 실리콘 채널 핀(303a)을 형성한다(300D; 300D'). 이때, 소오스/드레인 영역의 실리콘 부분(303)의 에지 부분도 수소 어닐링을 통해 둥그렇게 된다. A portion of the undercut
이때, 수소 어닐링은 1기압 이하에서 900℃이상의 온도로 100% 수소 분위기에서 수행하도록 한다. At this time, the hydrogen annealing is carried out in a 100% hydrogen atmosphere at a temperature of 900 ℃ or more at 1 atm or less.
여기서, 수소 어닐링을 통해 실리콘 채널(303)의 실리콘 채널 핀(303a) 에지가 제거되어 원형의 단면을 갖도록 할 수 있으며, 또한, 실리콘 채널(303a)의 에지가 제거되어 타원형의 단면을 갖도록 할 수도 있다. 이후의 공정에서 게이트가 원형 또는 타원형의 실리콘 채널 핀(303a)으로 인해 게이트가 채널을 둘러 싼 둘레가 커지게 되고, 게이트 유전막의 특성 및 단채널 효과를 개선할 수 있다. Here, the
상기 나노와이어 실리콘 채널(303) 주위에 게이트 유전막(도시하지 않음.)을 성장시키고 게이트 물질을 증착한 후, 게이트(305) 영역을 형성한다(300E; 300E').After a gate dielectric film (not shown) is grown around the
이때, 채널의 너비(Wfin)를 게이트 선폭(Lg)보다 넓게하여 리소그라피 공정 의 최소 너비 한계를 게이트 선폭에 맞출 수 있다. 즉, 채널의 너비(Wfin)를 게이트 선폭(Lg)보다 넓게 하여 소스 또는 드레인에서 채널로 연결되는 직렬저항을 감소시키고, 이를 통해 소자가 켜져있을 때 드레인 전류를 크게 할 수 있다.In this case, the width Wfin of the channel may be wider than the gate line width Lg to fit the minimum width limit of the lithography process to the gate line width. That is, the width Wfin of the channel is wider than the gate line width Lg to reduce the series resistance connected from the source or the drain to the channel, thereby increasing the drain current when the device is turned on.
이와 같은 과정에 의해, 본 발명의 일실시예에 따른 다중 게이트 나노와이어 전계 효과 트랜지스터를 제작하는 것이 가능하게 된다.By this process, it becomes possible to manufacture a multi-gate nanowire field effect transistor according to an embodiment of the present invention.
도 4a는 본 발명의 다른 실시예에 따른 다중 게이트 나노와이어 전계 효과 트랜지스터를 제작하는 방법을 순차적으로 도시한 공정 투시도이다.4A is a process perspective view sequentially illustrating a method of fabricating a multi-gate nanowire field effect transistor according to another embodiment of the present invention.
SOI 기판은 실리콘 기판(401), 하부절연막(402), 그리고 하부절연막(402) 위의 실리콘(403) 및 하드 마스크(404)를 형성하며, 이러한 마스크는 향후 실리콘 이방 또는 등방 식각시 식각되지 않는 물질로 구성된다(400A).The SOI substrate forms a
상기 마스크 패턴을 마스크(404)로 하여 실리콘(403)을 이방 식각하여 이후 채널이 형성될 실리콘 채널 핀(403a)과 소스/드레인이 형성될 실리콘 영역의 패턴을 형성한다(400B).
상기 실리콘 채널 핀(403a)을 수소 어닐링을 통하여 원형 또는 타원형의 단면을 갖는 나노와이어 실리콘 채널을 형성한다(400C).The
이때, 수소 어닐링은 1기압 이하에서 900℃이상의 온도로 100% 수소 분위기에서 수행하도록 한다. At this time, the hydrogen annealing is carried out in a 100% hydrogen atmosphere at a temperature of 900 ℃ or more at 1 atm or less.
여기서, 수소 어닐링을 통해 실리콘 채널 핀(403a)의 에지가 제거되어 원형의 단면을 갖도록 할 수 있으며, 또한, 실리콘 채널 핀(403a)의 에지가 제거되어 타원형의 단면을 갖도록 할 수도 있다. 이후의 공정에서 게이트가 원형 또는 타원 형의 실리콘 채널 핀(403a)으로 인해 게이트가 채널을 둘러 싼 둘레가 커지게 되고, 게이트 유전막의 특성 및 단채널 효과를 개선할 수 있다. Here, the edge of the
상기 나노와이어 실리콘 채널(403) 주위에 게이트 유전막(도시하지 않음.)을 성장시키고 게이트 물질을 증착한 후, 게이트(405) 영역을 형성한다(400D).After the gate dielectric film (not shown) is grown around the
이때, 채널의 너비(Wfin)를 게이트 선폭(Lg)보다 넓게하여 리소그라피 공정의 최소 너비 한계를 게이트 선폭에 맞출 수 있다. 즉, 채널의 너비(Wfin)를 게이트 선폭(Lg)보다 넓게 하여 소스 또는 드레인에서 채널로 연결되는 직렬저항을 감소시키고, 이를 통해 소자가 켜져있을 때 드레인 전류를 크게 할 수 있다.In this case, the width Wfin of the channel may be wider than the gate line width Lg to fit the minimum width limit of the lithography process to the gate line width. That is, the width Wfin of the channel is wider than the gate line width Lg to reduce the series resistance connected from the source or the drain to the channel, thereby increasing the drain current when the device is turned on.
이와 같은 과정에 의해, 본 발명의 다른 실시예에 따른 다중 게이트 나노와이어 전계 효과 트랜지스터를 제작하는 것이 가능하게 된다.By this process, it is possible to fabricate a multi-gate nanowire field effect transistor according to another embodiment of the present invention.
도 4b는 도 4a에 도시된 제작 방법에 의해 제작된 소자의 단면도이다.4B is a cross-sectional view of the device fabricated by the fabrication method shown in FIG. 4A.
도 4a의 400B에서 a-a' 방향으로 잘랐을 때, 도 4b와 같이 이방 식각에 의해 직사각형의 단면을 가질 수 있다. 또한, 비등방성 플라즈마 식각에 의한 사각형의 단면을 가질 수 있으며, KOH 등의 알칼리 수용액을 이용한 실리콘 기판 미세가공기술에 의해 삼각형의 단면을 가질 수 있음은 물론이다.When it is cut in the a-a 'direction in 400B of FIG. 4A, it may have a rectangular cross section by anisotropic etching as shown in FIG. 4B. In addition, it may have a rectangular cross section by anisotropic plasma etching, it is a matter of course that it may have a triangular cross section by a silicon substrate microfabrication technique using an aqueous alkali solution such as KOH.
본 발명의 일실시예에 따르면, 상기의 단면을 갖는 실리콘 채널에 대해서도 수소 어닐링 공정을 통해 원형 또는 타원형의 단면을 갖는 실리콘 채널을 형성할 수 있다.According to an embodiment of the present invention, a silicon channel having a circular or elliptical cross section may be formed through the hydrogen annealing process with respect to the silicon channel having the cross section.
도 5는 본 발명의 기술적 특징을 설명하기 위해 실리콘을 수소 어닐링한 개략도 및 전자 현미경 사진이다.5 is a schematic view and an electron micrograph of hydrogen annealed silicon to illustrate the technical features of the present invention.
도시된 바와 같이, (a)는 식각 공정후 실리콘의 매끄럽지 못한 겉면의 개략도 및 전자 현미경 사진이고, (b)는 수소 어닐링을 통해서 매끄러운 겉면으로 바뀐 실리콘의 개략도 및 전자 현미경 사진이다.As shown, (a) is a schematic and electron micrograph of the unsmooth face of the silicon after the etching process, and (b) is a schematic and electron micrograph of the silicon turned to smooth face through hydrogen annealing.
이와 같이, 수소 어닐링을 하게 되면 표면에 있는 실리콘 원자들이 표면 에너지를 최소화하기 위해서 정렬하게 되는데, 이를 이용해서 실리콘 표면의 질을 높일 수 있다. As such, when hydrogen annealing, the silicon atoms on the surface are aligned to minimize the surface energy, which can be used to improve the quality of the silicon surface.
또한, 표면과 몸통 안에 있는 실리콘 원자의 이동도 차이에 의해 실리콘을 리플로우(Reflow)시킬 수 있다. 이러한 실리콘 리플로우 현상을 이용하여 실리콘 표면을 매끄럽게 하고, 에지 부분을 없애면 에지에서 강하게 생기던 코너효과가 줄어들므로써 게이트 절연막의 신뢰성을 개선 할 수 있다. In addition, it is possible to reflow silicon by the difference in mobility of silicon atoms in the surface and the body. By using the silicon reflow phenomenon, smoothing the silicon surface and eliminating the edge portion reduces the corner effect generated at the edge, thereby improving the reliability of the gate insulating film.
또한, 이중 게이트 구조에 비해 원형의 채널을 감싸고 있는 다중 게이트 구조 효과 때문에 단채널 효과가 개선된다. 또한, 소자가 꺼진 상태에서 매우 작은 누설전류를 흘리게 된다.In addition, the short channel effect is improved due to the multi-gate structure effect surrounding the circular channel as compared to the double gate structure. In addition, very small leakage current flows when the device is turned off.
이와 같이, 상술한 본 발명의 기술적 구성은 본 발명이 속하는 기술분야의 당업자가 본 발명의 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. As such, the technical configuration of the present invention described above can be understood by those skilled in the art that the present invention can be implemented in other specific forms without changing the technical spirit or essential features of the present invention.
이상에서 기술한 실시 예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해되어야 하고, 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함 되는 것으로 해석되어야 한다.The above-described embodiments are to be understood as illustrative and not restrictive in all respects, and the scope of the present invention is indicated by the appended claims rather than the foregoing description, and the meaning and scope of the claims and their All changes or modifications derived from the equivalent concept should be interpreted as being included in the scope of the present invention.
본 발명에 따른 다중 게이트 나노와이어 전계 효과 트랜지스터 제조 방법은, 수소 어닐링을 통한 에지 라운딩을 함으로써, 게이트 절연막 특성을 개선할 수 있다. In the method of manufacturing a multi-gate nanowire field effect transistor according to the present invention, the gate insulating film characteristics can be improved by performing edge rounding through hydrogen annealing.
또한, 본 발명에 따른 다중 게이트 나노와이어 전계 효과 트랜지스터 제조 방법은, 채널을 둘러싼 게이트 면적이 늘어나, 단채널 효과를 개선할 수 있다.In addition, according to the method of manufacturing a multi-gate nanowire field effect transistor according to the present invention, the gate area surrounding the channel is increased, and the short channel effect can be improved.
또한, 본 발명에 따른 다중 게이트 나노와이어 전계 효과 트랜지스터 제조 방법은, 간단하고 재현성 있는 향상된 특성을 갖는 소자를 제작할 수 있어 반도체 소자의 크기를 지속적으로 줄이는 데에 큰 기여를 할 수 있다.In addition, the method for manufacturing a multi-gate nanowire field effect transistor according to the present invention can manufacture a device having an improved characteristic with simple and reproducible, and can greatly contribute to continuously reducing the size of a semiconductor device.
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