KR20050065908A - Fin channel of finfet and fabricating method thereof - Google Patents
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- 238000000034 method Methods 0.000 title claims description 51
- 229910000577 Silicon-germanium Inorganic materials 0.000 claims abstract description 59
- 229910052710 silicon Inorganic materials 0.000 claims abstract description 50
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims abstract description 46
- 239000010703 silicon Substances 0.000 claims abstract description 46
- 239000000758 substrate Substances 0.000 claims abstract description 33
- 238000005229 chemical vapour deposition Methods 0.000 claims description 9
- 238000004140 cleaning Methods 0.000 claims description 2
- 230000015572 biosynthetic process Effects 0.000 claims 3
- 150000004767 nitrides Chemical class 0.000 description 12
- 239000012535 impurity Substances 0.000 description 11
- 238000004519 manufacturing process Methods 0.000 description 10
- 238000000206 photolithography Methods 0.000 description 8
- 230000000694 effects Effects 0.000 description 5
- 238000005530 etching Methods 0.000 description 5
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 5
- 230000007423 decrease Effects 0.000 description 4
- 238000001312 dry etching Methods 0.000 description 4
- 229920002120 photoresistant polymer Polymers 0.000 description 4
- 229920005591 polysilicon Polymers 0.000 description 4
- 239000002184 metal Substances 0.000 description 3
- 238000010438 heat treatment Methods 0.000 description 2
- 238000001039 wet etching Methods 0.000 description 2
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 1
- 229910052785 arsenic Inorganic materials 0.000 description 1
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 229910052760 oxygen Inorganic materials 0.000 description 1
- 239000001301 oxygen Substances 0.000 description 1
- 229910052814 silicon oxide Inorganic materials 0.000 description 1
- XUIMIQQOPSSXEZ-NJFSPNSNSA-N silicon-30 atom Chemical compound [30Si] XUIMIQQOPSSXEZ-NJFSPNSNSA-N 0.000 description 1
- 230000009466 transformation Effects 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
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- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66787—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
- H01L29/66795—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
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- Condensed Matter Physics & Semiconductors (AREA)
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Abstract
본 발명은 기판, 기판 상에 형성된 Fin 채널, 게이트 절연막, 게이트 및 소스/드레인 전극을 포함하여 구성된 FinFET의 Fin 채널에 있어서, Fin 채널은 실리콘 기판 상에 버퍼층인 경사 SiGe층 상부에 에피택셜 성장된 이완된 SiGe층 및 스트레인드 실리콘층을 포함하여 구성되거나, 실리콘 기판 상에 에피택셜 성장된 스트레인드 SiGe층 및 에피택셜 실리콘층을 포함하여 구성되도록 한다. 이러한 구성을 통해서, 종래의 실리콘 Fin 보다 소자의 성능을 크게 향상시킬 수 있다.The present invention relates to a Fin channel of a FinFET including a substrate, a fin channel formed on the substrate, a gate insulating film, a gate, and a source / drain electrode, wherein the fin channel is epitaxially grown on the inclined SiGe layer, which is a buffer layer on the silicon substrate. Or a strained SiGe layer and an epitaxial silicon layer epitaxially grown on a silicon substrate, or a relaxed SiGe layer and a strained silicon layer. Through such a configuration, it is possible to greatly improve the performance of the device than conventional silicon Fin.
Description
본 발명은 FinFET의 Fin 채널 및 그 제조방법에 관한 것으로서, 채널 길이가 100nm 이하인 실리콘 FinFET에서 Fin 채널을 실리콘 대신에 스트레인드 실리콘 또는 스트레인드 SiGe층을 삽입하여 소자의 특성을 크게 개선시킬 수 있도록 하는 것이다.The present invention relates to a Fin channel of a FinFET and a method of manufacturing the same, in which a Fin channel is inserted into a strained silicon or strained SiGe layer instead of silicon in a silicon FinFET having a channel length of 100 nm or less, thereby greatly improving device characteristics. will be.
일반적인 벌크 MOSFET의 성능 및 집적도를 향상시키기 위하여 소자의 크기를 줄이고 있다. 소자의 크기가 줄어듬에 따라 MOSFET의 채널길이가 수 ~ 수십 나노 미터(nano meter: nm) 이하까지 줄어들어 짧은 채널효과의 증가 및 Subthreshold slope의 증가에 따라 소자의 누설전류가 증가하게 되며, 소자의 동작전압이 감소함에 따라 문턱전압이 감소하게 되어 소자의 구동전류가 감소하는 단점이 있다.In order to improve the performance and integration of a typical bulk MOSFET, the device size is reduced. As the size of the device decreases, the channel length of the MOSFET decreases to several tens of nanometers (nm) or less, so that the leakage current of the device increases as the short channel effect increases and the subthreshold slope increases. As the voltage decreases, the threshold voltage decreases, thereby reducing the driving current of the device.
이러한 문제를 해결하기 위하여 일반적인 MOSFET 소자와 다른 2중 게이트 구조를 가진 FinFET 소자가 발표되었다. 일반적으로 채널 길이가 급격히 줄어 들 때 벌크 MOSFET의 짧은 채널효과를 억제시키기 위하여 채널의 농도를 증가시킴에 따라 불순물의 농도가 높아져서 불순물 농도의 불균성이 증가하여 소자의 전기적 특성이 심하게 변하는 현상이 발생한다. FinFET는 불순물 농도 보다 Fin의 두께와 채널길이의 비에 따라 짧은 채널효과가 나타나기 때문에 불순물 농도가 아니라 Fin의 두께를 조절함으로써 소자의 짧은 효과를 제어할 수 있다. To solve this problem, a FinFET device with a double gate structure different from a conventional MOSFET device has been introduced. In general, when the channel length is drastically shortened, in order to suppress the short channel effect of the bulk MOSFET, as the concentration of the channel is increased, the impurity concentration increases, resulting in an increase in the impurity concentration of the impurity resulting in a severe change in the electrical characteristics of the device. do. Since FinFET exhibits a short channel effect according to the ratio of Fin thickness and channel length rather than impurity concentration, the short effect of the device can be controlled by controlling the thickness of Fin rather than the impurity concentration.
FinFET는 채널의 불순물 농도 보다 Fin의 폭으로 짧은 채널효과를 억제시킬 수 있어서 일반적인 MOSFET 보다 채널 영역의 농도를 크게 낮출 수 있기 때문에 Subthreshold slope이 일반적인 벌크 MOSFET 보다 현격하게 줄일 수 있다. FinFET는 벌크 MOSFET 보다 문턱전압을 낮출 수 있으며, 소자의 소스와 드레인 사이에 흐르는 누설전류도 크게 줄일 수 있으며, 구동전류도 일반적인 벌크 MOSFET 보다 증가시킬 수 있는 장점이 있다.FinFET can suppress the channel effect of fin width shorter than the impurity concentration of the channel, so that the channel region concentration can be significantly lower than that of the general MOSFET, so the subthreshold slope can be significantly reduced than the general bulk MOSFET. FinFETs can lower the threshold voltage than bulk MOSFETs, significantly reduce the leakage current between the source and drain of the device, and increase drive current over conventional bulk MOSFETs.
종래의 FinFET는 벌크 MOSFET 보다 소자 제조공정이 복잡하지만 소자의 특성을 크게 개선시킬 수 있는 장점이 있다. 그렇지만 아직도 기존의 일반적인 FinFET에서는 채널 영역에 스트레인드 Si 또는 스트레인드 SiGe 등을 추가하여 채널 영역에서 캐리어 이동도를 증가시킴으로써 FinFET의 성능을 크게 개선시킬 수 있는 장점이 있다. Conventional FinFETs have a more complicated device fabrication process than bulk MOSFETs, but have the advantage of greatly improving device characteristics. However, the conventional FinFET has the advantage of significantly improving FinFET performance by adding strained Si or strained SiGe to the channel region, thereby increasing carrier mobility in the channel region.
따라서, 종래의 FinFET는 여러 가지 장점들에도 불구하고 아직도 소자의 성능을 개선시킬 수 있는 여지가 많이 남아 있고, 그 필요성도 여전히 제기되고 있는 실정이다. Therefore, despite the various advantages of the conventional FinFET, there is still a lot of room to improve the performance of the device, the need is still being raised.
상술한 문제점을 해결하기 위하여 안출된 것으로서, 본 발명의 목적은 캐리어(Carrier)의 이동도를 향상시킴으로써 소자의 구동능력을 향상시키는 것이다.In order to solve the above problems, an object of the present invention is to improve the driving ability of the device by improving the mobility of the carrier (Carrier).
또한, 본 발명의 다른 목적은 일반적인 벌크 MOSFET 소자와 비교하여 여러가지 장점을 가지고 있는 FinFET의 제조에 있어 기존의 MOSFET 제작 공정과 호환성을 확보하면서 소자의 특성을 크게 개선시킬 수 있도록 하는 것이다. In addition, another object of the present invention is to make it possible to significantly improve the characteristics of the device while ensuring compatibility with the existing MOSFET fabrication process in the manufacturing of FinFET has a number of advantages over the conventional bulk MOSFET device.
상술한 목적을 달성하기 위한 기술적 수단으로서, 본 발명의 제 1 측면은 기판, 기판 상에 형성된 Fin 채널, 게이트 절연막, 게이트 및 소스/드레인 전극을 포함하여 구성된 FinFET의 Fin 채널에 있어서, Fin 채널은, 실리콘 기판 상에 버퍼층인 경사 SiGe층 상부에 에피택셜 성장된 이완된 SiGe층 및 스트레인드 실리콘층을 포함하여 구성된 FinFET의 Fin 채널을 제공한다.As a technical means for achieving the above object, the first aspect of the present invention is a Fin channel of a FinFET comprising a substrate, a fin channel formed on the substrate, a gate insulating film, a gate and a source / drain electrode, A fin channel of a FinFET comprising a relaxed SiGe layer and a strained silicon layer epitaxially grown on a gradient SiGe layer, which is a buffer layer on a silicon substrate, is provided.
본 발명의 제 2 측면은 기판, 기판 상에 형성된 Fin 채널, 게이트 절연막, 게이트 및 소스/드레인 전극을 포함하여 구성된 FinFET의 Fin 채널에 있어서, 상기 Fin 채널은, 실리콘 기판 상에 에피택셜 성장된 스트레인드 SiGe층 및 에피택셜 실리콘층을 포함하여 구성된 FinFET의 Fin 채널을 제공한다.A second aspect of the invention is a Fin channel of a FinFET comprising a substrate, a fin channel formed on the substrate, a gate insulating film, a gate and a source / drain electrode, wherein the fin channel is strained epitaxially grown on a silicon substrate. It provides a Fin channel of FinFETs comprising a de-SiGe layer and an epitaxial silicon layer.
본 발명의 제 3 측면은 기판, 기판 상에 형성된 Fin 채널, 게이트 절연막, 게이트 및 소스/드레인 전극을 포함하여 구성된 FinFET의 Fin 채널의 형성방법에 있어서, (a) 실리콘 기판 상에 버퍼층으로 경사 SiGe층을 형성하는 단계; (b) 상기 SiGe층 상부에 에피택셜 성장시켜 이완된 SiGe층을 형성하는 단계; (c) 상기 이완된 SiGe층에 SiGe 채널 Fin을 형성하는 단계; 및 (d) 상기 이완된 SiGe Fin 위에 스트레인드 실리콘층을 형성하는 단계를 포함하는 FinFET의 Fin 채널의 형성방법을 제공한다.According to a third aspect of the present invention, there is provided a method of forming a Fin channel of a FinFET including a substrate, a fin channel formed on the substrate, a gate insulating film, a gate, and a source / drain electrode, comprising: (a) an inclined SiGe as a buffer layer on a silicon substrate; Forming a layer; (b) epitaxially growing on the SiGe layer to form a relaxed SiGe layer; (c) forming a SiGe channel Fin in the relaxed SiGe layer; And (d) forming a strained silicon layer on the relaxed SiGe Fin.
본 발명의 제 4 측면은 기판, 기판 상에 형성된 Fin 채널, 게이트 절연막, 게이트 및 소스/드레인 전극을 포함하여 구성된 FinFET의 Fin 채널의 형성방법에 있어서, (a) 실리콘 기판 상에 Fin을 형성하는 단계; (b) 실리콘 Fin 상에 에피택셜 성장시켜 스트레인드 SiGe층을 형성하는 단계; (c) 상기 스트레인드 SiGe 상부에 에피택셜 성장시켜 에피택셜 실리콘층을 형성하는 단계를 포함하는 FinFET의 Fin 채널의 형성방법을 제공한다.According to a fourth aspect of the present invention, there is provided a method of forming a Fin channel of a FinFET including a substrate, a fin channel formed on the substrate, a gate insulating film, a gate, and a source / drain electrode. step; (b) epitaxially growing on silicon Fin to form a strained SiGe layer; (c) epitaxially growing on the strained SiGe to form an epitaxial silicon layer.
이하, 첨부된 도면을 참조하여 본 발명에 따른 바람직한 실시예를 상세하게 설명하기로 한다. 그러나, 이하의 실시예는 이 기술 분야에서 통상적인 지식을 가진 자에게 본 발명이 충분히 이해되도록 제공되는 것으로서 여러 가지 형태로 변형될 수 있으며, 본 발명의 범위가 다음에 기술되는 실시예에 한정되는 것은 아니다. Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings. However, the following embodiments are provided to those skilled in the art to fully understand the present invention, and may be modified in various forms, and the scope of the present invention is limited to the embodiments described below. It is not.
도 1은 본 발명의 일실시예에 따른 FinFET의 사시도이다.1 is a perspective view of a FinFET according to an embodiment of the present invention.
도 1을 참조하면, 본 발명의 실시예에 따른 FinFET은 실리콘 기판(1), 실리콘 기판(1) 상에 형성된 Fin 채널, 게이트 절연막(10), 게이트(30) 및 소스/드레인 (40,41)을 포함하여 구성된다.Referring to FIG. 1, a FinFET according to an embodiment of the present invention includes a silicon substrate 1, a fin channel formed on the silicon substrate 1, a gate insulating layer 10, a gate 30, and a source / drain 40, 41. It is configured to include).
상기 Fin 패널은, 실리콘 기판(1) 상에 버퍼층인 경사 SiGe층(2) 상부에 에피택셜 성장된 이완된 SiGe층(3) 및 스트레인드 실리콘층(4)을 포함하여 구성된다. 한편, 이완된 SiGe층(3) 상부에는 열산화막(20), 질화막(21), 산화막(22)을 증착되어 있고, CMP로 Fin까지 평탄화 시키고, 다시 식각 방법으로 산화막(22) 일부를 식각하여 채널이 형성되는 Fin을 형성된다.The Fin panel comprises a relaxed SiGe layer 3 and a strained silicon layer 4 epitaxially grown on the inclined SiGe layer 2 as a buffer layer on the silicon substrate 1. On the other hand, the thermal oxide film 20, the nitride film 21, and the oxide film 22 are deposited on the relaxed SiGe layer 3, and planarized to Fin using CMP, and then, part of the oxide film 22 is etched by etching. Fins in which channels are formed are formed.
그 후에 게이트 절연막(10)을 형성하고 다결정실리콘(30)을 증착한 후에 CMP 기술을 이용하여 다결정실리콘을 평탕화 시키고, 그 후에 사진석판법 및 식각법을 이용하여 게이트 전극을 형성한다. 소스 영역(40) 및 드레인 영역(41)에 불순을 도입한 후에 절연막을 형성하고 사진석판법과 식각법을 이용하여 접촉 부분의 산화막을 제거한 후에 금속을 증착하고, 그 후에 사진석판법을 이용하여 게이트 전극, 소스 전극, 드레인 전극을 형성한다. Thereafter, after forming the gate insulating film 10 and depositing the polysilicon 30, the polysilicon is flattened by CMP technique, and then the gate electrode is formed by using photolithography and etching. After introducing impurities into the source region 40 and the drain region 41, an insulating film is formed and the oxide film of the contact portion is removed using a photolithography method and an etching method, and then metal is deposited, and then a gate is formed using the photolithography method. An electrode, a source electrode, and a drain electrode are formed.
이하, 도 1의 본 발명의 실시예에 따른 Fin FET의 제조방법을 상세히 설명한다.Hereinafter, the manufacturing method of the Fin FET according to the embodiment of the present invention of FIG. 1 will be described in detail.
도 2a 내지 2n은 본 발명의 실시예에 따른 Fin FET를 제조하는 방법에 대한 공정도로서, 각 도면의 좌측 그림은 도 1의 A-A’를 절취한 단면도들이고, 각 도면의 우측 그림은 B-B’를 절취한 단면도들이다.2A to 2N are process charts illustrating a method of manufacturing a Fin FET according to an exemplary embodiment of the present invention, in which the left figure of each figure is a cross-sectional view taken along the line AA ′ of FIG. 1, and the right figure of each figure is B- Sections cut along B '.
도 2a를 참조하면, n형(또는 p형) 불순물이 도입된 실리콘 기판(1) 위에 0.1 내지 2μm 두께의 경사진(graded) SiGe층(2)을 형성하고 이어서 0.1~5μm 두께의 이완된 SiGe층(3)을 형성한 후에, 5~100nm 두께의 버퍼 산화막(50)을 형성하고, 10nm~300nm 두께의 제 1 질화막(51)을 형성한 후에 감광막(100)을 형성한 다음 핀(Fin) 마스크를 사용하여 사진석판법으로 5~500nm 폭의 Fin 패턴을 형성한다. 실리콘 표면을 세척한 후에 공정온도가 400~700℃이고 공정압력이 상압(760Torr), 저압(50~500mTorr), 초고진공(0.1~10mTorr) 등에서 화학 증착법으로 Si 및 Ge 소스를 사용하여 Ge의 함유량을 초기 0%에서 서서히 최종 15~35%까지 서서히 증가시켜 0.1~2μm 두께의 경사진 SiGe(Si1-xGex)층(2)을 성장시킨다. 그 후 같은 조건과 방법으로 Ge의 함유량을 15~35%로 일정하게 유지하면서 0.1~5μm 두께의 이완된 SiGe(예: Si0.8Ge0.2)층(3)을 성장시킨다.Referring to FIG. 2A, a 0.1-2 μm-thick graded SiGe layer 2 is formed on a silicon substrate 1 into which an n-type (or p-type) impurity is introduced, followed by a relaxed SiGe of 0.1-5 μm thickness. After the layer 3 is formed, a buffer oxide film 50 having a thickness of 5 to 100 nm is formed, a first nitride film 51 having a thickness of 10 nm to 300 nm is formed, a photoresist film 100 is formed, and then a fin. Fin pattern of 5 ~ 500nm width is formed by photolithography using mask. After cleaning the silicon surface, the process temperature is 400 ~ 700 ℃ and the process pressure is Ge content by using Si and Ge source by chemical vapor deposition at normal pressure (760Torr), low pressure (50 ~ 500mTorr), ultra high vacuum (0.1 ~ 10mTorr) Is gradually increased from the initial 0% to the final 15-35% to grow an inclined SiGe (Si 1-x Ge x ) layer 2 having a thickness of 0.1-2 μm. Thereafter, the relaxed SiGe (eg, Si 0.8 Ge 0.2 ) layer 3 having a thickness of 0.1 to 5 μm is grown while maintaining the content of Ge at 15 to 35% under the same conditions and methods.
도 2b를 참조하면, 제 1 질화막(51) 및 버퍼 산화막(50)을 이방성 건식식각법으로 식각한 후에 10~500nm 깊이로 이완된 SiGe층(3)을 이방성 건식식각법로 식각하여 실리콘 Fin을 형성한다. Referring to FIG. 2B, after the first nitride layer 51 and the buffer oxide layer 50 are etched by the anisotropic dry etching method, the SiGe layer 3 relaxed to a depth of 10 to 500 nm is etched by the anisotropic dry etching method to form silicon fin. Form.
도 2c를 참조하면, 상기 전체 구조 상부에 5~100nm 두께의 제 1 산화막(20)을 산소 분위기에서 열처리하여 열산화막 공정을 통해서 형성한 후에 화학증착법으로 10~300nm 두께의 제 2 질화막(21)을 형성하고, 이어서 화학증착법으로 20~1000nm 두께의 제 2 산화막(22)을 증착 시킨다. 열산화막 공정에 의해서는 노출된 실리콘 영역이 실리콘 산화막으로 형성되어 도 2c와 같은 구조가 생성될 수 있다.Referring to FIG. 2C, the first oxide film 20 having a thickness of 5 to 100 nm is formed on the entire structure by heat treatment in an oxygen atmosphere, and then formed through a thermal oxidation process, and then the second nitride film 21 having a thickness of 10 to 300 nm by chemical vapor deposition. Next, a second oxide film 22 having a thickness of 20 to 1000 nm is deposited by chemical vapor deposition. In the thermal oxide film process, the exposed silicon region may be formed of a silicon oxide film to generate a structure as illustrated in FIG. 2C.
도 2d를 참조하면, CMP공정을 사용하여 제 2 산화막(22)을 제 2 질화막(21)까지 평탄화시킨다. 이 경우, 제 1 질화막(21)은 에치 스타퍼 역할을 수행한다.Referring to FIG. 2D, the second oxide film 22 is planarized to the second nitride film 21 using the CMP process. In this case, the first nitride film 21 serves as an etch stopper.
도 2e를 참조하면, 습식 또는 건식식각법으로 제 2 산화막(22)을 식각하여 약 5nm 두께 이상의 산화막만 잔류시키고 나머지 산화막을 제거한다. Referring to FIG. 2E, the second oxide layer 22 is etched by wet or dry etching, leaving only the oxide layer having a thickness of about 5 nm or more and removing the remaining oxide layer.
도 2f를 참조하면, 습식식각 방식으로 노출된 제 2 질화막(21) 및 제 1 질화막(51)을 제거한다. 질화막과 산화막의 선택비를 이용하여 질화막 만 습식식각할 수 있다.Referring to FIG. 2F, the second nitride film 21 and the first nitride film 51 exposed by the wet etching method are removed. Only the nitride layer may be wet-etched using the selectivity ratio between the nitride layer and the oxide layer.
도 2g를 참조하면, 제 1 산화막(20) 및 버퍼 산화막(50)을 등방성 식각법으로 제거하고 필요시에는 SiGe Fin의 폭을 줄이는 공정을 수행할 수 있다. 도 3g는 SiGe Fin의 폭을 소정폭 줄인 경우를 도시하고 있다.Referring to FIG. 2G, the first oxide film 20 and the buffer oxide film 50 may be removed by isotropic etching, and if necessary, a process of reducing the width of the SiGe Fin may be performed. 3G illustrates a case where the width of SiGe Fin is reduced by a predetermined width.
도 2h를 참조하면, Fin FET의 채널이 형성되는 영역인 노출된 SiGe Fin(3)에 1~100nm 두께의 실리콘 에피층을 성장시킴으로써 스트레인드(strained) 실리콘층(4)을 형성한다. 도에서 표면을 세척한 후에 공정온도가 400~700℃이고 공정압력이 상압(760Torr), 저압(50~500mTorr), 초고진공(0.1~10mTorr) 등에서 화학증착법으로 표면이 노출되어 있는 이완된 SiGe Fin 위에 Si 소스를 사용하여 1~100nm 두께의 Si 층을 에피텍셜 성장시키면 스트레인드 실리콘 층(4)이 성장되게 된다.Referring to FIG. 2H, a strained silicon layer 4 is formed by growing a silicon epitaxial layer having a thickness of 1 to 100 nm in the exposed SiGe Fin 3, which is a region where a channel of the Fin FET is formed. Relaxed SiGe Fin with surface exposed by chemical vapor deposition at process temperature of 400 ~ 700 ℃ and process pressure of normal pressure (760Torr), low pressure (50 ~ 500mTorr), ultra high vacuum (0.1 ~ 10mTorr) Epitaxially growing a Si layer of 1 to 100 nm thickness using a Si source thereon causes the strained silicon layer 4 to grow.
도 2i를 참조하면, 스트레인드(Strained) 실리콘층(4) 상부에 0.1~100nm 두께의 게이트절연막(10)을 형성하고, 이어서 다결정실리콘(30)을 형성하고 불순물을 주입한다.Referring to FIG. 2I, a gate insulating film 10 having a thickness of 0.1 to 100 nm is formed on the strained silicon layer 4, and then polycrystalline silicon 30 is formed and impurities are implanted.
도 2j를 참조하면, 후속 공정을 위하여 CMP 방법으로 다결정실리콘(30)을 평탄화 시킨다.Referring to FIG. 2J, the polysilicon 30 is planarized by a CMP method for subsequent processing.
도 2k를 참조하면, 상기 전체 구조 상부에 감광막(100)을 형성하고 게이트 마스크를 사용하여 사진석판법으로 게이트 패턴을 형성한 후에 이방성 건식식각법으로 다결정실리콘(30)을 식각하여 FinFET의 게이트를 형성한다. Referring to FIG. 2K, the photoresist film 100 is formed on the entire structure, and the gate pattern is formed using a photolithography method using a gate mask, and then the polysilicon 30 is etched by anisotropic dry etching to form a gate of the FinFET. Form.
도 2l을 참조하면, 잔류한 감광막(100)을 제거한다. Referring to FIG. 2L, the remaining photoresist film 100 is removed.
도 2m 을 참조하면, 소스/드레인 마스크를 사용한 사진석판법 및 불순물 도입기로 소스 영역(50) 및 드레인 영역(51)에 n형(As, P, 등) 및 p형(B, BF2, 등) 불순물을 이온 주입기로 불순물을 도입하고 열처리하여 소스 및 드레인 접합을 형성한다.Referring to FIG. 2M, n-type (As, P, etc.) and p-type (B, BF 2 , etc.) are formed in the source region 50 and the drain region 51 by a photolithography method using a source / drain mask and an impurity introducer. ) Impurities are introduced into the ion implanter and heat treated to form source and drain junctions.
도 2n을 참조하면, 상기 구조상에 절연막(23)을 접촉 마스크 및 사진석판법으로 접촉 영역을 정의한 후에 절연막(23)을 식각하여 접촉이 형성될 부분을 만든다. 그 후에 금속을 증착하고 전극 마스크와 사진석판법으로 배선부분을 정의한 후에 이방성 식각법으로 금속을 식각하여 소스 전극, 게이트 전극, 드레인 전극을 형성한 후에 열처리한다. 이와 같은 공정을 통해서 FinFET이 완성된다. Referring to FIG. 2N, after the contact region is defined on the structure by using a contact mask and a photolithography method, the insulating layer 23 is etched to form a portion where a contact is to be formed. After that, the metal is deposited, the wiring portion is defined by the electrode mask and the photolithography method, and the metal is etched by the anisotropic etching method to form the source electrode, the gate electrode, and the drain electrode, followed by heat treatment. This process completes the FinFET.
도 3은 본 발명의 다른 실시예에 따른 FinFET의 사시도이다. 설명의 편의를 위해서, 도 1의 FinFET의 제조방법과의 차이점을 기준으로 설명한다.3 is a perspective view of a FinFET according to another embodiment of the present invention. For convenience of explanation, the description will be made based on differences from the manufacturing method of the FinFET of FIG. 1.
도 1의 FinFET의 제조시는 경사 SiGe층, 이완된 SiGe층을 사용하는 반면, 도 3의 FinFET 제조시는 경사 SiGe층 및 이완된 SiGe층을 사용하지 않고, 실리콘 기판을 이용하여 도 2a 내지 도 2g의 공정을 실시한다. 그런 다음, 형성된 Si Fin(1) 위에 1~100nm 두께의 스트레인드 SiGe(5)층을 에피택셜 성장하고, 다시 0.5~50nm 두께의 Si층(6)을 에피텍셜 성장한다. 이후의 공정은 도 2i 내지 도 2n과 유사한 공정 과정을 거친다. 성장방법을 구체적으로 살펴보면, 실리콘 표면을 세척한 후에 공정온도가 400~700℃이고 공정압력이 상압(760Torr), 저압(50~500mTorr), 초고진공(0.1~10mTorr) 등에서 화학증착법으로 Si 및 Ge 소스를 사용하여 Ge의 함유량을 10~40%로 일정하게 유지하면서 1~100nm 두께의 SiGe(예: Si0.8Ge0.2)층을 성장시키면 스트레인드 SiGe 층(5)이 성장되게 된다. 그 후에 다시 공정온도가 400~700℃이고 공정압력이 상압(760Torr), 저압(50~500mTorr), 초고진공(0.1~10mTorr) 등에서 화학증착법으로 Si 소스만을 사용하여 0.5~50nm 두께의 Si층(6)이 에피텍셜 성장시켜 스트레인드 SiGe Fin을 완성시킨다.The fabrication of the FinFET of FIG. 1 uses a gradient SiGe layer and a relaxed SiGe layer, whereas the fabrication of the FinFET of FIG. 3 does not use an inclination SiGe layer and a relaxed SiGe layer and uses a silicon substrate. 2 g of steps are carried out. Then, an epitaxially grown strained SiGe (5) layer having a thickness of 1 to 100 nm is epitaxially grown on the formed Si Fin (1), and an Si layer 6 having a thickness of 0.5 to 50 nm is epitaxially grown. Subsequent processes go through a process similar to that of FIGS. 2I-2N. Specifically, after the silicon surface is cleaned, the process temperature is 400 ~ 700 ℃ and the process pressure is Si and Ge by chemical vapor deposition at normal pressure (760Torr), low pressure (50 ~ 500mTorr), ultra-high vacuum (0.1 ~ 10mTorr), etc. Strained SiGe layer 5 is grown by growing a 1-100 nm thick SiGe (eg Si 0.8 Ge 0.2 ) layer while maintaining a constant Ge content of 10-40% using a source. After that, the process temperature is 400 ~ 700 ℃ and the process pressure is 0.5 ~ 50nm thick Si layer using only Si source by chemical vapor deposition at normal pressure (760Torr), low pressure (50 ~ 500mTorr), ultra high vacuum (0.1 ~ 10mTorr), etc. 6) This epitaxial growth to complete the strained SiGe Fin.
이상, 본 발명의 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되는 것은 아니며, 본 발명의 기술적 사상의 범위내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러 가지 변형이 가능하다.As mentioned above, although preferred embodiment of this invention was described in detail, this invention is not limited to the said embodiment, A various deformation | transformation by a person of ordinary skill in the art within the scope of the technical idea of this invention is carried out. This is possible.
상기와 같은 본 발명에 의해 제작되는 스트레인드 Si 또는 스트레인드 SiGe FinFET는 일반적인 Si 채널 보다 스트레인드 Si 또는 스트레인드 SiGe 채널 영역에서 캐리어 이동도가 크기 때문에 기존의 일반적인 MOSFET 뿐만 아니라 종래의 FinFET 보다 소자의 성능을 크게 개선시킬 수 있다. The strained Si or strained SiGe FinFET fabricated by the present invention as described above has greater carrier mobility in the strained Si or strained SiGe channel region than the conventional Si channel. It can greatly improve performance.
도 1은 본 발명의 일실시 예에 따른 FinFET의 사시도이다.1 is a perspective view of a FinFET according to an embodiment of the present invention.
도 2a 내지 2n은 본 발명의 실시예에 따른 Fin FET를 제조하는 방법에 대한 공정도로서, 각 도면의 좌측 그림은 도 1의 A-A’를 절취한 단면도들이고, 각 도면의 우측 그림은 B-B’를 절취한 단면도들이다.2A to 2N are process charts illustrating a method of manufacturing a Fin FET according to an exemplary embodiment of the present invention, in which the left figure of each figure is a cross-sectional view taken along the line AA ′ of FIG. 1, and the right figure of each figure is B- Sections cut along B '.
도 3은 본 발명의 다른 실시예에 따른 FinFET의 사시도이다. 3 is a perspective view of a FinFET according to another embodiment of the present invention.
* 도면의 주요 부분에 대한 부호의 설명* Explanation of symbols for the main parts of the drawings
1: 실리콘 기판 2: 경사 SiGe 층1: Silicon Substrate 2: Inclined SiGe Layer
3: 이완된 SiGe층 4: 스트레인드 Si 층3: relaxed SiGe layer 4: strained Si layer
5: 스트레인드 SiGe층 6: Si층5: strained SiGe layer 6: Si layer
10: 게이트 절연막10: gate insulating film
20 버퍼 산화막 21: 질화막 20 Buffer Oxide 21: Nitride
22: 산화막 30: 게이트 22: oxide film 30: gate
40: 소스 영역 41: 드레인 영역 40: source region 41: drain region
50: 버퍼 산화막 51: 질화막 50: buffer oxide film 51: nitride film
60: 게이트 전극 61: 소스 전극 60: gate electrode 61: source electrode
62: 드레인 전극 100: 감광막(photoresist)62: drain electrode 100: photoresist
Claims (12)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020030097071A KR100596508B1 (en) | 2003-12-26 | 2003-12-26 | FinFET and Fabricating Method Of Fin Channel |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020030097071A KR100596508B1 (en) | 2003-12-26 | 2003-12-26 | FinFET and Fabricating Method Of Fin Channel |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20050065908A true KR20050065908A (en) | 2005-06-30 |
| KR100596508B1 KR100596508B1 (en) | 2006-07-05 |
Family
ID=37257048
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020030097071A KR100596508B1 (en) | 2003-12-26 | 2003-12-26 | FinFET and Fabricating Method Of Fin Channel |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100596508B1 (en) |
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| Publication number | Priority date | Publication date | Assignee | Title |
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Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9105663B1 (en) | 2014-01-30 | 2015-08-11 | International Business Machines Corporation | FinFET with silicon germanium stressor and method of forming |
| KR102558829B1 (en) | 2016-06-13 | 2023-07-25 | 삼성전자주식회사 | Semiconductor device including a gate dielectric structure |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100458288B1 (en) * | 2002-01-30 | 2004-11-26 | 한국과학기술원 | Double-Gate FinFET |
| JP3782021B2 (en) * | 2002-02-22 | 2006-06-07 | 株式会社東芝 | Semiconductor device, semiconductor device manufacturing method, and semiconductor substrate manufacturing method |
| US6815738B2 (en) * | 2003-02-28 | 2004-11-09 | International Business Machines Corporation | Multiple gate MOSFET structure with strained Si Fin body |
| KR100487566B1 (en) * | 2003-07-23 | 2005-05-03 | 삼성전자주식회사 | Fin field effect transistors and methods of formiing the same |
-
2003
- 2003-12-26 KR KR1020030097071A patent/KR100596508B1/en not_active IP Right Cessation
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Also Published As
| Publication number | Publication date |
|---|---|
| KR100596508B1 (en) | 2006-07-05 |
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Legal Events
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