KR20060023428A - Nand flash memory device and its copy_back program method - Google Patents
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Abstract
본 발명은 카피백 프로그램 동작 중에 에러가 검출되면 카피백 프로그램을 종료하는 낸드 플래시 메모리 장치 및 카피백 프로그램 방법에 관한 것이다. 본 발명에 따른 낸드 플래시 메모리 장치는 셀 어레이, 페이지 버퍼, 에러 검출기, 그리고 제어장치를 포함한다. 상기 페이지 버퍼는 상기 셀 어레이에 저장된 데이터를 카피백 리드한다. 상기 에러 검출기는 카피백 리드 동작 동안에 발생된 에러를 검출하고 검출신호 발생한다. 상기 제어장치는 상기 검출신호가 패스신호이면 상기 페이지 버퍼에 저장된 데이터가 카피백 프로그램 되도록 하고, 상기 검출신호가 페일신호이면 카피백 프로그램을 수행하지 않고 카피백 동작이 종료되도록 한다. 본 발명에 의하면, 카피백 동작시 2비트의 에러가 발생되는 것을 방지할 수 있다.The present invention relates to a NAND flash memory device and a copyback program method for terminating a copyback program when an error is detected during a copyback program operation. The NAND flash memory device according to the present invention includes a cell array, a page buffer, an error detector, and a control device. The page buffer copies back data stored in the cell array. The error detector detects an error generated during the copyback read operation and generates a detection signal. The control device causes the data stored in the page buffer to be a copyback program when the detection signal is a pass signal, and terminates the copyback operation without performing a copyback program when the detection signal is a fail signal. According to the present invention, it is possible to prevent the occurrence of an error of 2 bits during the copyback operation.
Description
도 1은 본 발명의 바람직한 실시예에 따른 낸드 플래시 메모리 장치를 보여주는 블록도이다.1 is a block diagram illustrating a NAND flash memory device according to an exemplary embodiment of the present invention.
도 2는 본 발명에 따른 낸드 플래시 메모리 장치의 카피백 프로그램 방법을 보여주는 순서도이다.2 is a flowchart illustrating a copyback program method of a NAND flash memory device according to the present invention.
*도면의 주요부분에 대한 부호의 설명** Description of the symbols for the main parts of the drawings *
100 : 낸드 플래시 메모리 장치 110 : 셀 어레이100: NAND flash memory device 110: cell array
120 : 페이지 버퍼 130 : 칼럼 선택 회로 120: page buffer 130: column selection circuit
140, 150 : 패러티 발생기 160 : 데이터 입력 버퍼140, 150: parity generator 160: data input buffer
170 : 비교기 180 : 제어로직170: comparator 180: control logic
181 : 상태 레지스터 190 : 클락 발생기181: Status register 190: Clock generator
210 : 리던던시 셀 어레이 220 : 리던던시 페이지 버퍼 210: redundancy cell array 220: redundancy page buffer
본 발명은 낸드 플래시 메모리 장치에 관한 것으로, 더욱 상세하게는 카피백 프로그램 동작 중에 에러가 검출되면 카피백 프로그램을 종료하는 낸드 플래시 메모리 장치 및 카피백 프로그램 방법에 관한 것이다.The present invention relates to a NAND flash memory device, and more particularly, to a NAND flash memory device and a copyback program method of terminating a copyback program when an error is detected during a copyback program operation.
낸드 플래시 메모리 장치(NAND Flash Memory Device)는 데이터를 저장해 두고 필요할 때 꺼내어 읽어볼 수 있는 반도체 메모리 장치(Semiconductor Memory Device)로서, 전원이 끊어지더라도 저장된 데이터가 소멸되지 않는 불휘발성 메모리 장치(Nonvolatile Memory Device)이다. A NAND Flash Memory Device is a semiconductor memory device that stores data and can be read out when needed. Nonvolatile Memory that does not lose its stored data even when its power is cut off. Device).
낸드 플래시 메모리 장치는 스트링 구조(string structure)를 갖는 많은 수의 메모리 셀들(memory cells)로 이루어진다. 이러한 메모리 셀들의 집합을 셀 어레이(cell array)라고 부른다. 낸드 플래시 메모리 장치에서, 셀 어레이는 복수개의 블록들(Blocks)로 나누어지고, 각각의 블록은 다시 복수개의 페이지들(Pages)로 이루어진다. 각각의 페이지는 하나의 워드라인을 공유하는 복수개의 메모리 셀들로 구성된다. NAND flash memory devices are made up of a large number of memory cells having a string structure. This set of memory cells is called a cell array. In a NAND flash memory device, a cell array is divided into a plurality of blocks, and each block is composed of a plurality of pages. Each page consists of a plurality of memory cells that share one word line.
낸드 플래시 메모리 장치는 페이지(page) 단위로 읽기(read) 및 쓰기(write) 동작을 수행하고, 블록(block) 단위로 소거(erase) 동작을 수행한다. 낸드 플래시 메모리 장치는 읽기(read), 쓰기(write), 소거(erase) 동작 이외에 카피백(copy_back) 동작을 지원한다. 카피백 동작은 제 1 페이지(또는 소스 페이지)에 저장된 데이터를 제 2 페이지(또는 목표 페이지)로 옮기는 동작이다. 일반적으로 카피백 동작은 카피백 리드 동작(copy_back read operation), 카피백 프로그램 동작(copy_back program operation), 그리고 카피백 프로그램 베리파이 동작(copy_back program verify operation)으로 이루어진다.NAND flash memory devices perform read and write operations in units of pages, and erase operations in units of blocks. The NAND flash memory device supports a copy_back operation in addition to read, write, and erase operations. The copyback operation is an operation of moving data stored in the first page (or source page) to the second page (or target page). In general, the copyback operation includes a copy_back read operation, a copy_back program operation, and a copy_back program verify operation.
카피백 리드 동작은 소스 페이지에 저장된 데이터를 읽고 페이지 버퍼에 저장하는 동작이다. 카피백 프로그램 동작은 페이지 버퍼에 저장된 데이터를 외부로 읽어 내는 과정 없이 곧바로 목표 페이지에 다시 프로그램 하는 동작이다. 카피백 프로그램 베리파이 동작은 데이터가 목표 페이지에 올바르게 프로그램 되었는지를 확인하는 동작이다. 카피백 동작을 이용하면, 페이지 버퍼에 저장된 데이터를 외부로 독출하는 과정과 외부에서 페이지 버퍼로 데이터를 로딩하는 과정을 생략할 수 있으므로 낸드 플래시 메모리 장치의 속도를 빠르게 할 수 있다. The copyback read operation reads data stored in the source page and stores the data in the page buffer. The copyback program operation is an operation of directly reprogramming the target page without reading data stored in the page buffer to the outside. Copyback program Verify operation is to check whether data is programmed correctly in target page. Using the copyback operation, the process of reading data stored in the page buffer to the outside and loading data to the page buffer from the outside can be omitted, thereby speeding up the NAND flash memory device.
그러나 카피백 동작은 카피백 리드 동작 중에 1비트의 에러가 발생할 수 있고, 카피백 프로그램 동작 및 카피백 프로그램 베리파이 동작 중에 추가로 1비트의 에러가 더 발생할 수 있다. 따라서 카피백 동작을 완료한 후에 2비트의 에러가 발생할 가능성이 있다. 일반적인 낸드 플래시 메모리 장치에서 메모리 컨트롤러는 한 페이지에 대해서 1비트의 에러만을 정정할 수 있다. 따라서 카피백 동작에 의해 한 페이지에 2비트의 에러가 발생하는 경우에는 에러 정정이 불가능해진다. However, in the copyback operation, an error of 1 bit may occur during the copyback read operation, and an additional 1 bit error may occur during the copyback program operation and the copyback program verification operation. Therefore, there is a possibility that a 2-bit error occurs after completing the copyback operation. In a typical NAND flash memory device, the memory controller may correct only one bit of error per page. Therefore, when a 2-bit error occurs on one page by the copyback operation, error correction is impossible.
본 발명은 상술한 문제점을 해결하기 위하여 제안된 것으로, 본 발명의 목적은 카피백 동작 중에 에러가 발생되면 카피백 프로그램 동작을 종료하여 한 페이지에 2비트의 에러가 발생되는 것을 방지하는 낸드 플래시 메모리 장치 및 카피백 프로그램 방법을 제공하는데 있다.The present invention has been proposed to solve the above-described problem, and an object of the present invention is to terminate a copyback program operation when an error occurs during a copyback operation, thereby preventing a 2-bit error from occurring on one page. An apparatus and a copyback program method are provided.
상기 목적을 달성하기 위한 본 발명에 따른 낸드 플래시 메모리 장치의 카피 백 프로그램 방법은, a) 셀 어레이에 저장된 데이터를 읽는 단계; b) 상기 a) 단계에서 발생된 에러를 검출하는 단계; 및 c) 에러 검출 결과에 따라, 상기 a) 단계에서 읽은 데이터를 카피백 프로그램 하는 단계를 포함한다.A copy back program method of a NAND flash memory device according to the present invention for achieving the above object comprises the steps of: a) reading data stored in a cell array; b) detecting the error generated in step a); And c) copying the data read in step a) according to the error detection result.
이 실시예에 있어서, 본 발명에 따른 카피백 프로그램 방법은, 상기 에러 검출 결과, 에러가 검출되면 카피백 프로그램 동작을 종료한다.In this embodiment, the copyback program method according to the present invention ends the copyback program operation when an error is detected as a result of the error detection.
이 실시예에 있어서, 상기 a) 단계 이전에, 상기 셀 어레이에 데이터를 입력하는 동안에 상기 데이터에 대한 제 1 패러티를 생성하는 단계를 포함한다. 그리고 상기 b) 단계에서 에러를 검출하는 단계는, b1) 상기 페이지 버퍼에 저장된 데이터로부터 제 2 패러티를 생성하는 단계; b2) 상기 제 1 및 제 2 패러티를 비교하여 검출신호를 발생하는 단계; 및 b3) 상기 검출신호를 상태 레지스터에 저장하는 단계를 포함한다. 상기 상태 레지스터에 저장된 검출신호는 입출력 라인을 통해 외부로 출력된다.In this embodiment, prior to step a), generating a first parity for the data while inputting data to the cell array. And detecting the error in step b) comprises: b1) generating a second parity from data stored in the page buffer; b2) comparing the first and second parities to generate a detection signal; And b3) storing the detection signal in a status register. The detection signal stored in the status register is output to the outside through an input / output line.
이 실시예에 있어서, 상기 b) 단계에서, 에러 검출 동작은 고전압을 발생하고 비트라인을 셋업하는 동작과 동시에 이루어진다.In this embodiment, in step b), the error detection operation is performed simultaneously with the operation of generating a high voltage and setting up the bit line.
본 발명에 따른 낸드 플래시 메모리 장치는, 데이터를 저장하는 셀 어레이; 상기 데이터를 카피백 리드하는 페이지 버퍼; 카피백 리드 동작 동안에 발생된 에러를 검출하는 에러 검출기; 및 에러 검출 결과에 따라, 상기 페이지 버퍼에 저장된 데이터가 카피백 프로그램 되도록 상기 페이지 버퍼 및 상기 에러 검출기를 제어하는 제어장치를 포함한다.A NAND flash memory device according to the present invention includes a cell array for storing data; A page buffer for copying back the data; An error detector for detecting an error generated during the copyback read operation; And a control device for controlling the page buffer and the error detector such that data stored in the page buffer is copied back programmed according to an error detection result.
이 실시예에 있어서, 상기 제어 장치는, 상기 에러 검출 결과, 에러가 검출 되면 카피백 프로그램 동작이 종료되도록 상기 페이지 버퍼 및 상기 에러 검출기를 제어한다.In this embodiment, the control device controls the page buffer and the error detector such that a copyback program operation is terminated when an error is detected as a result of the error detection.
이 실시예에 있어서, 상기 셀 어레이는 상기 데이터에 대한 제 1 패러티를 저장한다. 그리고 상기 에러 검출기는, 상기 페이지 버퍼에 저장된 데이터를 입력받고 제 2 패러티를 생성하는 패러티 발생기; 및 상기 제 1 및 제 2 패러티를 비교하여 검출신호를 발생하는 비교기를 포함한다. 상기 제어장치는 상기 검출신호를 저장하는 상태 레지스터를 포함한다. 상기 상태 레지스터에 저장된 검출신호는 입출력 라인을 통해 외부로 출력된다.In this embodiment, the cell array stores a first parity for the data. The error detector may include a parity generator for receiving data stored in the page buffer and generating a second parity; And a comparator comparing the first and second parities to generate a detection signal. The control device includes a status register for storing the detection signal. The detection signal stored in the status register is output to the outside through an input / output line.
본 발명에 따른 낸드 플래시 메모리 장치의 다른 일면은, 데이터 및 상기 데이터에 대한 제 1 패러티를 저장하는 셀 어레이; 상기 데이터 및 상기 제 1 패러티를 카피백 리드하는 페이지 버퍼; 상기 페이지 버퍼에 저장된 데이터를 입력받고, 제 2 패러티를 생성하는 제 1 패러티 발생기; 상기 제 1 및 제 2 패러티를 비교하고, 검출신호를 발생하는 비교기; 및 상기 검출신호의 결과에 따라, 상기 페이지 버퍼에 저장된 데이터가 카피백 프로그램 되도록 상기 페이지 버퍼, 상기 제 1 패러티 발생기, 그리고 상기 비교기를 제어하는 제어장치를 포함한다.Another aspect of the NAND flash memory device according to the present invention includes: a cell array storing data and a first parity with respect to the data; A page buffer for copying back the data and the first parity; A first parity generator for receiving data stored in the page buffer and generating a second parity; A comparator for comparing the first and second parities and generating a detection signal; And a controller for controlling the page buffer, the first parity generator, and the comparator so that the data stored in the page buffer is copied back programmed according to the detection signal.
이 실시예에 있어서, 상기 제어 장치는, 상기 검출신호가 페일신호이면 카피백 프로그램 동작이 종료되도록 상기 페이지 버퍼, 상기 제 1 패러티 발생기, 그리고 비교기를 제어한다.In this embodiment, the control device controls the page buffer, the first parity generator, and the comparator to terminate a copyback program operation if the detection signal is a fail signal.
이 실시예에 있어서, 상기 셀 어레이는, 메인 셀 어레이와 리던던시 셀 어레이를 포함하되; 상기 메인 셀 어레이는 상기 데이터를 저장하며; 상기 리던던시 셀 어레이는 상기 제 1 패러티를 저장한다. 그리고 상기 페이지 버퍼는, 메인 페이지 버퍼와 리던던시 페이지 버퍼를 포함하되; 상기 메인 페이지 버퍼는 상기 메인 셀 어레이에 저장된 데이터를 카피백 리드하며; 상기 리던던시 페이지 버퍼는 상기 리던던시 셀 어레이에 저장된 제 1 패러티를 카피백 리드한다.In this embodiment, the cell array includes a main cell array and a redundant cell array; The main cell array stores the data; The redundancy cell array stores the first parity. And the page buffer includes a main page buffer and a redundancy page buffer; The main page buffer copies back data stored in the main cell array; The redundancy page buffer copies back the first parity stored in the redundancy cell array.
이 실시예에 있어서, 상기 제어장치는 상기 검출신호를 저장하는 상태 레지스터를 포함한다. 상기 상태 레지스터에 저장된 검출신호는 입출력 라인을 통해 외부에 출력된다.In this embodiment, the control device includes a status register for storing the detection signal. The detection signal stored in the status register is output to the outside through an input / output line.
이 실시예에 있어서, 본 발명에 따른 낸드 플래시 메모리 장치는, 상기 셀 어레이에 데이터를 입력하는 동안에 상기 제 1 패러티를 생성하는 제 2 패러티 발생기를 더 포함한다.In this embodiment, the NAND flash memory device according to the present invention further includes a second parity generator for generating the first parity while inputting data to the cell array.
본 발명에 따른 낸드 플래시 메모리 장치 및 그것의 카피백 프로그램 방법은, 카피백 동작 중에 에러가 발생되면 카피백 프로그램 동작을 종료하기 때문에 한 페이지에 2비트의 에러가 발생되는 것을 방지할 수 있다.The NAND flash memory device and its copyback program method according to the present invention can prevent a 2-bit error from occurring on one page because the copyback program operation is terminated when an error occurs during the copyback operation.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.DETAILED DESCRIPTION Hereinafter, exemplary embodiments of the present invention will be described with reference to the accompanying drawings so that those skilled in the art may easily implement the technical idea of the present invention. do.
도 1은 본 발명의 바람직한 실시예에 따른 낸드 플래시 메모리 장치를 보여주는 블록도이다. 도 1을 참조하면, 상기 낸드 플래시 메모리 장치(100)는 셀 어레이(110), 페이지 버퍼(120), 칼럼 선택 회로(130), 패러티 발생기(140, 150), 데이터 입력 버퍼(160), 비교기(170), 제어로직(180), 클락 발생기(190), 리던던시 셀 어레이(210), 그리고 리던던시 페이지 버퍼(220)를 포함한다.1 is a block diagram illustrating a NAND flash memory device according to an exemplary embodiment of the present invention. Referring to FIG. 1, the NAND
상기 데이터 입력 버퍼(160)는 입출력 라인(IO)을 통해 데이터를 입력받는다. 상기 데이터는 보통 1바이트(byte) 단위 또는 1워드(word) 단위로 입력된다. 여기에서, 1 바이트는 8비트(bits)이고 1워드는 16비트(bits)이다. 상기 데이터 입력 버퍼(150)는 입력받은 데이터를 상기 칼럼 선택 회로(130)와 상기 제 1 패러티 발생기(150)에 공급한다.The
상기 칼럼 선택 회로(130)는 칼럼 어드레스(ADDR) 및 어드레스 클락신호(ACLK)에 응답하여 상기 데이터 입력 버퍼(160)로부터 제공되는 데이터를 상기 페이지 버퍼(120)로 전달한다. 상기 칼럼 어드레스(ADDR)는 외부에서 인가되며, 상기 칼럼 선택 회로(130) 내부에 있는 칼럼 디코더(도시되지 않음)에 의해 디코딩된다. 디코딩된 어드레스 신호는 상기 칼럼 선택 회로(130) 내부에 있는 와이 게이트 회로(Y_Gate Circuit)(도시되지 않음)에 있는 트랜지스터를 턴-온 시킨다. 상기 어드레스 클락신호(ACLK)는 상기 칼럼 선택 회로(130) 내부에 있는 어드레스 카운터(도시되지 않음)를 동작시켜서 칼럼 어드레스를 순차적으로 증가시킨다. 이와 같은 동작에 의해 상기 데이터 입력 버퍼(160)에서 제공되는 데이터는 상기 칼럼 선택 회로(130)를 지나 상기 페이지 버퍼(120)에 입력된다. 상기 칼럼 선택 회로(130) 내부에 있는 칼럼 디코더, 와이 게이트 회로, 어드레스 카운터는 이 기술 분야의 당업자에게 잘 알려져 있으므로 상세한 설명은 생략한다.The
한편, 상기 제 1 패러티 발생기(150)는 상기 데이터 입력 버퍼(160)로부터 제공된 데이터를 입력받아서 에러 검출 코드(Error Detection Code; EDC)를 생성한 다. 상기 제 1 패러티 발생기(150)에서 생성된 에러 검출 코드를 제 1 패러티(first parity)라고 정의한다. 상기 제 1 패러티 발생기(150)는 패러티 클락신호(PCLK)에 동기되어 입력된 1페이지의 데이터에 대해 1비트의 에러 정보를 갖는 제 1 패러티를 생성한다. 상기 제 1 패러티 발생기(150)는 생성된 제 1 패러티를 상기 리던던시 페이지 버퍼(220)에 공급한다.Meanwhile, the
상기 페이지 버퍼(120) 및 리던던시 페이지 버퍼(220)는 입력받은 데이터 및 제 1 패러티를 임시적으로 저장한다. 상기 데이터 및 제 1 패러티는 프로그램 동작에 의해 각각 상기 셀 어레이(110) 및 리던던시 셀 어레이(210)의 소스 페이지에 프로그램된다.The
도 1에는 도시되어 있지 않지만, 상기 셀 어레이(110)는 복수개의 블록들(Blocks)로 나누어져 있고, 각 블록은 복수개의 페이지들(Pages)로 이루어지고, 각 페이지는 하나의 워드라인을 공유하는 복수개의 메모리 셀들(Memory Cells)로 이루어진다. 일반적으로, 각 블록은 16개, 32개, 또는 64개 등의 페이지들로 이루어지고, 각 페이지는 512 바이트(byte) 개 또는 2048 바이트(byte) 개의 메모리 셀들로 이루어진다. Although not shown in FIG. 1, the
상기 셀 어레이(110) 및 리던던시 셀 어레이(210)의 소스 페이지에 프로그램된 데이터는 카피백 리드 동작에 의해 다시 상기 페이지 버퍼(120) 및 리던던시 페이지 버퍼(220)에 저장된다. 이때, 상기 셀 어레이(110)의 소스 페이지에 프로그램된 데이터를 읽는 과정에서 1비트의 에러가 발생될 수 있다. Data programmed in the source pages of the
상기 페이지 버퍼(120) 및 리던던시 페이지 버퍼(220)에 저장된 데이터는 다 시 카피백 프로그램 동작에 의해 상기 셀 어레이(110) 및 리던던시 셀 어레이(210)의 목표 페이지에 카피백 프로그램된다. 이때, 상기 페이지 버퍼(120)에 저장된 데이터가 목표 페이지에 카피백 프로그램되는 동안에, 상기 페이지 버퍼(120)에 저장된 데이터는 상기 칼럼 선택 회로(130)를 지나 제 2 패러티 발생기(140)에 입력된다. Data stored in the
상기 제 2 패러티 발생기(140)는 상기 제 1 패러티 발생기(150)와 동일한 동작에 의해 에러 검출 코드(EDC)를 생성한다. 상기 제 2 패러티 발생기(140)에서 생성된 에러 검출 코드를 제 2 패러티(second parity)라고 정의한다. 상기 제 2 패러티는 패러티 클락신호(PCLK)에 동기되어 생성되며, 생성된 제 2 패러티(Y)는 상기 비교기(170)에 제공된다.The
상기 비교기(170)는 상기 제 2 패러티 발생기(140)에서 제공된 제 2 패러티(Y)와 상기 리던던시 페이지 버퍼(220)에서 제공된 제 1 패러티(X)를 비교하여 검출신호를 발생한다. 만약, 페일이 발생되지 않았으면 상기 제 1 패러티(X)와 상기 제 2 패러티(Y)는 같은 값을 가진다. 이때 상기 비교기(170)는 클락신호(FCLK)에 동기되어 패스신호(Pass)를 발생한다. 그러나 페일이 발생하여 상기 제 1 패러티(X)와 상기 제 2 패러티(Y)가 일치하지 않으면, 상기 비교기(170)는 클락신호(FCLK)에 동기되어 페일신호(Fail)를 발생한다. 상기 패스신호 또는 페일신호는 상기 제어로직(180)에 제공된다.The
상기 제어로직(180)은 내부에 상태 레지스터(181)를 구비한다. 상기 상태 레지스터(181)는 상기 비교기(170)에서 제공된 패스신호 또는 페일신호를 저장한다. 상기 상태 레지스터(181)에 저장된 패스신호 또는 페일신호는 입출력 라인(IO)을 통해 외부로 출력된다. 한편, 상기 제어로직(180)은 상기 낸드 플래시 메모리 장치(100)의 제반 동작을 제어한다. 특히 상기 비교기(170)에서 페일신호를 입력받으면 카피백 프로그램이 수행되지 않도록 상기 페이지 버퍼(120)를 제어한다. The
상기 클락 발생기(190)는 상기 제어로직(180)에 의해 제어되며, 상기 칼럼 선택 회로(130) 내에 있는 어드레스 카운터(도시되지 않음)를 동작시키기 위한 어드레스 클락신호(ACLK), 상기 제 1 및 제 2 패러티 발생기(140, 150)로부터 제 1 및 제 2 패러티를 생성시키기 위한 패러티 클락신호(PCLK), 그리고 상기 비교기(170)로부터 패스신호 또는 페일신호를 발생시키기 위한 클락신호(FCLK)를 발생한다.The
본 발명에 따른 낸드 플래시 메모리 장치(100)는 데이터 입력시 제 1 패러티를 생성하고, 상기 제 1 패러티를 리던던시 셀 어레이(210)에 저장한다. 그리고 카피백 리드 동작 중에 발생된 에러를 검출하기 위해 제 2 패러티를 생성하고, 상기 제 1 패러티와 비교한다. 비교결과, 상기 제 1 및 제 2 패러티가 일치하면 정상적으로 카피백 프로그램 동작이 수행된다. 그러나 상기 제 1 및 제 2 패러티가 일치하지 않으면, 카피백 프로그램이 수행되지 않고 카피백 동작은 종료된다. The NAND
도 2는 본 발명의 바람직한 실시예에 따른 낸드 플래시 메모리 장치의 카피백 프로그램 방법을 보여주는 순서도이다. 도 2를 참조하여 본 발명에 따른 낸드 플래시 메모리 장치의 카피백 프로그램 방법을 참조번호에 따라 순차적으로 설명한다.2 is a flowchart illustrating a copyback program method of a NAND flash memory device according to an exemplary embodiment of the present invention. A copyback program method of a NAND flash memory device according to the present invention will be described sequentially with reference to FIG. 2.
우선, S110 단계에서는, 셀 어레이에 데이터를 입력하고 상기 데이터에 대한 제 1 패러티를 생성한다. 상기 제 1 패러티는 상기 셀 어레이(도 1 참조)(110)에 데이터가 입력되는 동안에 생성된다. 상기 데이터는 셀 어레이(110)의 소스 페이지에 저장되고, 상기 제 1 패러티는 리던던시 셀 어레이(도 1 참조)(210)의 소스 페이지에 저장된다.First, in step S110, data is input to the cell array and a first parity is generated for the data. The first parity is generated while data is input to the cell array 110 (see FIG. 1). The data is stored in the source page of the
S120 단계에서는, 상기 셀 어레이(110) 및 리던던시 셀 어레이(210)의 소스 페이지에 저장된 데이터 및 제 1 패러티를 읽고, 읽은 데이터 및 제 1 패러티를 페이지 버퍼(도 1 참조)(120) 및 리던던시 페이지 버퍼(도 1 참조)(220)에 저장한다. 이를 카피백 리드 동작(copy_back read operation)이라 한다. 카피백 리드 동작을 수행하는 도중에 1비트의 에러가 발생될 수 있다.In operation S120, the data and first parity stored in the source page of the
다음으로 상기 페이지 버퍼(120) 및 리던던시 페이지 버퍼(220)에 저장된 데이터 및 제 1 패러티를 상기 셀 어레이(110) 및 리던던시 셀 어레이(210)의 목표 페이지에 프로그램하는 동작이 수행된다. 이러한 동작을 카피백 프로그램 동작(copy_back program operation)이라 한다. 도 2에서 카피백 프로그램 동작은 S130 단계, S140 단계, S150 단계, 그리고 S160 단계를 포함한다.Next, an operation of programming data and a first parity stored in the
S130 단계에서는, 카피백 프로그램 동작을 위한 준비 과정으로서 고전압을 발생하고 비트라인을 셋업한다. 여기에서, 고전압은 잘 알려진 바와 같이 낸드 플래시 메모리 장치 내에 있는 고전압 발생회로(또는, 차지펌프회로)에서 발생되며, 발생된 고전압은 워드라인에 공급된다. 비트라인을 셋업(set_up)한다는 것은 비트라인에 프로그램 전압(예를 들면, 0V)을 인가하는 것을 의미한다.In step S130, as a preparation for the copyback program operation, a high voltage is generated and a bit line is set up. Here, the high voltage is generated in a high voltage generating circuit (or charge pump circuit) in the NAND flash memory device as is well known, and the generated high voltage is supplied to the word line. Setting up the bit line (set_up) means applying a program voltage (for example, 0V) to the bit line.
도 2를 참조하면, 상기 S130 단계와 병행하여 EDC 스캔(Error Detection Code Scan) 동작이 수행된다. EDC 스캔 동작은 S210 단계 및 S220 단계를 포함한다.Referring to FIG. 2, an EDC scan operation is performed in parallel with step S130. The EDC scan operation includes steps S210 and S220.
S210 단계에서는, 상기 S120 단계에서 페이지 버퍼(120)에 저장된 데이터를 입력받고 제 2 패러티를 생성한다. In operation S210, data stored in the
S220 단계에서는, 상기 S120 단계에서 리던던시 페이지 버퍼(220)에 저장된 제 1 패러티 및 상기 S210 단계에서 생성된 제 2 패러티를 비교한다. 상기 제 1 및 제 2 패러티가 일치하면 패스신호(Pass)가 발생되고, 일치하지 않으면 페일신호(Fail)가 발생된다. 여기에서 패스신호가 발생된 것은 카피백 리드 동작 중에 에러가 발생되지 않은 것을 의미하며, 페일신호가 발생된 것은 에러가 발생된 것을 의미한다. 도 2에는 도시되어 있지 않지만, 상기 S220 단계에서 발생된 패스신호 또는 페일신호를 상태 레지스터(도 1 참조)(181)에 저장된다. 상기 상태 레지스터(181)에 저장된 데이터는 입출력 라인을 통해 외부로 출력된다.In step S220, the first parity stored in the
다시 도 2를 참조하면, S140 단계에서는, 상기 제 1 및 제 2 패러티가 일치하는지를 조사한다. 상기 제 1 및 제 2 패러티가 일치하면 패스신호(Pass)가 발생되고 다음 단계(S150)가 진행된다. 그러나 상기 제 1 및 제 2 패러티가 일치하지 않으면 페일신호(Fail)가 발생되고 카피백 동작은 종료된다. 즉, 카피백 프로그램 동작이 수행되지 않는다. 여기에서 패스신호가 발생된 것은 카피백 리드 동작 중에 에러가 발생되지 않은 것을 의미하며, 페일신호가 발생된 것은 에러가 발생된 것을 의미한다. 도 2에는 도시되어 있지 않지만, 상기 S220 단계에서 발생된 패스신호 또는 페일신호를 상태 레지스터(도 1 참조)(181)에 저장된다. 상기 상태 레지스터(181)에 저장된 데이터는 입출력 라인을 통해 외부로 출력된다.Referring back to FIG. 2, in step S140, it is checked whether the first and second parities match. If the first and second parities coincide with each other, a pass signal Pass is generated and a next step S150 is performed. However, if the first and second parities do not match, a fail signal is generated and the copyback operation is terminated. That is, the copyback program operation is not performed. Here, the generation of the pass signal means that no error occurred during the copyback read operation, and the occurrence of the fail signal means that the error occurred. Although not shown in FIG. 2, the pass signal or fail signal generated in step S220 is stored in the status register (see FIG. 1) 181. Data stored in the
S150 단계에서는, 선택된 워드라인에 고전압(예를 들면, 15V~20V)을 인가하여 카피백 프로그램을 실행한다. In step S150, a copyback program is executed by applying a high voltage (for example, 15V to 20V) to the selected word line.
S160 단계에서는, 카피백 프로그램을 실행한 후에 다음 동작을 위해 워드라인 및 비트라인을 초기상태로 만든다. 이를 프로그램 리커버리 동작(program recovery operation)이라 한다.In step S160, after executing the copyback program, the word line and the bit line are initialized for the next operation. This is called a program recovery operation.
S170 단계에서는, 카피백 프로그램이 되었는지 페이지 버퍼(120)에 저장된 데이터를 스캔닝(scanning)한다. 이러한 스캔닝 동작을 프로그램 베리파이 동작(program verify operation)이라 한다. 페이지 버퍼(120)에 저장된 데이터가 목표 페이지에 프로그램 되었으면 페이지 버퍼(120)의 데이터는 "0"에서 "1"로 바뀌게 된다. 프로그램 베리파이 동작은 페이지 버퍼(120)에 데이터 "0"이 존재하는지를 확인하는 동작이다.In operation S170, the data stored in the
S180 단계에서는, 프로그램이 올바르게 되었는가를 확인한다. 즉, 상기 S170 단계에서 페이지 버퍼(120)에 저장된 데이터가 모두 "1"로 바뀌었는지를 확인한다. 만약, 페이지 버퍼(120)의 데이터가 모두 "1"이면, 카피백 동작을 종료한다. 그러나 페이지 버퍼(120)의 데이터에 "0"이 존재하면 다음 단계(S190)를 수행한다.In step S180, it is checked whether the program is correct. That is, it is checked whether all data stored in the
S190 단계에서는, 카피백 프로그램을 다시 실행하기 위한 준비단계로서, 워드라인 및 비트라인을 셋업한다. 즉, 워드라인에 상기 S130 단계에서 발생한 고전압보다 약간 높은 전압을 인가하고, 비트라인에 프로그램 전압(예를 들면, 0V)을 인가한다. 그리고, 상기 S150 단계 내지 S180 단계를 반복 수행한다. In step S190, as a preparation step for executing the copyback program again, the word line and the bit line are set up. That is, a voltage slightly higher than the high voltage generated in step S130 is applied to the word line, and a program voltage (for example, 0V) is applied to the bit line. Then, the steps S150 to S180 are repeatedly performed.
본 발명에 따른 카피백 프로그램 방법은 데이터 입력시 제 1 패러티를 생성하고, 상기 제 1 패러티를 리던던시 셀 어레이(210)에 저장한다. 그리고 카피백 리드 동작 중에 발생된 에러를 검출하기 위해 제 2 패러티를 생성하고, 상기 제 1 패러티와 비교한다. 비교결과, 상기 제 1 및 제 2 패러티가 일치하면 정상적으로 카피백 프로그램 동작이 수행되고, 상기 제 1 및 제 2 패러티가 일치하지 않으면 카피백 프로그램이 수행되지 않고 카피백 동작은 종료된다. The copyback program method according to the present invention generates a first parity upon data input and stores the first parity in the
한편, 본 발명의 상세한 설명에서는 구체적인 실시예에 관하여 설명하였으나, 본 발명의 범위에서 벗어나지 않는 한도 내에서 여러 가지 변형이 가능함은 물론이다. 그러므로 본 발명의 범위는 상술한 실시예에 국한되어 정해져서는 안되며 후술하는 특허청구범위 뿐만 아니라 이 발명의 특허청구범위와 균등한 것들에 의해 정해져야 한다.On the other hand, in the detailed description of the present invention has been described with respect to specific embodiments, various modifications are of course possible without departing from the scope of the invention. Therefore, the scope of the present invention should not be limited to the above-described embodiments, but should be defined by the equivalents of the claims of the present invention as well as the following claims.
상술한 바와 같이 본 발명에 따른 낸드 플래시 메모리 장치 및 카피백 프로그램 방법에 의하면, 카피백 동작 중에 에러가 발생되면, 카피백 프로그램을 수행하지 않고 카피백 동작을 종료하기 때문에 목표 페이지에 2비트의 에러가 발생되는 것을 방지할 수 있다.As described above, according to the NAND flash memory device and the copyback program method according to the present invention, if an error occurs during the copyback operation, a 2-bit error occurs in the target page because the copyback operation is terminated without executing the copyback program. Can be prevented from occurring.
Claims (22)
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