KR20060018542A

KR20060018542A - 메모리 자체 테스트 회로 생성기

Info

Publication number: KR20060018542A
Application number: KR1020040066950A
Authority: KR
Inventors: 장훈; 심은성; 이정민; 이찬영
Original assignee: 장훈
Priority date: 2004-08-25
Filing date: 2004-08-25
Publication date: 2006-03-02
Also published as: KR100683436B1

Abstract

본 발명은 메모리 자체 테스트 회로 생성기에 관한 것으로, 보다 자세하게는 사용자에게 메모리 구조와 메모리 테스트 알고리즘의 정보를 입력받아 자동으로 BIST IP를 생성해 주는 CAD 툴에 관한 것이다.

본 발명의 메모리 자체 테스트 회로 생성기는 메모리 자체 테스트를 위한 메모리 모델 설정 정보를 입력 받아 메모리 모델을 기술하는 단계; 상기 메모리 모델 기술 단계에서 테스트하기 위해 생성된 메모리 모델을 등록하는 메모리 구성 단계; 메모리 테스트에 적용할 알고리즘을 고장별로 선택하거나 종래의 알고리즘 중에서 선택하는 알고리즘 구성 단계 및 상기의 선택된 메모리 모델 및 테스트 알고리즘을 적용하여 시스템 온 칩에 내장 가능한 BIST Verilog 파일을 생성 및 출력하는 BIST IP 생성 단계를 포함하여 이루어짐에 기술적 특징이 있다.

따라서, 본 발명의 메모리 자체 테스트 회로 생성기는 사용자에게 메모리 구조와 메모리 테스트 알고리즘의 정보를 입력받아 자동으로 BIST IP를 생성함으로써 반도체 집적 메모리의 모델 및 개수에 상관없이 효율적으로 테스트할 수 있는 효과가 있다.

메모리 테스트, BIST, 회로 생성기

Description

메모리 자체 테스트 회로 생성기{Generator of memory BIST circuit}

도 1은 테스트를 위한 메모리의 기능모델을 나타낸 도면이다.

도 2는 이중 포트 메모리의 내부구조를 나타낸 도면이다.

도 3은 메모리 자체 테스트 회로 생성기의 동작 순서를 나타낸 도면이다.

도 4는 테스트 알고리즘 최적화 순서도를 나타낸 도면이다.

도 5는 이중 포트 메모리 셀 고장 분류를 나타낸 도면이다.

도 6은 이중 포트 메모리 고장을 검출하는 알고리즘을 나타낸 도면이다.

도 7은 입력, 출력 신호를 모두 정의 했을 때의 이중 포트 메모리 구조도이다.

도 8은 사용자가 원하는 신호만을 선택해 만든 이중 포트 메모리 구조도의 하나의 실시예이다.

도 9는 도 7에 표현된 신호들의 기능을 나타낸 도면이다.

도 10은 다중 포트 메모리 구조를 나타낸 도면이다.

도 11은 단일 포트 메모리의 BIST IP 구조를 나타낸 도면이다.

도 12는 다중 포트 메모리의 BIST IP 구조를 나타낸 도면이다.

도 13은 플래시 메모리를 테스트하기 위한 BIST 구조를 나타낸 도면이다.

도 14는 플래시 메모리 BIST 제어부의 테스트모드 상태도이다.

도 15는 플래시 메모리 BIST 제어부의 분석모드 상태도이다.

도 16은 플래시 메모리 BIST 테스트 패턴 생성부의 상태도이다.

도 17은 고장 모델을 선택하여 March 알고리즘을 생성하는 툴을 나타낸 도면이다.

도 18은 GenMBC의 전체 사용자 인터페이스를 나타낸 도면이다.

도 19는 메모리 모델 생성 사용자 인터페이스를 나타낸 도면이다.

도 20은 메모리 모델의 읽기/쓰기 동작 파형의 실시예를 나타낸 도면이다.

도 21은 메모리 모델 등록 사용자 인터페이스를 나타낸 도면이다.

도 22는 테스트 알고리즘 적용 사용자 인터페이스를 나타낸 도면이다.

<도면의 주요부분에 대한 부호의 설명>

100 : GenMBC 설정 정보 110 : GenMBC

120 : 메모리 BIST IP 200 : Memory Model 메뉴

210 : Memory Config 메뉴 220 : Algorithm Config 메뉴

230 : MBIST Gen 메뉴

본 발명은 메모리 자체 테스트 회로 생성기에 관한 것으로, 보다 자세하게는 사용자에게 메모리 구조와 메모리 테스트 알고리즘의 정보를 입력받아 자동으로 BIST(Built-In Self Test) IP(Intellectual property)를 생성해 주는 CAD 툴에 관한 것이다.

반도체 집적 회로의 집적도의 증가로 인한 다수의 내장된 메모리를 테스트하기 위해서는 집적회로의 입출력 핀으로부터 직접 접근할 수 없기 때문에 점점 더 복잡하고 구현이 어려워지게 된다. 상기와 같은 문제점을 해결하기 위해서 테스트 용이화 설계(Design For Testability) 기법을 적용한 칩 설계 기법이 도입되게 되었다. 테스트 용이화 설계 기법은 칩 내부 노드들의 관측 용이도(observability)와 조절 용이도(controllability)가 향상되도록 설계하는 방법으로 스캔 기법, BIST 기법, Ad-hoc 기법 등이 있다. 특히, BIST 기법은 칩의 동작 주파수에서 테스트가 수행 가능하므로 테스트 소요시간이 적게 걸리며, 테스트 응답의 비교를 위해 부수적인 테스트 장비가 필요하지 않다는 장점을 지니고 있다. 이러한 장점으로 인하여 많은 칩에서 BIST 기법을 적용하고 있다.

이러한 칩들을 이용하여 하나의 시스템을 구성할 때 기판 수준의 테스팅 또한 필요하다. 기판 수준 테스팅은 표면장착(surface mount) 기술의 발달로 칩간의 연결선들이 표면으로 드러나지 않는 경우가 증가함에 따라 테스팅의 어려움도 증가하게 되었다. 따라서, 이를 해결하기 위한 설계 기법이 필요하게 되었으며 기판 수준에서의 테스팅을 지원할 수 있는 테스트 용이화 설계 기법 기술이 현재까지 많이 연구되고 있다.

실제 메모리에서의 고장은 매우 다양한 형태로 나타나게 된다. 따라서 메모리의 정상적인 동작에 영향을 미칠 수 있는 고장의 모든 경우에 대해서 테스트를 수행한다는 것은 실질적으로 불가능하다. 그러나 메모리 테스트의 목적은 특수한 경우를 제외하고는 고장의 유형이나 위치를 파악하기 보다는 단순히 고장의 발생 유무를 파악하는 것이다. 그러므로 일반적인 메모리 테스트에서의 메모리 테스트는 먼저 메모리의 구조를 기능 모델로 단순화시킨다.

도 1은 테스트를 위한 메모리의 기능모델을 나타낸 도면이다. 이 경우 메모리는 메모리 셀 배열(memory cell array), 주소 디코더(address decoder), 읽기/쓰기 회로(read/write logic)로 구성된다. 각각의 모듈에서 발생 가능한 고장들은 발생 위치에 따라 나눌 수 있다. 이러한 기능적 모델에서 발생 가능한 고장들은 크게 주소 디코더 고장(address decoder fault), 고착 고장(stuck-at fault), 천이 고장(transition fault), 결합 고장(coupling fault) 등으로 분류할 수 있다. 고착 고장 및 천이고장은 하나의 메모리 셀을 고려한 고장 모델이고, 결합 고장은 두 개의 셀을 함께 고려한 고장 모델이다.

주소 디코더 고장은 특정 주소로 메모리의 어떤 셀도 접근할 수 없는 고장과 한 주소가 두 개의 메모리 셀을 접근하는 고장, 그리고 서로 다른 주소로 하나의 메모리 셀을 접근하는 고장으로 나뉘어 진다.

고착 고장은 메모리 셀의 값이 논리값 0이나 1로 고정되어 그 논리 값이 변하지 않는 고장으로서, 논리값이 0에 고정되는 고착-0(stuck-at-0) 고장과 1에 고정되는 고착-1(stuck-at-1) 고장이 있다. 고착 고장을 검출하기 위한 테스트는 각 각의 모든 셀에 0과 1을 읽고 쓸 수 있어야 한다.

천이 고장은 메모리 셀의 논리 값이 0에서 1(상향 천이), 또는 1에서 0(하향 천이)으로의 천이가 되지 않는 고장이다. 천이 고장을 검출하기 위한 테스트는 각각의 모든 셀에 상향 천이와 하향 천이를 일으킬 수 있어야 하고, 다른 천이가 더 이상 발생되기 전에 셀의 값을 읽을 수 있어야 한다. 결합 고장은 특정 메모리 셀에서 논리 값의 천이가 일어날 때, 이 셀과 연관된 다른 메모리 셀의 값이 변하는 고장이다.

결합 고장에는 한 셀의 천이가 다른 셀의 내용을 바꾸는 반전 결합 고장(inversion coupling fault)과 한 셀의 천이가 다른 셀의 내용을 0이나 1의 논리 값으로 고정시키는 동행 결합 고장(idempotent coupling fault)이 있다. 결합 고장 <↑;1> 은 결합 셀에서 상향 천이가 발생할 때 피결합 셀의 값이 1로 고착되는 고장이고, <↑;0> 고장은 결합 셀에서 상향 천이가 발생할 때, 피결합 셀의 값이 0으로 고착되는 고장이다. <↓;0> 고장과 <↓;1> 고장은 결합 셀에서 하향 천이가 발생할 때, 피결합 셀의 값이 각각 0과 1로 고착되는 고장이다. 결합 고장을 검출하기 위해서는 발생 가능한 모든 경우의 결합 고장을 활성화시키고, 결합된 셀에 어떤 값을 쓰기 전에 이를 읽어볼 수 있으면 된다.

메모리는 위치하는 곳에 따라 크게 독립형(stand-alone) 메모리와 내장형(embedded) 메모리로 구분할 수 있다. 내장형 메모리는 입출력 신호를 칩의 외부에서 제어하거나 관찰하여야 하기 때문에 독립형 메모리보다 테스트하기가 매우 어렵다. 또한, 앞에서 설명한 바와 같이 메모리 자체의 구조적 특성상 일반적으 로 사용되는 고착 고장(stuck-at fault) 모델로는 검출할 수 없는 복잡한 고장 형태들이 발생하기 때문에 메모리의 고장을 검출하기 위해서는 많은 양의 테스트 패턴을 인가해야만하고, 일반적으로 메모리 BIST 기법을 이용하여 테스트하는 것이 불문율로 받아들여진다.

상기의 메모리 고장들을 검출할 수 있는 March 기반의 다양한 메모리 테스트 알고리즘들이 현재까지 많이 개발되었다. 현재 널리 사용되고 있는 March C- 테스트 알고리즘은 상기의 주소 디코더 고장, 고착 고장, 천이 고장, 결합 고장 등을 모두 검출할 수 있으며, 그 알고리즘은 다음과 같이 표시된다.

↓(w0); ↓(r0,w1); ↓(r1,w0); ↑(r0, w1); ↑(r1, w0); ↑(r0)

M0 M1 M2 M3 M4 M5

알고리즘에서 사용된 기호 ↓, ↑, w0, w1, r0, r1의 정의는 다음과 같다.

↓ : 메모리의 주소를 높은 주소에서 낮은 주소로 감소

↑ : 메모리의 주소를 낮은 주소에서 높은 주소로 증가

w0 : 메모리 셀에 논리값 0 쓰기

w1 : 메모리 셀에 논리값 1 쓰기

r0 : 메모리 셀에서 논리값 0 읽기

r1 : 메모리 셀에서 논리값 1 읽기

예를 들어 M1 동작은 메모리 주소를 감소시키면서 현재 주소에 해당하는 셀 에 논리값 0을 읽고 논리값 1을 쓰는 동작이다.

메모리는 읽고 쓰는 단위에 따라 비트 단위의 메모리와 워드 단위의 메모리로 구분할 수 있는데 워드단위의 메모리는 비트 단위의 메모리와는 달리 워드 단위로 읽기와 쓰기가 일어나게 된다. 워드는 두 개 이상의 비트로 구성되므로 워드 단위의 메모리 테스트는 하나의 워드 내에서 발생될 수 있는 고장 마스킹(fault masking)의 문제를 고려해야만 한다. 이러한 워드단위의 메모리 테스트에서 하나의 비트 패턴만으로는 워드 내에서 비트간에 발생할 수 있는 고장 마스킹의 문제를 해결할 수 없으므로 이 고장들을 검출하기 위해서는 배경 데이터(background data)라고 불리는 비트 패턴들이 필요하다. 배경 데이터로 사용될 수 있는 비트 패턴들은 앞에서 언급한 고장 마스킹 문제를 해결할 수 있어야만 하며, 필요한 비트 패턴들의 수는 한 워드의 비트 수에 의해 결정된다. 한 워드의 비트 수가 m이라면 [log2m]+1개 이상의 배경 데이터가 사용되어야 한다.

도 2는 다중 포트 메모리의 한 종류인 2-읽기/2-쓰기가 가능한 이중 포트 메모리의 내부구조를 나타낸 도면이다. 다중 포트 메모리는 하나의 공통된 메모리 셀 배열과 이를 접근할 수 있는 복수 개의 입출력 회로로 구성된다. 대부분의 다중 포트 메모리 테스트 알고리즘들은 다중 포트 메모리를 여러 개의 단일 포트 메모리로 여기고 각각의 포트에 대해 독립적으로 기존의 단일 포트 메모리 테스트를 위한 알고리즘을 이용하여 테스트를 수행한다. 따라서 기존의 다중 포트 메모리 테스트 알고리즘을 이용하여 포트수가 P개인 다중 포트 메모리를 시간 복잡도가 T인 단일 포트 메모리 테스트 알고리즘을 이용하여 테스트하는 데는 P*T의 시간이 소요된다. 기존의 다중 포트 메모리 테스트 알고리즘들은 다중 포트 메모리를 여러개의 단일 포트 메모리의 조합으로 여기기 때문에 테스트 수행 시간이 포트수에 비례하는 문제점을 갖고 있다.

종래의 대부분의 상용 툴들은 생성된 회로를 게이트 수준의 회로로 제공하기 때문에 사용자가 선택적으로 사용할 수 있는 BIST 관련 명령어를 회로에 추가하기 어렵다는 단점이 있었다.

종래 기술인 대한민국 공개특허 제10-2000-0051283호의 반도체 메모리 테스트 장치는 테스트 과정을 단순화하고 패키지 제작이 용이하도록 하여 메모리 테스트를 효율적으로 진행할 수 있도록 한 반도체 메모리의 테스트 장치에 관한 것으로 게이트 수준의 테스트 회로를 제공하기 때문에 사용자가 선택적으로 사용할 수 있는 BIST 관련 설정의 여지가 없으며 DRAM 메모리의 테스트에 한한다는 단점이 있었다.

또한 종래기술인 대한민국 공개특허 제10-2000-7014772호의 사용자 정의 메모리 내장형 자체 시험 회로의 자동 생성방법은 메모리 자체 테스트를 위한 회로를 자동으로 생성하는 툴을 제공하고 있으나, 세부적인 내장형 메모리 타입별 BIST 동작에 대한 세부적인 기재가 없으며 특히, 플레시 메모리에 대한 테스트를 고려하고 있지 않으며, Verilog-HDL 코드로 기술된 BIST IP를 출력하지 않는 등의 문제점이 있었다.

따라서, 본 발명은 상기와 같은 종래 기술의 제반 단점과 문제점을 해결하기 위한 것으로, 사용자에게 메모리 구조와 메모리 테스트 알고리즘의 정보를 입력받아 자동으로 BIST IP를 생성하여 반도체 집적 메모리를 효율적으로 테스트할 수 있도록 하는 메모리 자체 테스트 회로 생성기를 제공함에 본 발명의 목적이 있다.

본 발명의 상기 목적은 기판 수준의 메모리 자체 테스트 회로를 자동으로 생성하기 위한 방법에 있어서, 메모리 자체 테스트를 위한 메모리 모델 설정 정보를 입력 받아 메모리 모델을 기술하는 단계; 상기 메모리 모델 기술 단계에서 테스트하기 위해 생성된 메모리 모델을 등록하는 메모리 구성 단계; 메모리 테스트에 적용할 알고리즘을 고장별로 선택하거나 종래의 알고리즘 중에서 선택하는 알고리즘 구성 단계 및 상기의 선택된 메모리 모델 및 테스트 알고리즘을 적용하여 시스템 온 칩(SoC)에 내장 가능한 BIST Verilog 파일을 생성 및 출력하는 BIST IP 생성 단계를 포함하여 이루어진 메모리 자체 테스트 회로 생성기에 의해 달성된다.

본 발명의 상기 목적과 기술적 구성 및 그에 따른 작용효과에 관한 자세한 사항은 본 발명의 바람직한 실시예를 도시하고 있는 도면을 참조한 이하 상세한 설명에 의해 보다 명확하게 이해될 것이다.

도 3은 메모리 자체 테스트 회로 생성기(Generator of memory BIST cuicuit: GenMBC, 이하 GenMBC라 칭함)의 동작 순서를 나타낸 도면이다. GenMBC는 테스트하고자 하는 메모리의 종류와 적용시킬 알고리즘을 선택해 입력하면 GenMBC는 사용자 로부터 받은 정보의 전략적 적용을 통해 Verilog-HDL 코드 형태의 BIST IP를 생성하게 된다. GenMBC의 설정파일 부분에서는 크게 세 부류로 구분된다. 첫 번째로 메모리 모델을 구분하는 부분으로서 단일포트 메모리, 다중포트 메모리, 플래시 메모리 중 테스트할 메모리를 선택하며, 선택한 메모리에 입력, 출력 핀의 이름과 핀의 크기를 정의하고 메모리의 읽기, 쓰기 시의 타이밍을 기술해 준다. 두 번째로 GenMBC는 여러 개의 같은 사이즈의 메모리 BIST IP가 지원되므로, 테스트 하고자 하는 메모리 모델 개수를 입력한다. 마지막으로 적용할 알고리즘과 배경데이터, 컨트롤 신호 등이 입력되면 모든 설정내용을 전략적으로 적용시켜 Verilog-HDL로 기술된 BIST IP를 생성해 낸다.

도 4는 테스트 알고리즘 최적화 순서도를 나타낸 도면이다. 종래에 선보인 March 알고리즘이 아닌 사용자가 원하는 고장 검출을 위한 알고리즘을 생성하려면 시간과 복잡도면에서 볼 때 상당히 많은 시간이 소비되던 단점을 개선하여 본 발명은 대표적인 고장 모델인 고착 고장(Stuck-at Fault), 천이 고장(Transition Fault), 두 셀 간의 고장(Coupling Fault), 주소 디코더 고장(Address Decoder Fault) 등의 메모리 고장을 검출 할 수 있다. 종래의 March 알고리즘 뿐만 아니라 사용자가 원하는 고장 알고리즘의 최적화와 사용자가 원하는 알고리즘을 직접 기술하여 적용시킬 수 있다.

도 5는 이중 포트 메모리 셀 고장 분류를 나타내고 있다. 이중 포트 관련 고장은 도 5에서 볼 수 있듯이 두 포트가 하나의 셀에 동시에 접근할 때 생기는 고장 (2PF1), 하나의 셀이 특정값을 가지고 있으면서 다른 셀에 두 포트가 동시에 접근 할 때 생기는 고장(2PF2a), 두 개의 포트를 통하여 동시에 하나의 셀에 접근할 때 다른 셀에 고장이 발생하는 경우의 고장 (2PF2v), 각각의 포트를 통해 하나의 셀에는 쓰기 동작을 하고, 다른 하나의 포트로는 다른 셀에 읽기 동작을 했을 때, 읽기 동작의 셀이 바뀌게 되는 고장(2PF2av)이 있다.

도 6은 도 5와 같은 이중 포트 메모리 고장을 검출하는 알고리즘을 나타내고 있다. GenMBC는 이 알고리즘과 더불어 사용자가 원하는 알고리즘을 넣을 수 있는 사용자 정의 알고리즘 부분을 제공한다.

GenMBC를 통해 모델링된 이중 포트 메모리의 구조는 포트의 입력, 출력 신호에 특정 규정 없이 원하는 메모리 모델의 특징에 따라 입력, 출력 신호들을 정의할 수 있다. 도 7은 입력, 출력 신호를 모두 정의 했을 때의 이중 포트 메모리 구조도이며 이 구조에서 사용자가 원하는 이중 포트 메모리 입력, 출력 신호를 택해 이중 포트 메모리를 설계할 수 있다. 도 8은 사용자가 원하는 신호만을 선택해 만든 이중 포트 메모리 구조의 하나의 실시예이다. 도 9는 도 7에 표현된 신호들의 기능을 나타낸 것이다. 도 8의 사용자 신호 정의에 따른 이중 포트에서는 제어신호, 입력, 출력신호 뿐만 아니라 그 신호들의 비트너비, 읽기, 쓰기 동작 기술 또한 정의할 수 있다. 이와 같이 사용자가 테스트하기 원하는 이중 포트 메모리 모델을 정의할 수 있고 정의한 모델을 용이하게 테스트할 수 있도록 BIST IP를 제공한다.

다중 포트 메모리의 고장은 여러 포트로 인한 하나의 셀에 대한 고장과 두개의 셀이 연관된 고장으로 구분지을 수 있다. GenMBC는 다중 포트 메모리 고장을 검출하기 위해 March spPF 알고리즘을 기본적으로 제공하며 사용자가 원하는 알고리 즘을 적용 시킬 수 있도록 BIST IP를 제공한다.

도 10은 다중 포트 메모리 구조를 나타낸 도면으로, 이중 포트 메모리와 마찬가지로 사용자 정의에 의해 입력, 출력 신호를 조절할 수 있다.

도 11은 단일 포트 메모리의 BIST IP 구조를 나타낸 도면이다. GenMBC에 의해 생성된 메모리 BIST IP는 IP 전체를 제어하는 제어 모듈(CONTROL Module)과 테스트 패턴을 인가하기 위한 주소를 생성 하는 주소 생성 모듈(AGL Module), 테스트 패턴을 만들어 내는 데이터 생성 모듈(DGL Module), 마지막으로 테스트 패턴을 인가한 후 고장 유무를 판단하기 위해 메모리로부터 데이터를 받아 비교하는 데이터 비교 모듈(DCL Module)로 나뉜다.

제어 모듈은 테스트 진행 과정 중에 메모리 BIST IP의 각 모듈의 동작을 제어하는 회로이다. 이 모듈은 전체적인 테스트 시작과 종료 시점을 판단하며, 각각의 모듈에 적절한 신호를 인가하여 테스트가 원활하게 돌아갈 수 있도록 총체적인 역할을 담당한다. 제어 모듈은 설정파일에 입력된 알고리즘과 배경데이터는 각각의 상태머신이 존재하며, 알고리즘과 배경데이터를 상태머신으로 분석해 메모리의 주소가 끝날 때 까지 알고리즘은 단계적으로 반복하여 알고리즘 부분의 각 단계에서 적절한 배경 데이터를 인가할 수 있도록 데이터 생성 모듈 (DGL Module)에 DGLEnable 신호를 주고, 테스트 데이터가 메모리의 정확한 주소에 읽기, 쓰기를 할 수 있도록 주소를 생성해주는 주소 생성 모듈 (AGL Module)에 AGLEnable 신호를 만들어 준다. 마지막으로 고장의 유무를 판단하는 데이터 비교 모듈 (DCL Module)에 DCLEnable 신호를 주어 고장을 판단할 수 있는 구조로 동작한다.

주소 생성 모듈은 테스트 모드시에 제어 모듈로부터 생성되는 신호를 받아 테스트 데이터 값을 정확한 위치에 읽고, 쓰기할 수 있도록 메모리의 0번지 주소에서부터 마지막 주소까지 순차적으로 증가, 감소할 수 있는 카운터를 만들었으며 증가 상태에서 감소상태로 변할 때 혹은 감소 상태에서 증가 상태로 변할 때 주소의 보수를 취해 원하는 주소를 생성할 수 있도록 하였다. 또한 여러 개의 메모리가 사용될 경우 현재 테스트가 진행중인 메모리의 주소의 크기에 맞도록 마지막 메모리 주소를 조정할 수 있도록 하였다.

데이터 생성 모듈은 제어 모듈에서 발생하는 DGLEnable 신호에 의해 테스트 패턴을 만들어 내는 모듈이다. 현재 테스트가 진행 중인 메모리를 위한 데이터나 배경데이터를 생성해 메모리에 전달한다.

데이터 비교 모듈은 메모리에서 읽혀진 값과 데이터 비교 모듈에서 생성된 데이터 값을 읽어 비교 수행하는 모듈이다. 메모리에서 읽혀진 값과 데이터 비교 모듈에서 생성된 값이 각종 연산을 통해 결과를 쉬프트 연산에 의해 IEEE 1149.1 또는 IEEE P1500을 통해 외부로 최종 테스트 결과 값을 출력한다.

도 12는 다중 포트 메모리의 BIST IP 구조를 나타낸 도면으로, 하나의 비트데이터 입력, 다중 주소 접근 입력과 메모리에서 출력되는 다중 데이터 신호를 갖는 다중 메모리 모델을 GenMBC를 통해 테스트하게 된다. 모든 신호를 담당하는 제어 모듈(CONTROL Module), 다중 포트에서 발생하는 고장을 검출하기 위해 적절한 알고리즘 처리를 위한 알고리즘 모듈 (AlgoGL Module), 알고리즘에 따라 적절한 데이터 값을 메모리에 전달 해주는 데이터 생성 모듈 (DGL Module), 메모리의 값을 읽어와 테스트 패턴과 비교하는 데이터 비교 모듈 (DCL Module), 테스트 패턴을 메모리의 원하는 주소에 인가시키기 위한 주소 생성 모듈 (AGL Module)의 총 다섯 개의 모듈이 다중 포트 메모리 고장을 검출하기 위한 BIST IP를 구성하고 있다.

제어 모듈은 BIST 동작 중에 모든 모듈을 제어 하는 모듈로서 전체적인 테스트의 시작과 종료 시점을 판단하며, 각각의 모듈에 도 12와 같이 서브 모듈이 동작하기 알맞은 테스트 동작을 진행되도록 구현되어 있다. 설정 파일에서 기술한 알고리즘을 위한 수행 상태 머신과 각각의 메모리에 대하여 정의한 배경데이터를 위한 배경데이터 상태 머신이 존재한다. 제어 모듈에서 AGLEnable, DCLEnable, DGLEnable, AlgorithmEnable를 각각 인가하면 주소 생성 모듈 (AGL Module), 데이터 비교 모듈 (DCL Module), 데이터 생성 모듈 (DGL Module), 알고리즘 생성 모듈 (AlgoGL Module)이 각각 수행된다.

주소 생성 모듈은 테스트 모드 시에 제어 회로로부터 주소 생성 신호를 받아 카운터 회로를 생성해 메모리의 주소 0번지부터 마지막 주소까지 증가, 감소가 쉽게 이루어지도록 하였고, 또 테스트 패턴을 정확한 주소에 읽고, 쓰기가 가능하도록 하였다. 메모리 주소가 증가 상태에서 감소 상태로 변할때나 감소 상태에서 증가 상태로 변할 때 주소의 보수를 취해 원하는 주소를 생성할 수 있도록 하였으며, 여러 개의 메모리가 사용될 경우 현재 테스트가 진행 중인 메모리의 주소의 크기에 맞도록 마지막 메모리 주소를 조정할 수 있도록 하였다.

데이터 비교 모듈은 메모리에서 읽혀진 값과 메모리에 쓰기한 값을 비교해 고장의 여부를 판단한다. 고장의 유무는 데이터 비교 모듈 내에서 연산 후 쉬프트 연산에 의해 IEEE 1149.1 또는 IEEE P1500을 통해 외부로 최종 테스트 결과 값을 내보낸다.

데이터 생성 모듈은 알고리즘 생성 모듈(AlgoGL Module)에서 알고리즘 단계에 따라 배경 데이터를 생성해 현재 테스트 진행 중인 메모리에 전달하는 모듈이다.

알고리즘 생성 모듈은 사용자에 의해 기술된 테스트 알고리즘을 분석해 각각의 알고리즘 단계에 맞게 데이터 신호를 인가하는 모듈이다.

도 13은 플래시 메모리를 테스트하기 위한 BIST 구조를 나타낸 도면이다. 상기 BIST 구조는 크게 제어부(CTR), 테스트 패턴 생성부(TPG), 테스트 collar(MUX) 세부분으로 나눌 수 있다. 제어부는 시리얼 인터페이스를 통해 입력되는 입력 값을 이용해 테스트 패턴 생성부로 보내지는 테스트 명령어를 다룬다. CTR은 BMS신호에 따라 테스트와 분석 두 가지 모드를 생성한다.

테스트 모드에서는 도 14의 상태를 통해서 CTR에서 TPG로 built-in 명령어 집합을 보내준다.

분석 모드에서는 도 15에서 보는 것과 같은 상태들을 거치면서 테스트 알고리즘을 프로그램 할 수 있고, 도 13의 BSI를 통해 입력된 테스트 명령어를 시프트 할 수 있다.

도 16은 테스트 패턴 생성부(TPG)의 상태를 나타낸 것으로, TPG는 사용자 서술에 의해 주소 순서를 생성하는 역할을 한다. 처음으로 리셋이 되면 Idle 상태에 들어가게 된다. ENA 신호가 들어오면 Ifetch 상태로 가서 테스트 명령어를 가져오 고 분석한다. Exec 상태에서는 read, write, erase 명령어에서 요구되는 타이밍 순서를 생성해 준다. Dfetch 상태에서 플래시 메모리로부터 데이터를 읽어오고, Compare 부분에서 결함이 없는 데이터와 비교해서 만약 결함을 발견할 경우 Wait 상태에서 시리얼 출력을 통해 결함을 알리도록 한다.

본 발명의 메모리 자체 테스트 회로 생성기는 메모리에 발생하는 고장 모델별로 취사선택하여 최적화 테스트 알고리즘을 생성한다. 상기 최적화 테스트 알고리즘을 생성하는 프로그램은 Windows OS 환경하에서 구현하였으며 소프트웨어 개발툴은 그래픽 사용자 인터페이스의 작성을 위하여 Visual C++ compiler를 사용하였다.

도 17은 고장 모델 ADF(Address Decoder Fault), TF(Transition Fault), SAF(Stuck-at Fault)을 선택하여 March 알고리즘을 생성하는 툴을 나타낸 도면이다. 상기와 같이 고장 모델을 선택을 통하여 최적화된 테스트 알고리즘을 생성하게 된다.

도 18은 GenMBC의 전체 사용자 인터페이스를 나타낸 도면이다. GenMBC, 메모리 BIST Generator는 시스템 온 칩에 내장된 메모리 테스트 RTL 모듈을 생성한다. 생성하기 위한 동작 과정은 다음의 4단계의 과정을 거친다.

1. 메모리 모델(Memory Model) 기술 단계에서 메모리 모델을 만들어 준다.

1.1 읽기, 쓰기, 읽기/쓰기 포트타입을 정의한다.

1.2 입출력 핀들의 대역폭(Bandwidth)과 Enable신호의 액티브(Active) 값을 정의한다.

1.3 Cycle Editor에서 메모리 동작 방식을 기술해 준다.

2. 메모리 구성(Memory Config) 단계에서 테스트하기 위한 메모리 모델을 등록해 준다.

2.1 테스트 할 메모리 모델을 적재한다.

2.2 테스트 할 모델 종류와 각각의 모델의 개수를 등록한다.

2.3 배경 데이터 정보를 입력한다.

3. 알고리즘 구성 (MBIST Configuration) 단계에서 적용 알고리즘을 고장별로 선택하거나 기존의 March 알고리즘 중에서 선택하여 준다.

3.1 User Define Mode 에서는 고장 종류별로 테스트 알고리즘을 선택한다.

3.2 Select March Algorithm Mode 에서는 기존의 March 알고리즘을 선택하여 적용 할 수 있다.

3.3 Clock 시그널과 Reset 시그널의 이름을 정의한다.

4. MBIST Gen 단계에서 시스템 온 칩에 내장 가능한 MBIST Verilog 파일을 생성하여준다.

4.1 한 종류의 메모리 모델의 경우 BIST Verilog 파일 한개 생성.

4.2 한 종류 이상의 메모리 모델의 경우 BIST Verilog 파일이 메모리 모델의 개수만큼 생성.

도 19는 메모리 모델 생성 사용자 인터페이스를 나타낸 도면이다. 메모리 모델을 에디션할 시에 읽기 포트, 쓰기 포트 혹은 읽기/쓰기 포트를 등록한다. 한 개를 등록하면 단일 포트로 동작하며, 포트를 두개 이상으로 등록하면 다중 포트 메 모리 모델로 동작하게 된다.

처음으로 메모리 모델 이름을 정의한다. keyword는 model 이며, model_name이 필요하다. 다음으로, 메모리 핀 정의를 한다. 메모리의 핀 정보에 관한 핀 타입 정의 keyword는 address, data_in, data_out, write_en, ram_en, reset 이다. address keyword는 메모리 주소의 이름과 사이즈를 정의한다. data_in은 메모리의 입력 데이터 버스이고 data_out는 메모리의 출력 데이터 버스이다. <name>과 <bit_width>는 각각 address, data_in, data_out의 핀 이름과 사이즈를 정의한다. write_en, read_en, ram_en은 메모리의 컨트롤 신호를 정의한다. <pin>은 각 컨트롤 신호의 이름을 정의한다. 그리고 <assert_state>는 컨트롤 신호의 액티브 상태를 정의하는 것으로서 high 또는 low로 표시한다.

다음으로 읽기/쓰기 포트와 동작을 정의한다. 포트의 타입은 read_port, write_port, read_write_port중 하나이다. 포트의 타입 안에는 사이클 타입을 정의한다. 사이클 타입은 read_cycle과 write_cycle로 구성된다. 그리고 각 사이클 타입 안에는 읽기/쓰기 동작이 기술된다.

도 20은 메모리 모델의 읽기/쓰기 동작 파형의 실시예를 나타낸 도면이다. 상기와 같은 동작 파형으로 작동하는 메모리 모델의 정의는 아래와 같다.

model RAM1( // 메모리 모델 이름 RAM1 모델 정의 시작

address ADDR 4 // address 포트이름 ADDR, bandwidth 4bit

data_in DIN 8 // data_in 포트이름 DIN, bandwidth 8bit

data_out DOUT 8 // data_out 포트이름 DOUT, bandwidth 8bit

write_en WEN high // write_en 포트이름 WEN, active high

read_en REN high // read_en 포트이름 REN, active high

read_write_port ( // read_write_port 포트타입 정의

read_cycle( // read_cycle 읽기 동작 기술

change ADDR // address 값 변화 표시

wait // 한 클럭 시간 진행

assert REN //read_en 컨트롤 신호 active 변경

expect DOUT // data_out 출력 시점 명시

wait // 한 클럭 시간 진행

)

write_cycle( // write_cycle 쓰기 동작 기술

change ADDR // address 값 변화 표시

change DIN // data_in 값 변화 표시

wait // 한 클럭 시간 진행

assert WEN //write_en 컨트롤신호 active 변경

wait // 한 클럭 사이클 진행

)

읽기/쓰기 포트와 동작을 정의한 다음 과정은 생성한 메모리 모델을 등록(Memory config)하는 과정이다. 도 21은 메모리 모델 등록 사용자 인터페이스를 나타낸 도면이다. 상기 과정에서는 생성한 메모리 모델을 종류와 개수에 상관없이 등록할 수 있다. 메모리 모델의 종류가 같으면 개수의 상관없이 BIST IP 하나가 생성된다. 반면에 메모리 개수에는 상관없이 다른 종류의 모델이 있다면 메모리 모델의 개수만큼 BIST IP가 생성된다.

도 22는 마지막 설정 단계인 테스트 알고리즘 적용(MBIST configuration) 사용자 인터페이스를 나타낸 도면이다. 테스트 알고리즘 적용은 User Define Mode에서는 고장별로 AF, SAF, TF, CFin, CFid, Flash Memory 단일 혹은 조합가능하게 선택 할 수 있다. 고장별로 선택을 하게 되면 구현한 프로그램 내부에서는 최적화된 March 시퀀스를 생성해서 실행하게 된다. 그리고 Select March Algorithm은 기존의 March Algorithm을 선택해서 그대로 적용 가능하도록 하였다. 또한 이중 포트 알고리즘 및 다중 포트 알고리즘은 Hamdioui(Journal of Memory Technology, Design and Testing) 등이 제안한 알고리즘을 적용할 수 있다. GenMBC에서 제공해주는 알고리즘이 아닌 사용자가 원하는 알고리즘은 메모리 모델에 상관없이 적용시킬 수 있다. 또한 상기 단계에서는 클럭(Clock) 신호와 리셋(Reset) 신호의 이름을 정의하게 된다.

최종적으로 도 22에 도시된 왼쪽 메뉴바의 "MBIST Gen" 버튼을 선택하면 지 금까지 설정한 구조에 따른 BIST IP가 Verilog 파일 형식으로 생성되게 된다.

본 발명은 이상에서 살펴본 바와 같이 바람직한 실시예를 들어 도시하고 설명하였으나, 상기한 실시예에 한정되지 아니하며 본 발명의 정신을 벗어나지 않는 범위 내에서 당해 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 의해 다양한 변경과 수정이 가능할 것이다.

Claims

기판 수준의 메모리 자체 테스트 회로를 자동으로 생성하기 위한 방법에 있어서,

메모리 자체 테스트를 위한 메모리 모델 설정 정보를 입력받아 메모리 모델을 기술하는 단계;

상기 메모리 모델 기술 단계에서 테스트하기 위해 생성된 메모리 모델을 등록하는 메모리 구성 단계;

메모리 테스트에 적용할 알고리즘을 고장별로 선택하거나 종래의 알고리즘 중에서 선택하는 알고리즘 구성 단계; 및

상기의 선택된 메모리 모델 및 테스트 알고리즘을 적용하여 시스템 온 칩(SoC)에 내장 가능한 BIST Verilog 파일을 생성 및 출력하는 BIST IP 생성 단계

를 포함하여 이루어짐을 특징으로 하는 메모리 자체 테스트 회로 생성 방법.
제 1항에 있어서,

상기 메모리 모델 기술 단계는 읽기/쓰기 포트 타입, 메모리 입출력 핀들의 대역폭 및 Enable 신호의 액티브값 정의 및 메모리 동작 방식을 기술하는 것을 특징으로 하는 메모리 자체 테스트 회로 생성 방법.
제 1항에 있어서,

상기 메모리 구성 단계는 테스트할 메모리 모델을 적재하고 모델의 종류 및 개수 등록이 가능한 것을 특징으로 하는 메모리 자체 테스트 회로 생성 방법.
제 1항에 있어서,

상기 알고리즘 구성 단계는 사용자 정의 모드에서는 고장 종류별로 테스트 알고리즘을 선택하고 March 알고리즘 선택 모드에서는 종래의 March 알고리즘을 선택하여 적용할 수 있으며, Clock 신호 및 Reset 신호의 이름을 정의하는 것을 특징으로 하는 메모리 자체 테스트 회로 생성 방법.
제 4항에 있어서,

상기 March 알고리즘은 사용자가 원하는 고장 알고리즘의 최적화가 가능하며 사용자가 원하는 알고리즘을 직접 기술하여 적용시킬 수 있는 것을 특징으로 하는 메모리 자체 테스트 회로 생성 방법.
제 1항에 있어서,

상기 BIST IP 생성 단계는 한 종류의 메모리 모델의 경우 BIST Verilog 파일 한개를 생성하고 한 종류 이상의 메모리 모델의 경우 BIST Verilog 파일이 메모리 모델의 개수만큼 생성되는 것을 특징으로 하는 메모리 자체 테스트 회로 생성 방법.
제 1항에 있어서,

상기 메모리 자체 테스트 회로 생성 방법은 플래시 메모리만이 지니고 있는 결함들을 검출하기 위한 추가적인 알고리즘 또한 적용가능한 것을 특징으로 하는 메모리 자체 테스트 회로 생성 방법.
제 7항에 있어서,

상기 플래시 메모리를 테스트하기 위한 BIST 구조는 제어부, 테스트 패턴 생성부 및 MUX로 구성되어 있으며, 상기 테스트 패턴 생성부는 사용자 서술에 의한 주소 순서를 생성하는 역할을 하는 것을 특징으로 하는 메모리 자체 테스트 회로 생성 방법.
제 1항에 있어서,

상기 메모리 자체 테스트 회로 생성 방법은 단일 포트 메모리, 이중 포트 메모리 및 다중 포트 메모리를 테스트할 수 있는 것을 특징으로 하는 메모리 자체 테스트 회로 생성 방법.
제 1항에 있어서,

상기 BIST IP 생성 단계에서 생성되는 BIST IP는 사용자가 원하는 신호만으로 선택 정의가 가능한 것을 특징으로 하는 메모리 자체 테스트 회로 생성 방법.
기판 수준의 메모리 자체 테스트 회로를 자동으로 생성하기 위한 컴퓨터 프로그램을 기록한 기록매체에 있어서,

메모리 자체 테스트를 위한 메모리 모델 설정 정보를 입력받아 메모리 모델을 기술하는 코드;

상기 메모리 모델 기술 코드에서 테스트하기 위해 생성된 메모리 모델을 등록하는 메모리 구성 코드;

메모리 테스트에 적용할 알고리즘을 고장별로 선택하거나 종래의 알고리즘 중에서 선택하는 알고리즘 구성 코드; 및

상기의 선택된 메모리 모델 및 테스트 알고리즘을 적용하여 시스템 온 칩(SoC)에 내장 가능한 BIST Verilog 파일을 생성 및 출력하는 BIST IP 생성 코드

를 포함하여 구성됨을 특징으로 하는 메모리 자체 테스트 회로를 자동으로 생성하기 위한 컴퓨터 프로그램을 기록한 기록매체.
제 11항에 있어서,

상기 알고리즘 구성 코드는 사용자 정의 모드에서는 고장 종류별로 테스트 알고리즘을 선택하고 March 알고리즘 선택 모드에서는 종래의 March 알고리즘을 선택하여 적용할 수 있으며, 상기 March 알고리즘은 사용자가 원하는 고장 알고리즘의 최적화가 가능하며 사용자가 원하는 알고리즘을 직접 기술하여 적용시킬 수 있는 것을 특징으로 하는 메모리 자체 테스트 회로를 자동으로 생성하기 위한 컴퓨터 프로그램을 기록한 기록매체.
제 11항에 있어서,

상기 컴퓨터 프로그램은 단일 포트 메모리, 이중 포트 메모리, 다중 포트 메모리 및 플래시 메모리를 모두 테스트 가능한 것을 특징으로 하는 메모리 자체 테스트 회로를 자동으로 생성하기 위한 컴퓨터 프로그램을 기록한 기록매체.
제 11항에 있어서,

상기 컴퓨터 프로그램은 그래픽 유저 인터페이스를 채용하고 있으며, 메모리 모델의 기술을 위한 Memory Model 메뉴, 메모리 모델의 등록을 위한 Memory Config 메뉴, 알고리즘 구성을 위한 Algorithm Config 메뉴, BIST IP 생성을 위한 MBIST Gen 메뉴, Help 메뉴 및 Exit 메뉴로 구성됨을 특징으로 하는 메모리 자체 테스트 회로를 자동으로 생성하기 위한 컴퓨터 프로그램을 기록한 기록매체.