KR20060013950A - Method for manufacturing multilayer substrate using dissimilar dielectric material - Google Patents

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Abstract

본 발명은 이종 유전체를 이용한 다층기판 제조방법에 관한 것으로서, 저유전율을 가진 저온소성 세라믹 그린시트를 이용하여 제작된 다층기판 상에 고유전율을 가진 저온소성 세라믹으로 만들어진 페이스트를 이용하여 고정전용량의 커패시턴스 층을 형성시키는 다층화 공정과 더불어, 그린시트 상, 소성 후막 상, 또는 소성된 기판 상에 감광성 전도체 페이스트를 이용하여 미세도선을 형성하고, 고유전율 저온소성 세라믹 페이스트도 감광성인 것을 이용하여 미세비아를 형성함으로써 기판의 휘어짐을 최소한으로 하면서 회로구조를 더욱 고집적화한다.The present invention relates to a method for manufacturing a multilayer board using a heterogeneous dielectric, and has a fixed capacitance using a paste made of a low-temperature fired ceramic having a high dielectric constant on a multi-layer substrate manufactured by using a low-temperature fired ceramic green sheet having a low dielectric constant. In addition to the multilayering process of forming a capacitance layer, microconductors are formed using photosensitive conductor paste on a green sheet, a fired thick film, or a fired substrate, and a high dielectric constant low-temperature fired ceramic paste is also photosensitive. The circuit structure is further integrated by minimizing the warpage of the substrate.

이종, 유전체, 고유전율, 감광성, 페이스트Heterogeneous, dielectric, high dielectric constant, photosensitive, paste

Description

이종 유전체를 이용한 다층기판 제조방법{Method for manufacturing multilayer substrate using dissimilar dielectric material}Method for manufacturing multilayer substrate using dissimilar dielectric material

도 1a 내지 도 1b는 본 발명에 따른 제1실시예를 도시한 도면,1A to 1B show a first embodiment according to the present invention;

도 2a 내지 도 2d는 본 발명에 따른 제2실시예를 도시한 도면이다.2A to 2D show a second embodiment according to the present invention.

* 도면의 주요 부분에 대한 부호의 설명 *Explanation of symbols on the main parts of the drawings

100, 200 : 저유전율 다층기판100, 200: low dielectric constant multilayer board

110, 210 : 고유전율 유전체층110, 210: high dielectric constant dielectric layer

본 발명은, 이종유전체를 사용하면서도 기판의 휨 또는 크랙을 최소화하고, 더불어 회로구조를 고집적화하여 전체 모듈을 더욱 소형화할 수 있도록 하는, 이종 유전체를 이용한 다층기판 제조방법에 관한 것이다.The present invention relates to a method for manufacturing a multi-layer substrate using heterogeneous dielectrics while minimizing warpage or cracking of the substrate while using heterogeneous dielectrics, and further minimizing the overall structure by integrating the circuit structure.

일반적으로, 저온동시소성 세라믹(LTCC: Low Temperature Co-fired Ceramic)은 고주파 특성이 우수하며, 모듈내부에 저항, 인덕터, 커패시터 등의 수동소자를 내장할 수 있고, 소성온도가 1000℃ 이하로 전기전도도가 높은 금, 은, 구리 등을 내부전극으로 사용할 수 있어 전극에 의한 손실을 줄일 수 있는 장점 등이 있어 주 목받고 있는 재료인데, 통상적으로 LTCC를 이용한 적층세라믹 모듈은 저온소성용 분말을 그린시트로 제작한 후, 펀칭, 페이스트 인쇄, 적층, 소성하는 단계를 거쳐 제작이 된다.In general, low temperature co-fired ceramics (LTCC) have high frequency characteristics and can incorporate passive elements such as resistors, inductors, and capacitors inside the module, and have a firing temperature of 1000 ° C. or lower. Gold, silver, copper, etc., which have high conductivity, can be used as internal electrodes, which can reduce the loss caused by the electrodes.At the same time, laminated ceramic modules using LTCC have painted powders for low temperature firing. After the sheet is produced, it is produced through the steps of punching, paste printing, lamination, and baking.

이러한 LTCC의 특성은, 대체로 유전율이 10이하로 낮은 것이 보통인데, 낮은 유전율을 가진 LTCC는 고속데이터 통신에 유리하여 CPU 등 고속의 신호처리가 필요한 곳에서는 적합하지만, 커패시터로 만들어질 경우에는 유전율이 낮아 제한된 체적 내에서 고정전용량을 구현하기 어려워, 수동소자를 내장할 수 있는 LTCC의 장점을 활용하지 못하고 칩 부품의 실장방식으로 대체되는 것이 보통이다.The characteristics of LTCC are generally low in dielectric constant of less than 10. LTCC with low permittivity is suitable for high speed signal processing such as CPU because it is advantageous for high speed data communication. As it is difficult to realize a fixed capacitance within a limited volume, it is usually replaced by a mounting method of chip components without taking advantage of the LTCC which can incorporate passive components.

이러한, 단점을 보완하기 위하여 최근 유전율이 다른 이종의 재료를 함께 적층하고 동시소성하여 고정전용량의 커패시터를 내장하고자 하는 연구가 진행되고 있다In order to make up for such drawbacks, researches have recently been conducted to embed capacitors of high capacitance by stacking and co-firing heterogeneous materials having different permittivity.

저유전율 재료와 고유전율 재료를 복합함으로써 신호처리가 빠르면서도 제한된 영역 내에 고정전용량의 커패시터 내장이 가능하여 사이즈를 더욱 줄일 수 있기 때문에 연구대상으로 최근 주목받고 있다.Combining low dielectric constant and high dielectric constant materials has attracted much attention as a research subject because signal processing is fast and the capacitor can be fixed in a limited area so that the size can be further reduced.

그러나, 이종 재료를 동시소성하는 경우 수축거동의 부정합, 열팽창계수의 부정합 등으로 소성 후 휨 또는 크랙, 소성밀도의 저하 등의 발생을 피하기가 쉽지 않아 재료 및 공정에 있어서 여러 가지 제약조건이 따르게 된다.However, when co-firing dissimilar materials, it is not easy to avoid occurrence of warpage or crack after firing due to mismatch of shrinkage behavior, mismatch of coefficient of thermal expansion, etc., and various constraints in materials and processes. .

특히, 수축율 부정합에 따른 이종유전체 기판의 휨은 매우 해결하기 어려운 것으로, 이를 제어하기 위하여 저유전율 시트와 고유전율 시트를 샌드위치 구조로 적층하여 소성시 응력의 평형을 이루도록 하던지, 적층체의 양면에 알루미나 시트 등 무수축층을 덧붙여 소성하는 방법 등이 제안되고 있으나 그 공정이 복잡하고, 어려운 점이 많아 문제가 있으며, 실제로 휨을 제어하는 데에도 큰 실효를 보이지 못하고 있다.In particular, the warpage of the heterogeneous substrate due to shrinkage mismatch is very difficult to solve. In order to control this, the low dielectric constant sheet and the high dielectric constant sheet are laminated in a sandwich structure so as to balance stress during firing or alumina on both sides of the laminate. A method of firing by adding a non-shrinkable layer such as a sheet has been proposed, but the process is complicated and has many difficulties, and there is a problem in controlling warping.

한편, 적층세라믹 모듈기판의 제조에 있어서 3차원 회로패턴의 구현은 그린시트의 펀칭과 비아 필링, 그리고 스크린 인쇄로 구현되는 것이 일반적이다. 그러나, 약 80㎛수준인, 일반적 스크린 인쇄 방식으로 구현될 수 있는 도선의 해상도 한계 때문에 더 이상 추가적인 소형화에 박차를 가하지 못하고 있다.Meanwhile, in the manufacture of laminated ceramic module substrates, the 3D circuit pattern is generally implemented by punching, via filling, and screen printing of the green sheet. However, due to the limitation of the resolution of the conductive wire which can be realized by the general screen printing method, which is about 80 μm, the further miniaturization is no longer accelerated.

이에 대응하기 위한 방법으로, 감광성 전도체 페이스트를 이용하여 미세 후막 도선을 구현하는 방식이 개발되었다. 이는, 그린시트에 감광성 페이스트를 도포한 후, 포토마스크를 통하는 자외선을 이용하여 노광을 시키고, 여기에 현상용액을 뿌려 경화되지 않은 부분을 제거하여 회로패턴을 구현하는 방식이다. 이 방식을 이용할 경우 기판 상에 50㎛이하의 후막 도선의 형성이 가능하여 추가적 소형화를 기대할 수 있다. 감광성 유전체 페이스트의 경우에도 유사한 방법으로 미세비아의 구현이 가능하지만 고유전율 LTCC재료를 이용하여 제작된 것이 아직 출시된 바가 없어 이종유전체 복합에는 적용되지 않고 있다.In order to cope with this, a method of realizing a fine thick film wire using photosensitive conductor paste has been developed. This is a method of implementing a circuit pattern by applying a photosensitive paste to the green sheet and then exposing it using ultraviolet light through a photomask, and spraying a developing solution thereon to remove the uncured portion. When using this method, it is possible to form a thick film wire of 50 μm or less on the substrate, and further miniaturization can be expected. In the case of the photosensitive dielectric paste, the microvia can be realized in a similar manner, but since the high dielectric constant LTCC material has not been released, it is not applied to the heterogeneous composite.

이와 같이, 부품의 소형화 추세가 계속됨에 따라 저유전율 재로를 이용한 적층공정으로 소형 칩을 구현하는데 한계를 나타내고, 이를 해결하기 위한 이종유전체 그린시트의 동시소성 기술도 수축율 제어의 어려움 때문에 그 장점을 나타내지 못하고 있다. 또한, 후막 인쇄공정의 특성상 구현 가능한 도선의 해상도가 약 80㎛정도여서 더 작은 선폭을 가지는 도선을 구현하기에 어려움이 있고, 가능하더라도 그 수율이 현저하게 떨어지는 것이 보통이다.As the trend of miniaturization of components continues, there is a limit to the implementation of small chips in the stacking process using low dielectric constant, and the simultaneous firing technology of heterogeneous green sheets to solve this problem does not show its advantages due to the difficulty of controlling the shrinkage rate. I can't. In addition, due to the characteristics of the thick film printing process, since the resolution of the conductive wire is about 80 μm, it is difficult to realize a conductive wire having a smaller line width, and the yield is usually significantly reduced.

따라서, 수축율의 부정합에 따른 휨을 방지하고 회로패턴을 더욱 미세하게 하여 모듈이나 기판의 소형화 수준을 한 단계 더 높일 수 있는 개량된 방법이 필요한 실정이다.Therefore, there is a need for an improved method for preventing warpage due to mismatch of shrinkage rate and further minimizing the circuit pattern to further increase the level of miniaturization of the module or the substrate.

이에 본 발명은 상기한 문제점을 해소시키기 위하여 개발된 것으로, 이종유전체를 사용하면서도 기판의 휨 또는 크랙을 최소화하고, 더불어 회로구조를 고집적화하여 전체 모듈을 더욱 소형화할 수 있도록 하는, 이종 유전체를 이용한 다층기판 제조방법을 제공하는데 그 목적이 있다.Accordingly, the present invention was developed to solve the above problems, while using heterogeneous dielectrics to minimize warpage or crack of the substrate, and to further miniaturize the entire module by integrating the circuit structure further, multi-layer using heterogeneous dielectrics. Its purpose is to provide a substrate manufacturing method.

이러한 목적에 따라 본 발명은, 저유전율을 가진 저온소성 세라믹 그린시트를 이용하여 제작된 다층기판상에 고유전율을 가진 저온소성 세라믹으로 만들어진 페이스트를 이용하여 고정전용량의 커패시턴스 층을 형성시키는 다층화 공정과 더불어, 그린시트 상, 소성 후막 상, 또는 소성된 기판 상에 감광성 전도체 페이스트를 이용하여 미세도선을 형성하고, 고유전율 저온소성 세라믹 페이스트도 감광성인 것을 이용하여 미세비아를 형성함으로써 기판의 휘어짐을 최소한으로 하면서 회로구조를 더욱 고집적화하고자 한다.In accordance with this object, the present invention provides a multi-layered process of forming a capacitance layer having a high capacitance using a paste made of low-temperature calcined ceramic having a high dielectric constant on a multi-layer substrate fabricated using a low-temperature calcined ceramic green sheet having a low dielectric constant. In addition, microconductors are formed using a photosensitive conductor paste on a green sheet, a fired thick film, or a fired substrate, and microvias are formed using a photosensitive conductor having a high dielectric constant low temperature calcined ceramic paste. Minimize the circuit structure to a minimum.

이를 위해 본 발명은,To this end, the present invention,

저유전율의 다층기판을 형성하는 제1과정;Forming a multi-layer substrate having a low dielectric constant;

상기 저유전율의 다층기판 상부에 고유전율의 유전체층을 형성하는 제2과정으로 이루어지되; A second process of forming a high-k dielectric layer on the low-k dielectric substrate;                         

상기 제2과정은;The second process is;

상기 제1과정에서 형성한 저유전율의 다층기판 상부에 고유전율의 감광성 유전체 페이스트로 고유전율의 유전체층을 형성하는 것을 특징으로 하는, 이종 유전체를 이용한 다층기판 제조방법을 개시한다.Disclosed is a method of manufacturing a multilayer substrate using a heterogeneous dielectric, wherein a dielectric layer having a high dielectric constant is formed of a high dielectric constant photosensitive dielectric paste on the low dielectric constant multilayer substrate formed in the first process.

그리고, 또 다른 본 발명으로, And, in another invention,

저유전율 시트와 동시소성용 전도성 페이스트를 이용해 3차원의 제1부분회로패턴이 패터닝된 저유전율의 다층기판을 형성하는 제1과정;Forming a multi-layered substrate having a low dielectric constant patterned with a three-dimensional first partial circuit pattern by using a low dielectric constant sheet and a conductive paste for simultaneous firing;

상기 제1과정에서 형성한 저유전율의 다층기판 상부에, 상기 3차원의 제1부분회로패턴과 전기적으로 결합되어 소정의 회로기판을 구현하는, 3차원의 제2부분패턴을 형성하는 제2과정으로 이루어지되;A second process of forming a three-dimensional second partial pattern on the low dielectric constant multilayer board formed in the first process to electrically couple with the three-dimensional first partial circuit pattern to realize a predetermined circuit board; Consist of;

상기 제2과정은;The second process is;

상기 제1과정에서 형성한 저유전율의 다층기판 상부에 고유전율의 감광성 유전체 페이스트막을 형성하는 제2-1과정;A step 2-1 of forming a high dielectric constant photosensitive dielectric paste film on the low dielectric constant multilayer substrate formed in the first step;

상기 제2-1과정에서 형성한 고유전율의 감광성 유전체 페이스트막을 패터닝시켜 소정의 비아패턴을 형성하는 제2-2과정;Step 2-2 of forming a predetermined via pattern by patterning the high-k photosensitive dielectric paste film formed in step 2-1;

상기 제2-2과정에서 형성한 비아패턴에 후소성용 전도체 페이스트를 충진시키는 제2-3과정을 포함하여 3차원의 제2부분패턴을 형성하는 것을 특징으로 하는, 이종 유전체를 이용한 다층기판 제조방법을 개시한다.Manufacturing a multi-layered substrate using a heterogeneous dielectric, characterized in that to form a three-dimensional second partial pattern including the second to third process of filling the via pattern formed in the via pattern in the second-2 process the post-baking conductor paste. The method is disclosed.

이하, 첨부된 도면을 참조하여 본 발명을 살펴보면 다음과 같다.Hereinafter, the present invention will be described with reference to the accompanying drawings.

<제1실시예>First Embodiment

먼저, 본 발명의 제1실시예는 저유전율 그린시트를 이용하여 제작된 다층세라믹 기판위에 고유전율의 감광성 페이스트를 이용하여 유전체층을 형성시키는 것으로, 좀 더 상세하게는 저유전율의 다층기판을 형성하고, 상기 저유전율의 다층세라믹 기판 상부에 고유전율의 유전체층을 형성하되, 고유전율의 감광성 유전체 페이스트로 고유전율의 유전체층을 형성하는 것인데, 도 1a내지 도 1b를 참조하여 좀 더 상세히 설명한다.First, the first embodiment of the present invention is to form a dielectric layer using a high dielectric constant photosensitive paste on a multilayer ceramic substrate fabricated using a low dielectric constant green sheet, more specifically to form a low dielectric constant multilayer substrate A high dielectric constant dielectric layer is formed on the low dielectric constant multilayer ceramic substrate, and a high dielectric constant dielectric layer is formed of a high dielectric constant photosensitive dielectric paste, which will be described in more detail with reference to FIGS. 1A to 1B.

우선, 도 1a에 도시된 바와 같이, 본 발명에 따른 제1실시예는, 유전율이 10 이하 정도 되는 저유전율의 저온소성 세라믹 분말을 테이프 캐스팅하여 그린시트로 만든 후, 소정사이즈로 컷팅하고, 다층구조 형성을 위하여 소정패턴에 따라 각 층에 비아 홀을 펀칭하며, 펀칭된 비아 홀에 전도체 페이스트를 충진시켜 층간을 전기적으로 연결한다. First, as shown in Figure 1a, according to the first embodiment of the present invention, the low dielectric constant low-temperature calcined ceramic powder having a dielectric constant of about 10 or less by tape casting to make a green sheet, cut to a predetermined size, multi-layer Via-holes are punched in each layer according to a predetermined pattern to form the structure, and the conductor paste is filled in the punched via-holes to electrically connect the layers.

다음, 각각의 그린시트들을 원하는 회로패턴에 따라 순차적으로 적층하고 850℃에서 약 20여분간 소성시키게 되는데, 그 결과 저유전율의 저온소성 세라믹으로 이루어진 소정의 다층기판(100)이 완성된다.Next, each green sheet is sequentially stacked according to a desired circuit pattern and baked at about 850 ° C. for about 20 minutes. As a result, a predetermined multilayer substrate 100 made of a low dielectric constant low temperature calcined ceramic is completed.

계속해서, 완성된 다층기판(100) 상에 본 발명에 따라 도 1b에 도시된 바와 같이, 유전율이 30 이상 정도 되는 고유전율의 저온소성 세라믹층으로 이루어진 유전체층(110)을 형성시킨다.Subsequently, as shown in FIG. 1B according to the present invention, a dielectric layer 110 made of a low-temperature fired ceramic layer having a high dielectric constant of about 30 or more is formed on the completed multilayer substrate 100.

좀 더 상세히 설명하면, 우선 고유전율 저온소성세라믹 분말을 이용하여 감광성 페이스트를 제작하는데, 감광성 페이스트는 카르복실산을 가지고 있는 바인더 폴리머와, 모노머, 광개시제, 유기용매를 섞어 만든 비이클(vehicle)에 고유전율 세라믹 분말을 혼합하고, 이를 3본 롤러로 분쇄, 분산시켜 제작 완성한다.In more detail, first, a photosensitive paste is manufactured by using a high dielectric constant low-temperature plastic ceramic powder. The photosensitive paste is inherent in a vehicle made by mixing a binder polymer having a carboxylic acid, a monomer, a photoinitiator, and an organic solvent. The electrification ceramic powder is mixed and pulverized and dispersed with three rollers to complete the production.

그런 후, 완성된 감광성 유전체 페이스트를 상기 저유전율 다층기판(100)상에 도포하고 80℃정도로 오븐에서 건조하여 감광성 유전체 페이스트 막을 형성한다.Thereafter, the completed photosensitive dielectric paste is applied onto the low dielectric constant multilayer board 100 and dried in an oven at about 80 ° C. to form a photosensitive dielectric paste film.

다음, 자외선과 포토마스크를 이용하여 비아 형성을 위한 패턴을 노광하는데, 이 때 모노머와 광개시제의 작용에 의해 자외선이 조사되는 영역은 경화되고, 그렇지 않은 영역은 경화되지 않는다. Next, the pattern for forming vias is exposed using ultraviolet rays and a photomask. At this time, the region to which ultraviolet rays are irradiated by the action of the monomer and the photoinitiator is cured, and the other regions are not cured.

한편, 노광시키고 난 후, Na2CO3 1%수용액을 이용하여 노광된 감광성 유전체 페이스트막을 현상해 냄으로써 페이스트막에 비아를 형성한다. 여기서 비아의 사이즈는 지름이 100㎛이하인 것이 바람직하다. On the other hand, after exposure, vias are formed in the paste film by developing the exposed photosensitive dielectric paste film using Na 2 CO 3 1% aqueous solution. It is preferable that the via size is 100 micrometers or less in diameter here.

마지막으로, 현상 후 세척 및 건조를 하고, 850℃에서 약 10여분간 소성함으로써 비아가 형성된 본 발명에 따른 고유전율 유전체 층(110)이 형성되며, 그 결과로 이종유전체 그린시트의 동시소성에서 발생하기 쉬운 기판의 휨 또는 크랙이 본 발명에 따른 고유전율의 유전체층에는 줄어들게 된다.Finally, after development, washing and drying, and firing at 850 ℃ for about 10 minutes to form a high-k dielectric layer 110 according to the present invention in which vias are formed, resulting in the co-firing of heterogeneous green sheets Easy warping or cracking of the substrate is reduced in the high dielectric constant dielectric layer according to the present invention.

<제2실시예>Second Embodiment

다음, 본 발명에 따른 제2실시예는 저유전율 그린시트와 동시소성용 전도성 페이스트를 이용하여 3차원 회로를 구성한 다층세라믹 기판 위에 고유전율 감광성 유전체 페이스트와 후소성용 전도체 페이스트를 이용하여 추가적인 3차원 회로구조 를 구현하는 것에 관한 것이다.Next, a second embodiment according to the present invention is an additional three-dimensional by using a high-k dielectric photosensitive dielectric paste and a post-baking conductor paste on a multi-layer ceramic substrate composed of a three-dimensional circuit using a low dielectric constant green sheet and a conductive paste for co-firing It is about implementing a circuit structure.

좀 더 상세하게는, 저유전율 시트와 동시소성용 전도성 페이스트를 이용해 3차원의 제1부분회로패턴이 패터닝된 저유전율의 다층기판을 형성하고, 상기 형성한 저유전율의 다층기판 상부에, 3차원의 제1부분회로패턴과 전기적으로 결합되어 소정의 회로기판을 구현하는, 3차원의 제2부분패턴을 형성하되, 저유전율의 다층기판 상부에 고유전율의 감광성 유전체 페이스트막을 형성한 다음, 이 형성한 고유전율의 감광성 유전체 페이스트막을 패터닝시켜 소정의 비아패턴을 형성하고, 비아패턴에 후소성용 전도체 페이스트를 충진시키는 일련의 과정을 반복적으로 수행하여 3차원의 제2부분패턴을 형성하도록 하는 것인데, 이하에서는 도 2a내지 도 2d를 참조하여 예를 들어 설명한다.More specifically, a low dielectric constant multi-layer substrate having a patterned three-dimensional first partial circuit pattern is formed using a low dielectric constant sheet and a conductive paste for co-firing, and on top of the formed low dielectric constant multilayer substrate, three-dimensional Forming a three-dimensional second partial pattern electrically coupled with the first partial circuit pattern of the substrate to form a predetermined circuit board, and then forming a high-k photosensitive dielectric paste film on the multi-layer substrate having a low dielectric constant. A high dielectric constant photosensitive dielectric paste film is patterned to form a predetermined via pattern, and a series of processes of filling a via pattern with a post-baking conductor paste are repeatedly performed to form a three-dimensional second partial pattern. Hereinafter, an example will be described with reference to FIGS. 2A to 2D.

우선, 저유전율 저온소성 세라믹 분말을 테이프 캐스팅하여 그린시트로 만든 후, 공정에 맞는 적정한 사이즈로 컷팅하고, 다층구조 형성을 위하여 소정의 비아패턴에 따라 각 층에 비아 홀을 펀칭하고, 펀칭된 비아 홀에 전도체 페이스트를 충진시켜 층간을 전기적으로 연결한다. 이 때, 3차원 제1부분패턴의 회로 구성을 위하여 도선, 저항, 커패시터, 인덕터 등을 형성하기 위하여 스크린 인쇄 또는 후막 리소그라피 공정을 통하여 패턴을 구현한다.First, the low dielectric constant low temperature calcined ceramic powder is cast into a green sheet, cut into an appropriate size suitable for the process, punched via holes in each layer according to a predetermined via pattern to form a multilayer structure, and punched vias. The conductor paste is filled into the holes to electrically connect the layers. At this time, the pattern is implemented through screen printing or thick film lithography process to form a lead, a resistor, a capacitor, an inductor, etc. for the circuit configuration of the three-dimensional first partial pattern.

특히, 모듈의 고집적화를 위하여 도선 및 인덕터 등은 후막 리소그라피 공정을 이용하여 초소형화하고, 저항 또는 커패시터 등 미세도선이 필요하지 않은 영역은 공정이 간편한 스크린 인쇄 공정을 이용하는 것이 바람직한데, 그린시트 상에서의 후막 리소그라피 공정에 따른 패턴형성방법을 좀 더 상세히 설명하면 다음과 같 다.In particular, for high integration of the module, it is preferable to minimize the size of the conductive wire and the inductor by using a thick film lithography process, and to use a screen printing process that is easy to process in areas where fine wires such as resistors or capacitors are not required. The pattern formation method according to the thick film lithography process will be described in more detail as follows.

즉, 그린시트 상에 특별한 패턴이 없는 블랭크 스크린을 이용하여 감광성이 있는 후막 전도체 페이스트를 인쇄한 후, 80℃ 정도로 오븐에서 건조하여 감광성 전도체 페이스트 막을 형성하고, 상기 감광성 전도체 페이스트 막을 포토마스크와 자외선을 이용하여 소정 패턴을 노광시킨 후, 현상 공정을 통하여 경화되지 않은 영역을 제거하고, 증류수로 세척한 후 다시 오븐에서 충분히 건조하면 미세회로 패턴이 그린시트 상에 형성된다.That is, after the photosensitive thick film conductor paste is printed using a blank screen without a special pattern on the green sheet, it is dried in an oven at about 80 ° C. to form a photosensitive conductor paste film. After exposing a predetermined pattern by using a pattern, the uncured region is removed through a developing process, washed with distilled water, and then sufficiently dried in an oven to form a fine circuit pattern on the green sheet.

한편, 이렇게 회로 패턴이 형성된 각각의 그린시트들을 적층하고 850℃에서 약 20여분간 소성시키게 되면, 저유전율 저온소성 세라믹을 이용한 다층기판(200)이 완성된다.Meanwhile, when the green sheets having the circuit patterns formed thereon are laminated and calcined at about 850 ° C. for about 20 minutes, the multilayer substrate 200 using the low dielectric constant low temperature calcined ceramic is completed.

그리고 나서, 완성된 다층기판(200) 상에 본 발명에 따라 고유전율 저온소성 세라믹층을 형성시킨다.Then, a high dielectric constant low temperature calcined ceramic layer is formed on the completed multilayer substrate 200 according to the present invention.

구체적으로는, 고유전율 저온소성세라믹 분말을 이용하여 감광성 페이스트를 제작하는데, 감광성 페이스트는 카르복실산을 가지고 있는 바인더 폴리머와, 모노머, 광개시제, 유기용매를 섞어 만든 비이클(vehicle)에 고유전율 세라믹 분말을 혼합하고, 이를 3본 롤러로 분쇄, 분산시켜 제작된다.Specifically, a photosensitive paste is manufactured by using a high dielectric constant low temperature plastic ceramic powder. The photosensitive paste is a high dielectric constant ceramic powder in a vehicle made by mixing a binder polymer having a carboxylic acid with a monomer, a photoinitiator, and an organic solvent. It is produced by mixing the mixture, and grinding and dispersing it with three rollers.

이렇게 제작된 감광성 유전체 페이스트를 상기 저유전율 다층기판(200)상에 도포하고 80℃ 오븐에서 건조하여 감광성 유전체 페이스트 막(210)을 형성한다.The photosensitive dielectric paste thus prepared is applied onto the low dielectric constant multilayer board 200 and dried in an 80 ° C. oven to form a photosensitive dielectric paste film 210.

이후, 자외선과 포토마스크(300)를 이용하여 비아 형성을 위한 패턴을 노광하는데(도 2b), 이 때 모노머와 광개시제의 작용에 의해 자외선이 조사되는 영역은 경화되고, 그렇지 않은 영역은 경화되지 않는다.Subsequently, a pattern for forming vias is exposed using ultraviolet rays and a photomask 300 (FIG. 2B), in which the region to which ultraviolet rays are irradiated by the action of the monomer and the photoinitiator is cured, and the other regions are not cured. .

다음, Na2CO3 1%수용액을 이용하여 노광된 페이스트막을 현상해(도 2c) 냄으로써 페이스트막에 비아(A)가 형성되는데(도 2d), 여기서 비아(A)의 사이즈는 지름이 100㎛이하인 것이 바람직하다. 현상 후 세척 및 건조를 하고, 850℃에서 약 10여분 소성하여 비아가 형성된 고유전율 유전체 층을 형성하게 된다(도 2d).Next, via A is formed on the paste film by developing the exposed paste film using an aqueous solution of Na 2 CO 3 (FIG. 2C) (FIG. 2D), where the size of the via A is 100 μm in diameter. It is preferable that it is the following. After development, washing and drying are performed, and then fired at 850 ° C. for about 10 minutes to form a high dielectric constant dielectric layer having vias (FIG. 2D).

완성된 유전체 층 위에는 스크린 인쇄 또는 후막 리소그라피 공정을 이용하여 전도체 층을 형성하고 850℃에서 약 10여분 소성하여 상기 제1부분패턴과 전기적으로 연결되는 소정의 제2부분패턴을 구현한다. 이 때 전도체 페이스트를 인쇄 또는 도포할 경우엔 페이스트가 유전체 층의 비아를 채울 수 있도록 하여 최종적으로 층간 전기적으로 연결되도록 한다.The conductive layer is formed on the finished dielectric layer by using a screen printing or thick film lithography process and baked at about 850 ° C. for about 10 minutes to realize a predetermined second partial pattern electrically connected to the first partial pattern. At this time, when printing or applying the conductor paste, the paste can fill the vias of the dielectric layer so as to finally be electrically connected between the layers.

이러한, 고유전율 유전체 형성 단계와 전도체 층 형성 단계를 반복하여 다층화된 고유전율 저온소성 세라믹 층을 형성하는데, 연속적인 공정에 의해 공정이 길어지게 됨으로 페이스트를 이용한 고유전율 세라믹의 다층화는 가능한한 3층 이하 정도로 하는 것이 바람직하다.The high dielectric constant low temperature calcined ceramic layer is formed by repeating the high dielectric constant dielectric forming step and the conductor layer forming step, and the process is lengthened by a continuous process. It is preferable to make it about the following.

이와 같이, 상기 고유전율 저온소성 세라믹의 다층화 공정을 통하여 스크린 인쇄로는 구현할 수 없는 크기의 비아를 형성하여 회로 집적도를 높이는 것이 가능하며, 또한, 고유전율 세라믹을 이용함으로써 저유전율 세라믹으로는 달성하기 어려운 고정전용량을 가진 커패시터, 또는 동일 용량에서 차지하는 체적이 훨씬 작은 커패시터를 구현하는 것이 가능하여 역시 회로 집적도를 높일 수 있게 된다.As described above, through the multilayering process of the high dielectric constant low temperature calcined ceramic, vias having a size that cannot be realized by screen printing can be formed to increase the circuit integration degree, and high dielectric constant ceramics can be used to achieve low dielectric constant ceramics. Capacitors with difficult fixed capacitances or capacitors with much smaller volumes in the same capacity can be implemented, which also increases circuit density.

첨가하여, 상기 고유전율 저온소성 세라믹은 저유전율 세라믹과 열팽창계수의 차이가 적은 것을 사용하는 것이 바람직하며, 또한 저유전율 기판의 재소성시의 특성변화를 억제하기 위하여 고유전율 세라믹의 소성은 저유전율 세라믹 소성온도 이하에서 가능한한 단시간에 이루어지도록 하는 것이 바람직하다.In addition, it is preferable to use a low dielectric constant low-temperature fired ceramic having a low difference between the low dielectric constant ceramic and the coefficient of thermal expansion, and in order to suppress the characteristic change during the refiring of the low dielectric constant substrate, the firing of the high dielectric constant ceramic is a low dielectric constant ceramic. It is preferable to make it as short as possible under the baking temperature.

이상에서 상세히 설명한 바와 같이, 본 발명에 따른 이종 유전체를 이용한 다층기판 제조방법은, 이종유전체 그린시트의 동시소성에서 발생하기 쉬운 기판의 휨 또는 크랙을 최소화하고, 집적도가 높은 모듈의 구현이 가능하며, 또한 도선 및 인덕터를 후막 리소그라피 공정을 이용하여 형성함으로써 단위체적 내 회로의 집적도를 높일 수 있어 전체 소자를 더욱 소형화할 수 있는 효과가 있다.As described in detail above, the method of manufacturing a multilayer substrate using a heterogeneous dielectric according to the present invention minimizes warpage or cracking of a substrate that is likely to occur in simultaneous firing of a heterogeneous dielectric green sheet, and enables a highly integrated module to be implemented. In addition, by forming the conductive wire and the inductor using a thick film lithography process, it is possible to increase the degree of integration of the circuit in the unit volume, thereby miniaturizing the entire device.

본 발명은 기재된 구체적인 예에 대해서만 상세히 설명되었지만 본 발명의 기술사상 범위 내에서 다양한 변형 및 수정이 가능함은 당업자에게 있어서 명백한 것이며, 이러한 변형 및 수정이 첨부된 특허청구범위에 속함은 당연한 것이다.Although the invention has been described in detail only with respect to the specific examples described, it will be apparent to those skilled in the art that various modifications and variations are possible within the spirit of the invention, and such modifications and variations belong to the appended claims.

Claims (4)

저유전율의 다층기판을 형성하는 제1과정;Forming a multi-layer substrate having a low dielectric constant; 상기 저유전율의 다층기판 상부에 고유전율의 유전체층을 형성하는 제2과정으로 이루어지되;A second process of forming a high-k dielectric layer on the low-k dielectric substrate; 상기 제2과정은;The second process is; 상기 제1과정에서 형성한 저유전율의 다층기판 상부에, 고유전율의 감광성 유전체 페이스트로, 고유전율의 유전체층을 형성하는 것을 특징으로 하는, 이종 유전체를 이용한 다층기판 제조방법.The high dielectric constant photosensitive dielectric paste is formed on the multi-layer substrate having a low dielectric constant formed in the first step, and a high dielectric constant dielectric layer is formed. 제 1 항에 있어서, 상기 제2과정은;The method of claim 1, wherein the second process comprises: 상기 제1과정에서 형성한 저유전율의 다층기판 상부에, 고유전율의 저온소성세라믹을 이용해 만든 감광성 페이스트를 도포 및 건조하여, 소정의 감광성 유전체 페이스트막을 형성하는 제2-1과정;A step 2-1 of forming a predetermined photosensitive dielectric paste film by applying and drying a photosensitive paste made of a high dielectric constant low temperature plastic ceramic on the low dielectric constant multilayer substrate formed in the first step; 상기 제2-1과정에서 형성한 고유전율의 감광성 유전체 페이스트막을 소정의 비아패턴에 따라 패터닝시켜 고유전율의 유전체층을 형성하는 제2-2과정을 포함하여 이루어지는 것을 특징으로 하는, 이종 유전체를 이용한 다층기판 제조방법.And forming a high-k dielectric layer by patterning the high-k photosensitive dielectric paste film formed in step 2-1 according to a predetermined via pattern. Substrate manufacturing method. 저유전율 시트와 동시소성용 전도성 페이스트를 이용해 3차원의 제1부분회로패턴이 패터닝된 저유전율의 다층기판을 형성하는 제1과정;Forming a multi-layered substrate having a low dielectric constant patterned with a three-dimensional first partial circuit pattern by using a low dielectric constant sheet and a conductive paste for simultaneous firing; 상기 제1과정에서 형성한 저유전율의 다층기판 상부에, 상기 3차원의 제1부분회로패턴과 전기적으로 결합되어 소정의 회로기판을 구현하는, 3차원의 제2부분패턴을 형성하는 제2과정으로 이루어지되;A second process of forming a three-dimensional second partial pattern on the low dielectric constant multilayer board formed in the first process to electrically couple with the three-dimensional first partial circuit pattern to realize a predetermined circuit board; Consist of; 상기 제2과정은;The second process is; 상기 제1과정에서 형성한 저유전율의 다층기판 상부에 고유전율의 감광성 유전체 페이스트막을 형성하는 제2-1과정;A step 2-1 of forming a high dielectric constant photosensitive dielectric paste film on the low dielectric constant multilayer substrate formed in the first step; 상기 제2-1과정에서 형성한 고유전율의 감광성 유전체 페이스트막을 패터닝시켜 소정의 비아패턴을 형성하는 제2-2과정;Step 2-2 of forming a predetermined via pattern by patterning the high-k photosensitive dielectric paste film formed in step 2-1; 상기 제2-2과정에서 형성한 비아패턴에 후소성용 전도체 페이스트를 충진시키는 제2-3과정을 포함하여, 3차원의 제2부분패턴을 형성하는 것을 특징으로 하는, 이종 유전체를 이용한 다층기판 제조방법.Multi-layered substrate using a heterogeneous dielectric, characterized in that to form a three-dimensional second partial pattern, including the second to third step of filling the via pattern formed in the step 2-2 and the post-baking conductor paste. Manufacturing method. 제 3 항에 있어서, 상기 제2-3과정 이후에;The method of claim 3, further comprising: after the 2-3; 상기 후소성용 전도체 페이스트가 충진된 비아패턴 상부를 포함하는 소자 전체 영역에 고유전율의 감광성 유전체 페이스트막을 형성하는 제2-4과정;Forming a photosensitive dielectric paste film having a high dielectric constant on the entire region including an upper portion of the via pattern filled with the post-fired conductive paste; 상기 제2-4과정에서 형성한 고유전율의 감광성 유전체 페이스트막을 패터닝시켜 소정의 비아패턴을 형성하는 제2-5과정; A step 2-5 of forming a predetermined via pattern by patterning the high-k photosensitive dielectric paste film formed in step 2-4; 상기 제2-5과정에서 형성한 비아패턴에 후소성용 전도체 페이스트를 충진시키는 제2-6과정을 순차적으로 적어도 2회 이상 반복 수행하여, 3차원의 제2부분패턴을 형성하는 것을 특징으로 하는, 이종 유전체를 이용한 다층기판 제조방법.The second pattern of filling the via pattern formed in step 2-5 with the post-baking conductor paste is sequentially repeated at least twice, to form a three-dimensional second partial pattern. , Multi-layer substrate manufacturing method using heterogeneous dielectric.
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