KR20060011576A - Semiconductor memory device with dual capacitor and method for manufacturing the same - Google Patents
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Abstract
본 발명은 캐패시터의 높이를 증가시키지 않으면서도 캐패시턴스를 증가시킬 수 있는 반도체 메모리 장치 및 그 제조 방법을 제공하기 위한 것으로, 본 발명의 반도체 메모리 장치의 제조 방법은 반도체 기판의 소자분리영역 내에 제1캐패시터를 형성하는 단계, 상기 제1캐패시터의 일부를 식각하여 형성된 트렌치에 매립되는 소자분리막을 형성하는 단계, 상기 반도체 기판 상에 워드라인을 형성하는 단계, 상기 워드라인 양측의 반도체 기판 내에 상기 제1캐패시터와 접속되는 소스/드레인영역을 형성하는 단계, 상기 워드라인 상부에 비트라인을 형성하는 단계, 및 상기 비트라인 상부에 상기 소스/드레인영역에 접속되는 제2캐패시터를 형성하는 단계를 포함한다.
SUMMARY OF THE INVENTION The present invention provides a semiconductor memory device capable of increasing capacitance without increasing the height of a capacitor, and a method of manufacturing the semiconductor memory device of the present invention. Forming a device isolation layer buried in a trench formed by etching a portion of the first capacitor; forming a word line on the semiconductor substrate; and forming a word line on the semiconductor substrate on both sides of the word line. Forming a source / drain region to be connected to the source line; forming a bit line on the word line; and forming a second capacitor connected to the source / drain region on the bit line.
캐패시터, 트렌치, CUB, COB, 소자분리막Capacitor, Trench, CUB, COB, Device Separator
Description
도 1은 종래기술에 따른 반도체 메모리 장치의 구조를 도시한 도면,1 is a diagram illustrating a structure of a semiconductor memory device according to the prior art;
도 2는 본 발명의 실시예에 따른 반도체 메모리 장치의 구조를 도시한 도면,2 is a diagram illustrating the structure of a semiconductor memory device according to an embodiment of the present invention;
도 3은 도 2에 도시된 반도체 메모리 장치의 등가회로도,FIG. 3 is an equivalent circuit diagram of the semiconductor memory device shown in FIG. 2;
도 4a 내지 도 4g는 본 발명의 실시예에 따른 반도체 메모리 장치의 제조 방법을 도시한 공정 단면도.
4A to 4G are cross-sectional views illustrating a method of manufacturing a semiconductor memory device in accordance with an embodiment of the present invention.
* 도면의 주요 부분에 대한 부호의 설명* Explanation of symbols for the main parts of the drawings
31 : N형 반도체 기판(제1플레이트노드) 32 : P형 웰31 N-type semiconductor substrate (first plate node) 32 P-type well
33a, 33b : 깊은 트렌치 34 : 제1유전막33a, 33b: deep trench 34: first dielectric film
35 : 제1스토리지노드 36 : 얕은 트렌치35: first storage node 36: shallow trench
37 : 소자분리막 38 : 워드라인37: device isolation layer 38: word line
43 : 비트라인 47 : 제2스토리지노드43: bit line 47: second storage node
48 : 제2유전막 49 : 제2플레이트노드48: second dielectric film 49: the second plate node
본 발명은 반도체 제조 기술에 관한 것으로, 특히 캐패시터를 구비한 반도체 메모리 장치 및 그 제조 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to semiconductor manufacturing technology, and more particularly, to a semiconductor memory device having a capacitor and a method of manufacturing the same.
반도체 메모리 장치의 개별소자가 동작하기 위해서 요구되는 최소한의 캐패시턴스는 25pF/cell 이상이다. 그러나, 소자의 선폭이 감소하면서 캐패시터의 유효면적이 감소하게 되어 캐패시턴스도 감소하게 되었다.The minimum capacitance required for the operation of individual elements of a semiconductor memory device is 25 pF / cell or more. However, as the line width of the device decreases, the effective area of the capacitor decreases, thereby reducing the capacitance.
캐패시턴스를 증가시키기 위해, 첫째, 유전막의 두께를 감소시키거나, 둘째, 전극의 면적을 평판구조에서 삼차원 구조로 변화를 주거나, 평탄한 표면을 엠보싱(Embossed) 표면으로 키우는 방법을 사용하여 전극의 면적을 증가시키거나, 셋째, 유전상수가 큰 유전막을 도입하는 방법이 주로 사용되고 있다.To increase the capacitance, first, reduce the thickness of the dielectric film, secondly, change the area of the electrode from a planar structure to a three-dimensional structure, or increase the area of the electrode using an embossed surface. Third, a method of increasing or introducing a dielectric film having a large dielectric constant is mainly used.
위와 같은 방법 중에서 둘째 항목인 캐패시터의 구조는 초기의 평판에서 스택(Stack), 실린더(Cylinder) 및 콘케이브(Concave) 구조로 변화시켜 캐패시턴스 증가를 구현하였으나, 구조 변경만으로는 용랑 증가에 한계가 있어 캐패시터의 높이를 증가시키고 있는 추세이다.Among the above methods, the structure of the capacitor, which is the second item, realized the increase of capacitance by changing the stack, cylinder, and concave structure from the initial flat plate, but the change of the capacitor alone limited the increase of the melting capacity. The trend is to increase the height.
도 1은 종래기술에 따른 반도체 메모리 장치의 구조를 도시한 도면이다.1 is a view showing the structure of a semiconductor memory device according to the prior art.
도 1을 참조하면, N형 반도체 기판(11)의 소정 영역에 소자분리막(12)이 형성되고, N형 반도체 기판(11) 내에 P형 웰(13)이 형성되며, P형 웰(13) 상부에 스페이서(15)를 구비하는 워드라인(14)이 복수개 형성된다.
Referring to FIG. 1, an
그리고, 워드라인(14) 양측의 P형 웰(13) 내에 N형 소스/드레인 영역(16a, 16b)이 형성되고, 워드라인(14)을 포함한 전면에 제1층간절연막(17)이 형성되며, 제1층간절연막(17)을 관통하여 일측 N형 소스/드레인 영역(16a)에 연결되는 비트라인콘택플러그(18)가 형성된다.N-type source /
그리고, 비트라인콘택플러그(18)에 연결되는 비트라인(BL, 19)이 제1층간절연막(17) 상에서 워드라인(14)과 교차하는 방향으로 형성된다.The bit lines BL and 19 connected to the bit
그리고, 비트라인(19) 상부에 제2층간절연막(20)이 형성되고, 제2층간절연막(20)과 제1층간절연막(17)을 동시에 관통하여 타측 소스/드레인 영역(16b)에 연결되는 스토리지노드콘택플러그(21)가 형성된다.A second interlayer
그리고, 스토리지노드콘택플러그(21)에 연결되는 캐패시터(100)가 제2층간절연막(20) 상에 형성되는데, 캐패시터(100)는 실린더 구조로서 하부전극(22), 유전막(23) 및 상부전극(24)으로 구성된다.In addition, a
위와 같은 종래기술에서는 캐패시턴스 증가를 위해 캐패시터의 높이(H)를 증가시킨다.In the prior art as described above, the height (H) of the capacitor is increased to increase the capacitance.
그러나, 반도체소자의 집적도가 증가함에 따라 캐패시터의 높이(H)를 증가시키고자 하는 경우에는, 캐패시턴스를 유지하기 위하여 여러 공정(특히, 실린더 형태를 형성하기 위한 식각공정)에 대한 마진이 매우 부족한 상태이다. 예컨대, 최근의 식각장치의 식각 한계가 25000Å임을 감안하면, 그 이상의 높이에서는 실린더 구조를 용이하게 형성하기가 어려워지고, 이는 캐패시턴스 증가에 한계가 있음을 의미한다.However, in the case where it is desired to increase the height (H) of the capacitor as the degree of integration of the semiconductor device increases, the margin for the various processes (especially the etching process for forming the cylinder shape) is very insufficient in order to maintain the capacitance. to be. For example, considering that the etching limit of a recent etching apparatus is 25000 kPa, it is difficult to easily form a cylinder structure at a height higher than that, which means that there is a limit in increasing capacitance.
본 발명은 상기한 종래기술의 문제점을 해결하기 위해 제안된 것으로, 캐패시터의 높이를 증가시키지 않으면서도 캐패시턴스를 증가시킬 수 있는 반도체 메모리 장치 및 그 제조 방법을 제공하는데 목적이 있다.
The present invention has been proposed to solve the above problems of the prior art, and an object of the present invention is to provide a semiconductor memory device and a method of manufacturing the same, which can increase the capacitance without increasing the height of the capacitor.
상기 목적을 달성하기 위한 본 발명의 반도체 메모리 장치는 반도체 기판, 반도체 기판 내에 형성된 제1캐패시터, 상기 제1캐패시터의 제1스토리지노드와 접속되는 상기 반도체 기판 표면 아래의 소스/드레인영역과 상기 반도체 기판 표면 상의 워드라인을 구비하는 트랜지스터, 상기 트랜지스터 상부에 형성된 비트라인, 및 상기 비트라인 상부에 형성되며 상기 소스/드레인영역과 접속되는 제2스토리지노드를 구비하는 제2캐패시터를 포함하는 것을 특징으로 하며, 상기 제1캐패시터는 상기 반도체 기판 내에 형성된 깊은 트렌치, 상기 깊은 트렌치 표면 상에 형성된 제1유전막, 상기 제1유전막 상에 형성되며 상기 깊은 트렌치를 채우는 제1스토리지노드를 포함하고, 상기 반도체 기판이 제1플레이트노드 역할을 하는 것을 특징으로 한다.The semiconductor memory device of the present invention for achieving the above object is a semiconductor substrate, a first capacitor formed in the semiconductor substrate, a source / drain region under the surface of the semiconductor substrate connected to the first storage node of the first capacitor and the semiconductor substrate And a second capacitor having a word line on the surface, a bit line formed over the transistor, and a second storage node formed over the bit line and connected to the source / drain region. And the first capacitor includes a deep trench formed in the semiconductor substrate, a first dielectric film formed on the deep trench surface, and a first storage node formed on the first dielectric film and filling the deep trench. It serves as a first plate node.
그리고, 본 발명의 반도체 메모리 장치의 제조 방법은 반도체 기판의 소자분리영역 내에 제1캐패시터를 형성하는 단계, 상기 제1캐패시터의 일부를 식각하여 형성된 트렌치에 매립되는 소자분리막을 형성하는 단계, 상기 반도체 기판 상에 워드라인을 형성하는 단계, 상기 워드라인 양측의 반도체 기판 내에 상기 제1캐패시 터와 접속되는 소스/드레인영역을 형성하는 단계, 상기 워드라인 상부에 비트라인을 형성하는 단계, 및 상기 비트라인 상부에 상기 소스/드레인영역에 접속되는 제2캐패시터를 형성하는 단계를 포함하는 것을 특징으로 하고, 상기 제1캐패시터를 형성하는 단계는 상기 반도체 기판 내에 웰을 형성하는 단계, 상기 웰이 형성된 반도체 기판의 소자분리영역을 소정 깊이로 식각하여 제1트렌치를 형성하는 단계, 상기 제1트렌치 표면 상에 제1유전막을 형성하는 단계, 및 상기 제1유전막 상에 상기 제1트렌치를 채우면서 상기 웰에 형성되는 상기 소스/드레인영역과 접속될 제1스토리지노드를 형성하는 단계를 포함하고, 상기 반도체 기판이 상기 제1캐패시터의 제1플레이트노드 역할을 하는 것을 특징으로 한다.
The method of manufacturing a semiconductor memory device of the present invention includes forming a first capacitor in a device isolation region of a semiconductor substrate, forming a device isolation film embedded in a trench formed by etching a portion of the first capacitor, and the semiconductor. Forming a word line on a substrate, forming a source / drain region connected to the first capacitor in a semiconductor substrate on both sides of the word line, forming a bit line on the word line, and And forming a second capacitor on the bit line, the second capacitor being connected to the source / drain region, wherein the forming of the first capacitor comprises: forming a well in the semiconductor substrate; Etching the device isolation region of the semiconductor substrate to a predetermined depth to form a first trench, on the surface of the first trench Forming a first dielectric layer on the first dielectric layer, and forming a first storage node to be connected to the source / drain region formed in the well while filling the first trench on the first dielectric layer, The substrate serves as a first plate node of the first capacitor.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.Hereinafter, the most preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings so that those skilled in the art may easily implement the technical idea of the present invention. .
도 2는 본 발명의 실시예에 따른 반도체 메모리 장치의 구조를 도시한 도면이다.2 is a diagram illustrating the structure of a semiconductor memory device according to an embodiment of the present invention.
도 2에 도시된 바와 같이, 본 발명의 반도체 메모리 장치는 크게 워드라인(38) 및 소스/드레인영역(40a, 40b)으로 구성된 하나의 트랜지스터와 트랜지스터의 일측 소스/드레인영역(40a)에 비트라인콘택플러그인 제1콘택플러그(42)를 통해 접속된 비트라인(43), 트랜지스터의 타측 소스/드레인영역(40b)에 제2콘택플러그(45)를 통해 연결된 두 개의 캐패시터(C1, C2)로 구성된다.
As shown in FIG. 2, the semiconductor memory device of the present invention includes one transistor including a
여기서, 두 개의 캐패시터(C1, C2) 중에서 제1캐패시터(C1)는 비트라인(43) 아래에 위치하는 CUB(Capacitor Under Bitline) 구조의 캐패시터이고, 제2캐패시터(C2)는 비트라인(43) 위에 위치하는 COB(Capacitor Over Bitline) 구조의 캐패시터이다. 따라서, 본 발명의 반도체 메모리 장치의 단위셀은 하나의 트랜지스터(1TR)와 두 개의 캐패시터(2C)로 구성된다. 즉, 본 발명의 반도체 메모리 장치는 듀얼 캐패시터(Dual capacitor)를 구비한다.Here, among the two capacitors C1 and C2, the first capacitor C1 is a capacitor having a CUB structure, which is located below the
두 개의 캐패시터에 대해 자세히 살펴보기로 한다.Let's take a closer look at the two capacitors.
먼저, CUB 구조의 제1캐패시터(C1)는 단위셀이 형성될 N형 반도체 기판(31) 내의 깊은 트렌치(33a, 33b)에 형성되는데, 소자분리막(37)이 형성되는 소자분리영역에 형성된다. 제1캐패시터(C1)를 구성하는 제1플레이트노드는 N형 반도체 기판(31)이고, 제1유전막(34)은 깊은 트렌치(33a, 33b) 표면 상에 형성되고, 제1스토리지노드(35)는 제1유전막(34) 표면 상에서 깊은 트렌치(33a, 33b)를 채우는 형태이다.First, the first capacitor C1 of the CUB structure is formed in the
그리고, COB 구조의 제2캐패시터(C2)는 N형 반도체 기판(31) 상부에 형성된 비트라인(43) 상부에 제2스토리지노드(47), 제2유전막(48) 및 제2플레이트노드(49)를 구비하여 형성된다.The second capacitor C2 having the COB structure has a
위와 같은 제1캐패시터(C1)의 제1스토리지노드(35)와 제2캐패시터(C2)의 제2스토리지노드(47)는 트랜지스터의 타측 소스/드레인영역(40b)을 통해 서로 전기적으로 접속된다.As described above, the
이를테면, 트랜지스터는 N형 반도체 기판(31) 내에 형성된 P형 웰(32) 상부 에 형성되는 스페이서(39)를 구비한 워드라인(38)과 워드라인(38) 양측의 P형 웰(32) 내에 형성된 소스/드레인영역(40a, 40b)로 구성되고, 트랜지스터의 타측 소스/드레인영역(40b)에 제1캐패시터(C1)의 제1스토리지노드(35)와 제2캐패시터(C2)의 제2스토리지노드(47)가 공통으로 접속되어 있다. 이때, 제2캐패시터(C2)의 제2스토리지노드(47)는 타측 소스/드레인영역(40b)에 연결된 제2콘택플러그(45)를 통해 연결된다.For example, a transistor is formed in a
한편, 트랜지스터의 일측 소스/드레인영역(40a)에는 제1콘택플러그(42)를 통해 비트라인(43)이 접속되며, 이때 비트라인(43)은 잘 알려진 바와 같이 워드라인(38)과 교차하는 방향으로 형성된다.Meanwhile, the
그리고, 비트라인(43)과 트랜지스터 사이에는 제1층간절연막(41)이 위치하고, 비트라인(43)과 제2캐패시터(C2) 사이에는 제2층간절연막(44)이 위치하며, 제1콘택플러그(42)는 제1층간절연막(41)을 관통하여 일측 소스/드레인영역(40a)과 연결되고, 제2콘택플러그(45)는 제2층간절연막(44)과 제1층간절연막(41)을 동시에 관통하여 타측 소스/드레인영역(40b)과 연결된다.The first interlayer
도 3은 도 2에 도시된 반도체 메모리 장치의 등가회로도이다.3 is an equivalent circuit diagram of the semiconductor memory device shown in FIG. 2.
도 3을 참조하면, 하나의 NMOS 트랜지스터(M1)와 두 개의 캐패시터(C1, C2)로 구성되는데, NMOS 트랜지스터의 게이트에 워드라인이 접속되고, NMOS 트랜지스터의 일측 소스/드레인에 비트라인이 접속되며, NMOS 트랜지스터의 타측 소스/드레인에 두 개의 캐패시터가 접속된다. 이때, 두 개의 캐패시터의 각 스토리지노드(35, 47)가 NMOS 트랜지스터의 타측 소스/드레인과 접속되고, 각 플레이트노드(31, 49)가 접지된다.Referring to FIG. 3, one NMOS transistor M1 and two capacitors C1 and C2 have a word line connected to a gate of the NMOS transistor, and a bit line connected to one source / drain of the NMOS transistor. Two capacitors are connected to the other source / drain of the NMOS transistor. At this time, each of the
그리고, 두 개의 캐패시터(C1, C2) 중에서 하나(C2)는 COB 구조의 캐패시터이고, 다른 하나(C1)는 CUB 구조의 캐패시터이다.One of the two capacitors C1 and C2 (C2) is a capacitor having a COB structure, and the other (C1) is a capacitor having a CUB structure.
도 4a 내지 도 4g는 본 발명의 실시예에 따른 반도체 메모리 장치의 제조 방법을 도시한 공정 단면도이다.4A through 4G are cross-sectional views illustrating a method of manufacturing a semiconductor memory device in accordance with an embodiment of the present invention.
도 4a에 도시된 바와 같이, N형 반도체 기판(31) 내에 이온주입 공정을 통해 P형 웰(32)을 형성한다. 이때, P형 웰(32)은 보론(Boron)과 같은 p형 도펀트를 이온주입하여 형성한다.As shown in FIG. 4A, the P type well 32 is formed in the N
다음으로, P형 웰(32)이 형성된 N형 반도체 기판(31)의 소자분리영역으로 예정된 영역을 소정 깊이로 식각하여 깊은 트렌치(33a, 33b)를 형성한다. 이때, 깊은 트렌치(33a, 33b)는 두 개의 캐패시터 중 제1캐패시터가 형성될 곳으로, 깊은 트렌치(33a, 33b) 중에서 하나(33a)는 제1단위셀에 형성되고, 다른 하나(33b)는 제2단위셀에 형성된다. Subsequently,
위와 같이, 제1단위셀에 형성되는 깊은 트렌치(33a)와 제2단위셀에 형성되는 깊은 트렌치(33b)를 제1단위셀과 제2단위셀간 소자분리영역 내에 형성하는데, 이때, 깊은 트렌치(33a, 33b)의 깊이는 캐패시턴스 확보를 위해 소자분리영역이 될 트렌치보다 깊게 형성한다.As described above, the
상기한 깊은 트렌치(33a, 33b)를 형성하기 위한 반도체 기판(31)의 식각 공정은, Cl2, HBr, NF3, CF4 또는 HF6 중에서 선택된 케미컬을 이용하며, 깊은 트렌치 (33a, 33b)의 바닥은 N형 반도체 기판(31)이고, 깊은 트렌치(33a, 33b)의 측벽은 N형 반도체 기판(31)과 P형 웰(32)이 제공한다.The etching process of the
도 4b에 도시된 바와 같이, 깊은 트렌치(33a, 33b)를 포함한 전면에 제1유전막(34)을 형성한다. 이때, 제1유전막(34)은 ONO, SiO2, Si3N4, Al2
O3, ZrO2, HfO2, Ta2O5, TiO2, SrTiO3, PbTiO3 또는 PZT 중에서 선택되며, 제1유전막(34)은 스퍼터링법, 화학기상증착법(CVD) 또는 원자층증착법(ALD)을 이용하여 형성한다. 일예로, 제1유전막(34)으로 사용하는 ONO, SiO2, Si3N4는 200℃∼900℃의 온도에서 형성한다.As shown in FIG. 4B, the
다음으로, 제1유전막(34)을 선택적으로 식각하여 깊은 트렌치(33a, 33b)의 측벽을 제공하는 P형 웰(32)의 측면을 노출시킨다. 이때, 제1유전막(34)은 P형 웰(32)의 측면을 노출시키면서 N형 반도체 기판(31)은 노출시키지 않는 형태로 잔류한다. 만약, N형 반도체 기판(31)까지 노출시키게 되면, 제1스토리지노드가 소스/드레인영역과 연결됨은 물론 동시에 플레이트노드로 작용하는 N형 반도체기판(31)과 제1스토리지노드가 숏트되는 문제가 있다.Next, the
이와 같이, 제1유전막(34)을 P형 웰(32)의 측면을 노출시키도록 하기 위해서, 제1유전막(34) 상에 감광막을 도포하고 에치백하여 깊은 트렌치(33a, 33b) 내부를 채우는 형태로 감광막을 잔류시키고, 감광막에 의해 드러난 p형 웰(32) 상부의 제1유전막(34)을 에치백한 후 감광막을 제거한다.As such, in order to expose the
상기한 바와 같이, P형 웰(32)의 측면을 노출시키도록 제1유전막(34)을 선택 적으로 식각하는 공정은, 후속 P형 웰(32)에 형성되는 소스/드레인영역과 제1유전막(34) 상에 형성되는 제1스토리지노드를 전기적으로 연결시키기 위한 것이다.As described above, the process of selectively etching the
도 4c에 도시된 바와 같이, 제1유전막(34) 상에 깊은 트렌치(33a, 33b)를 완전히 채울때까지 전극용 도전막을 형성한 후, 선택적으로 식각하여 깊은 트렌치(33a, 33b) 내에 매립되는 제1스토리지노드(35)를 형성한다.As shown in FIG. 4C, the conductive film for the electrode is formed on the
이때, 제1스토리지노드(35)는 불순물(인 또는 비소)이 도핑된 도우프드 폴리실리콘막, TiN, Ru 또는 Pt 중에서 선택되며, 제1스토리지노드(35)를 형성하기 위한 도전막의 증착은 스퍼터링법, 화학기상증착법(CVD), 원자층증착법(ALD) 또는 전기도금법(Electro Plating)을 이용하여 형성한다.At this time, the
위와 같은 일련의 공정에 의하면, 제1유전막(34)과 제1스토리지노드(35)는 제1단위셀과 제2단위셀에 각각 형성됨을 알 수 있고, 제1단위셀과 제2단위셀간 소자분리영역 내에 이웃하여 형성됨을 알 수 있다.According to the above-described process, it can be seen that the
그리고, 제1유전막(34)이 p형 웰(32) 측면을 노출시키도록 형성된 상태이므로 제1스토리지노드(35)는 p형 웰(32)과 접합되며, 제1캐패시터의 제1스토리지노드(35)는 별도의 스토리지노드콘택플러그없이 직접 p형 웰(32)과 접합된다.In addition, since the
도 4d에 도시된 바와 같이, 제1스토리지노드(35)가 형성된 소자분리영역을 소정 깊이로 식각하여 얕은 트렌치(36)를 형성한다. 이때, 얕은 트렌치(36)는 제1스토리지노드(35)의 상부를 일정 깊이로 식각하여 형성한 것으로, 적어도 이웃한 제1단위셀과 제2단위셀에 형성된 p형 웰(32)을 서로 격리시킬 수 있는 깊이를 갖는다.
As shown in FIG. 4D, the isolation region in which the
도 4e에 도시된 바와 같이, 얕은 트렌치(36)를 채우는 소자분리막(37)을 형성한다. 이때, 소자분리막(37)은 STI 공정에 의해 형성한 것으로, 고밀도플라즈마(High Density Plasma) 방식의 산화막을 얕은 트렌치(36)에 갭필하고 이후 CMP 공정 등을 진행하여 형성한다. As shown in FIG. 4E, an
위와 같이, 소자분리막(37) 공정이 완료된 결과를 살펴보면, 소자분리막(37) 아래에 제1단위셀에 사용될 제1캐패시터와 제2단위셀에 사용될 제1캐패시터가 서로 이웃하여 형성됨을 알 수 있다.As described above, when the process of the
즉, COB(Capacitor Under Bitline) 구조의 제1캐패시터(C1)가 소자분리막(37) 아래에 형성된다. 즉, 제1캐패시터(C1)는 플레이트노드 역할을 하는 N형 반도체 기판(31), 제1유전막(34) 및 제1스토리지노드(35)로 구성된다.That is, the first capacitor C1 having a capacitor under bitline (COB) structure is formed under the
다음으로, 제1단위셀과 제2단위셀을 구성하는 트랜지스터 제조 공정을 진행한다. Next, a transistor manufacturing process constituting the first unit cell and the second unit cell is performed.
먼저, p형 웰(32) 상부에 워드라인(38)을 형성하고, 워드라인(38)의 양측벽에 접하는 스페이서(39)를 형성한다. 다음으로, p형 웰(32) 내에 이온주입을 통해 소스/드레인영역(40a, 40b)을 형성한다.First, a
위와 같이, 트랜지스터를 형성한 후, 전면에 제1층간절연막(41)을 형성한다.As described above, after the transistor is formed, the first
다음으로, 제1층간절연막(41)을 식각하여 일측 소스/드레인영역(40a)을 오픈시키는 콘택홀을 형성하고, 이 콘택홀에 제1콘택플러그(42)를 매립시킨다. 이때, 제1콘택플러그(42)는 폴리실리콘막으로 형성한 것이며, 비트라인콘택플러그로 작용한다.
Next, the first
다음으로, 제1콘택플러그(42)를 포함한 전면에 비트라인용 도전막을 증착한 후, 선택적으로 패터닝하여 워드라인(38)과 교차하는 구조를 가지면서 제1콘택플러그(42)와 연결되는 비트라인(43)을 형성한다. 이때, 비트라인(43)은 텅스텐막으로 형성한다.Next, after the bit line conductive film is deposited on the entire surface including the
상기한 일련의 비트라인(43) 공정까지 완료된 결과를 살펴보면, 제1캐패시터의 제1스토리지노드(35)가 타측 소스/드레인영역(40b)과 전기적으로 연결되고 있다.As a result of completing the above-described series of
도 4f에 도시된 바와 같이, 비트라인(43)을 포함한 전면에 제2층간절연막(44)을 형성한 후, 제2층간절연막(44)과 제1층간절연막(41)을 한꺼번에 식각하여 타측 소스/드레인영역(40b)을 오픈시키는 콘택홀을 형성한다. 그리고 나서, 이 콘택홀에 제2콘택플러그(45)를 매립시킨다. 이때, 제2콘택플러그(45)는 스토리지노드콘택플러그로 작용한다.As shown in FIG. 4F, after the second
다음으로, 제2콘택플러그(45) 상부에 제3층간절연막(46)을 형성한 후, 제3층간절연막(46)을 식각하여 제2콘택플러그(45) 상부를 개방시키는 홀을 형성하고, 이 홀의 내부에 실린더 형태를 갖는 제2스토리지노드(47)를 형성한다. 이때, 제2스토리지노드(47)는 불순물이 도핑된 도우프드 폴리실리콘막, TiN, Ru 또는 Pt 중에서 선택되며, 제2스토리지노드(47)를 형성하기 위한 도전막의 증착은 스퍼터링법, 화학기상증착법(CVD), 원자층증착법(ALD) 또는 전기도금법(Electro Plating)을 이용하여 형성한다.Next, after the third
도 4g에 도시된 바와 같이, 제3층간절연막(46)을 선택적으로 습식딥아웃하여 제2스토리지노드(47)의 내벽 및 외벽을 모두 노출시키고, 제2스토리지노드(47) 상에 제2유전막(48)과 제2플레이트노드(49)를 차례로 형성한다. As shown in FIG. 4G, the third
이때, 제2유전막(48)은 ONO, SiO2, Si3N4, Al2O3, ZrO2, HfO2, Ta2O5, TiO2, SrTiO3, PbTiO3 또는 PZT 중에서 선택되며, 제2유전막(48)은 스퍼터링법, 화학기상증착법(CVD) 또는 원자층증착법(ALD)을 이용하여 형성한다. 일예로, 제2유전막(48)으로 사용하는 ONO, SiO2, Si3N4는 200℃∼900℃의 온도에서 형성한다.
At this time, the
그리고, 제2플레이트노드(49)는 불순물이 도핑된 도우프드 폴리실리콘막, TiN, Ru 또는 Pt 중에서 선택되며, 제2플레이트노드(49)를 형성하기 위한 도전막의 증착은 스퍼터링법, 화학기상증착법(CVD), 원자층증착법(ALD) 또는 전기도금법(Electro Plating)을 이용하여 형성한다.The
위와 같은 일련의 공정에 의해 제2스토리지노드(49), 제2유전막(48) 및 제2플레이트노드(47)로 구성되는 제2캐패시터(C2)가 형성된다.The second capacitor C2 including the
그리고, 제2캐패시터(C2)의 제2스토리지노드(47)는 제2콘택플러그(45)를 통해 트랜지스터의 소스/드레인영역(40b)과 연결되고, 제1캐패시터(C1)의 제1스토리지노드(35)는 트랜지스터의 소스/드레인영역(40b)과 연결되고 있다. 결국, 제1캐패시터의 제1스토리지노드(35)와 제2캐패시터의 제2스토리지노드(47)가 소스/드레인영역(40b)에 공통으로 연결되어, 1TR+2C 구조를 형성한다.The
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여 야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
Although the technical spirit of the present invention has been described in detail according to the above preferred embodiment, it should be noted that the above embodiment is for the purpose of description and not of limitation. In addition, those skilled in the art will understand that various embodiments are possible within the scope of the technical idea of the present invention.
상술한 본 발명은 하나의 트랜지스터와 2개의 캐패시터(듀얼 캐패시터)로 구성된 단위셀 구조를 형성하므로써 단위셀의 캐패시턴스가 2배 증가하여 리프레시 등의 전기적 특성이 우수한 메모리 장치를 제조할 수 있는 효과가 있다.
According to the present invention, a unit cell structure composed of one transistor and two capacitors (dual capacitors) is formed, so that the capacitance of the unit cell is doubled, thereby making it possible to manufacture a memory device having excellent electrical characteristics such as refreshing. .
Claims (11)
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1020040060477A KR20060011576A (en) | 2004-07-30 | 2004-07-30 | Semiconductor memory device with dual capacitor and method for manufacturing the same |
Applications Claiming Priority (1)
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KR1020040060477A KR20060011576A (en) | 2004-07-30 | 2004-07-30 | Semiconductor memory device with dual capacitor and method for manufacturing the same |
Publications (1)
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KR20060011576A true KR20060011576A (en) | 2006-02-03 |
Family
ID=37121601
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
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KR1020040060477A KR20060011576A (en) | 2004-07-30 | 2004-07-30 | Semiconductor memory device with dual capacitor and method for manufacturing the same |
Country Status (1)
Country | Link |
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KR (1) | KR20060011576A (en) |
-
2004
- 2004-07-30 KR KR1020040060477A patent/KR20060011576A/en not_active Application Discontinuation
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