KR100630531B1 - Method of manufacturing a system on chip device - Google Patents

Method of manufacturing a system on chip device Download PDF

Info

Publication number
KR100630531B1
KR100630531B1 KR1020000062017A KR20000062017A KR100630531B1 KR 100630531 B1 KR100630531 B1 KR 100630531B1 KR 1020000062017 A KR1020000062017 A KR 1020000062017A KR 20000062017 A KR20000062017 A KR 20000062017A KR 100630531 B1 KR100630531 B1 KR 100630531B1
Authority
KR
South Korea
Prior art keywords
forming
capacitor
region
interlayer insulating
dram
Prior art date
Application number
KR1020000062017A
Other languages
Korean (ko)
Other versions
KR20020031520A (en
Inventor
손현철
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR1020000062017A priority Critical patent/KR100630531B1/en
Publication of KR20020031520A publication Critical patent/KR20020031520A/en
Application granted granted Critical
Publication of KR100630531B1 publication Critical patent/KR100630531B1/en

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/09—Manufacture or treatment with simultaneous manufacture of the peripheral circuit region and memory cells
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/03—Making the capacitor or connections thereto
    • H10B12/033—Making the capacitor or connections thereto the capacitor extending over the transistor
    • H10B12/0335—Making a connection between the transistor and the capacitor, e.g. plug
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/48—Data lines or contacts therefor
    • H10B12/482—Bit lines
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/48—Data lines or contacts therefor
    • H10B12/485—Bit line contacts
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/48—Data lines or contacts therefor
    • H10B12/488—Word lines

Landscapes

  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Semiconductor Memories (AREA)

Abstract

본 발명은 로직 (logic) 소자와 디램 (DRAM) 소자를 동일 칩 상에 통합시킨 시스템 온 칩 (SOC) 소자의 제조 방법에 관한 것으로, DRAM 소자와 로직 소자를 제 2 금속 배선 형성시 까지 동시에 형성하고, 이후, DRAM 소자의 캐패시터를 MIM 구조로 형성하므로써, 본 발명은 DRAM 소자 형성후에 로직 소자를 형성하는 기존의 MML 소자 제조 공정 방법시의 문제점인 DRAM 소자의 높이에 해당하는 산화막을 식각해야하는 공정상의 어려움을 해결할 수 있고, 제 2 금속 배선 형성까지를 로직 지역과 DRAM 지역에서 동시에 형성하므로 DRAM 지역을 먼저 형성한 후 로직 지역을 형성하는 기존의 방식에 비해 공정을 단순화 시킬 수 있고, MIM 구조의 캐패시터를 사용하여 캐패시터의 특성을 향상시킬 수 있는 시스템 온 칩 소자의 제조 방법에 관하여 기술된다.
The present invention relates to a method for fabricating a system on a chip (SOC) device in which a logic device and a DRAM device are integrated on the same chip, and the DRAM device and the logic device are simultaneously formed until the second metal wiring is formed. Then, by forming the capacitor of the DRAM device in the MIM structure, the present invention is a process of etching the oxide film corresponding to the height of the DRAM device, which is a problem in the conventional MML device manufacturing method of forming a logic device after the DRAM device formation It is possible to solve the problem of the problem, and to form the second metal wiring at the logic region and the DRAM region at the same time, the process can be simplified compared with the conventional method of forming the DRAM region first and then the logic region, A method of fabricating a system on chip device capable of improving the characteristics of a capacitor using a capacitor is described.

시스템 온 칩, 로직 소자, DRAM 소자System-on-Chip, Logic Devices, DRAM Devices

Description

시스템 온 칩 소자의 제조 방법{Method of manufacturing a system on chip device} Method of manufacturing a system on chip device             

도 1a 내지 도 1f는 본 발명의 실시예에 따른 시스템 온 칩 소자의 제조 방법을 설명하기 위한 소자의 단면도.1A to 1F are cross-sectional views of a device for explaining a method of manufacturing a system on a chip device according to an embodiment of the present invention.

<도면의 주요 부분에 대한 부호의 설명><Explanation of symbols for the main parts of the drawings>

11: 반도체 기판 12: 소자 분리막11: semiconductor substrate 12: device isolation film

13: 접합부 14: 워드 라인13: junction 14: word line

15: 제 1 층간 절연막 16: 비트 라인15: first interlayer insulating film 16: bit line

17: 제 1 질화막 18: 캐패시터 콘택 플러그17: first nitride film 18: capacitor contact plug

19: 제 1 금속 배선 20: 제 2 층간 절연막19: first metal wiring 20: second interlayer insulating film

21: 제 2 금속 배선 22: 제 3 층간 절연막21: second metal wiring 22: third interlayer insulating film

23: 제 2 질화막 24: 캐패시터 공간23: second nitride film 24: capacitor space

25: 질화막 스페이서 26: 희생막25 nitride film spacer 26 sacrificial film

27: 하부 전극 공간 28: 하부 전극 기둥27: lower electrode space 28: lower electrode pillar

29: 하부 전극 30: 유전체막29: lower electrode 30: dielectric film

31: 상부 전극 32: 제 4 층간 절연막 31: upper electrode 32: fourth interlayer insulating film                 

33: 제 3 금속 배선 34: 보호막33: third metal wiring 34: protective film

L: 로직 소자 지역 D: DRAM 소자 지역L: logic device area D: DRAM device area

DC: DRAM 소자의 셀 지역 DP: DRAM 소자의 주변 지역
DC: cell area of the DRAM device DP: peripheral area of the DRAM device

본 발명은 로직 (logic) 소자와 디램 (DRAM) 소자를 동일 칩 상에 통합시킨 시스템 온 칩 (System-On-Chip; SOC) 소자의 제조 방법에 관한 것으로, 특히 로직 소자와 DRAM 소자를 제 2 금속 배선 형성까지 동시에 형성하여 공정을 단순화시키면서, MIM (Metal-Insulator-Metal) 구조의 캐패시터를 사용하는 시스템 온 칩 소자의 제조 방법에 관한 것이다.
The present invention relates to a method for manufacturing a system-on-chip (SOC) device in which a logic device and a DRAM device are integrated on the same chip. The present invention relates to a method for fabricating a system-on-chip device using a capacitor having a metal-insulator-metal (MIM) structure while simultaneously forming a metal wiring and simplifying a process.

일반적으로, 로직 연산을 하는 로직 소자와 기억 소자인 메모리 소자는 별도로 제조하였다. 이들 로직 소자와 메모리 소자는 필요에 따라 기판상에서 시스템으로 집적(intergration)하였으나, 소자의 집적도가 점점 증가함에 따라 연산 속도의 향상과 효율을 증대시키기 위해 로직 소자와 메모리 소자를 동일 칩 상에 제조하는 시스템 온 칩 소자의 중요도가 높아지고 있다.In general, logic devices that perform logic operations and memory devices that are memory devices are manufactured separately. These logic devices and memory devices are integrated into a system on a substrate as needed, but as the degree of integration increases, logic and memory devices are fabricated on the same chip in order to improve computational speed and increase efficiency. The importance of system-on-chip devices is increasing.

집적 효율이 높은 DRAM 기억 소자를 이용하는 DRAM형 MML(Merged Memory Logic) 소자의 기존 제조 공정에서는 DRAM 제조 공정에서 유구되는 높은 서멀 버짓(thermal budget) 때문에 로직 소자 부분을 산화막으로 덮고 DRAM 부분을 먼저 형성한 후, 로직 부분을 후에 형성하는 방법이 주로 사용되어 왔다. 이러한 제조 공법(process scheme)을 사용하는 경우, DRAM의 공정 완료후 로직 부분에 덮혀 있는 두꺼운 산화막을 제거하고, 로직 소자의 공정을 진행하여야 하므로, 공정이 어려우면서 복잡하여 지고, 공정의 생산성(through put)이 낮아지는 문제점이 있다. 이러한 제조 공법은 주로 DRAM의 캐패시터 형성시의 높은 열공정에 기인한 것으로 ONO 캐패시터를 사용한 MML 소자에서는 유일한 제조 공법으로 생각되어 왔다. 또한, DRAM의 MIM 캐패시터 형성시 텅스텐(W)을 전극으로 사용하는 것이 제안되었으나, 텅스텐을 전극으로 사용할 시 캐패시터의 특성의 열화로 소자를 제조한 후 특성 열화가 문제시 되었다.
In the conventional manufacturing process of DRAM type MML (Merged Memory Logic) devices using highly integrated DRAM memory devices, the logic elements are covered with an oxide film and the DRAM parts are formed first because of the high thermal budget inherent in the DRAM manufacturing process. Later, a method of forming the logic portion later has been mainly used. In the case of using such a process scheme, since the thick oxide film covered by the logic part is removed after the DRAM process is completed and the logic element is processed, the process becomes difficult and complicated, and the productivity of the process (through put) is low. This manufacturing method is mainly due to the high thermal process in the formation of the capacitor of DRAM, and has been considered as the only manufacturing method in the MML element using the ONO capacitor. In addition, the use of tungsten (W) as an electrode in the formation of DRAM MIM capacitors has been proposed. However, when tungsten is used as an electrode, deterioration of characteristics after fabricating the device due to deterioration of the characteristics of the capacitor is a problem.

따라서, 본 발명은 제조 공정의 단순화를 통해 생산성을 향상시키면서 MIM 구조의 캐패시터를 사용하여 캐패시터의 특성을 향상시킬 수 있는 시스템 온 칩 소자의 제조 방법을 제공함에 그 목적이 있다.Accordingly, an object of the present invention is to provide a method for manufacturing a system on chip device capable of improving the characteristics of a capacitor by using a capacitor of a MIM structure while improving productivity through the simplification of a manufacturing process.

기존의 제조 공법은 주로 DRAM의 캐패시터 형성시의 높은 열공정으로 인한 서멀 버짓 때문인데, 최근 캐패시터의 제조 공정 기술의 개발에 따라 고유전체 예를 들어 Ta2O5, BST 등과 같은 고유전물질을 사용하는 MIM 구조의 캐패시터가 사용되어지고 있고, 이러한 MIM 구조의 캐패시터 제조 공정에서는 서멀 버짓이 감소하 게 되어 기존의 제조 공법을 개선하는 것이 가능하여 본 발명에서는 보다 공정을 단순화 시키면서 공정의 안정화 및 소자 제조 공정의 수율을 향상시킬 수 있도록 시스템 온 칩 소자의 제조 방법을 개선시킨다.
The existing manufacturing method is mainly due to the thermal budget due to the high thermal process in the formation of capacitors of DRAM. Recently, according to the development of the manufacturing process technology of capacitors, high dielectric materials such as Ta 2 O 5 and BST are used. The MIM structure of the capacitor is used, and in the manufacturing process of the capacitor of the MIM structure, the thermal budget is reduced, so that it is possible to improve the existing manufacturing method. In the present invention, the process is stabilized and the device is manufactured while simplifying the process. Improve the manufacturing method of system-on-chip devices to improve the yield of the process.

본 발명의 시스템 온 칩 소자 제조 방법은 로직 소자 지역과 DRAM 소자의 셀 지역 및 DRAM 소자의 주변 지역 각각의 반도체 기판에 다수의 접합부 및 다수의 워드 라인을 형성하는 단계; 전체 구조상에 제 1 층간 절연막을 형성한 후, 상기 셀 지역에 비트 라인을 형성하는 단계; 전체 구조상에 제 1 질화막을 형성한 후, 상기 로직 소자 지역과 주변 지역에 제 1 금속 배선을 형성하고, 상기 셀 지역에 캐패시터 콘택 플러그를 형성하는 단계; 전체 구조상에 제 2 층간 절연막을 형성한 후, 상기 로직 소자 지역 및 주변 지역에 제 2 금속 배선을 형성하는 단계; 전체 구조상에 제 3 층간 절연막 및 제 2 질화막을 순차적으로 형성한 후, 상기 셀 지역의 제 2 질화막, 제 3 층간 절연막 및 제 2 층간 절연막을 식각하여 캐패시터 공간을 형성하는 단계; 상기 캐패시터 공간의 측벽에 질화막 스페이서를 형성하는 단계; 상기 캐패시터 공간을 희생막으로 채우고, 상기 희생막의 일부분을 식각하여 상기 캐패시터 콘택 플러그가 노출되는 하부 전극 공간을 형성하는 단계; 상기 하부 전극 공간에 도전성 물질을 채운 후, 상기 희생막을 제거하여 하부 전극 기둥을 형성하는 단계; 상기 하부 전극 기둥이 형성된 상기 캐패시터 공간 부분에 하부 전극, 유전체막 및 상부 전극으로 된 캐패시터를 형성하는 단계; 및 전체 구조상에 제 4 층간 절연막, 제 3 금속 배선 및 보호막을 순차적으로 형성하는 단계를 포함하여 이루어진다.
A method for fabricating a system on chip device according to the present invention includes forming a plurality of junctions and a plurality of word lines in a semiconductor substrate of each of a logic device area, a cell area of a DRAM device, and a peripheral area of a DRAM device; Forming a first interlayer insulating film over the entire structure, and then forming a bit line in said cell region; Forming a first nitride film on the entire structure, forming a first metal wiring in the logic element region and a peripheral region, and forming a capacitor contact plug in the cell region; Forming a second interlayer insulating film on the entire structure, and then forming a second metal wiring in the logic element region and the peripheral region; Sequentially forming a third interlayer insulating film and a second nitride film over the entire structure, and then forming a capacitor space by etching the second nitride film, the third interlayer insulating film, and the second interlayer insulating film in the cell region; Forming a nitride film spacer on sidewalls of the capacitor space; Filling the capacitor space with a sacrificial layer and etching a portion of the sacrificial layer to form a lower electrode space through which the capacitor contact plug is exposed; Filling the lower electrode space with a conductive material and removing the sacrificial layer to form a lower electrode pillar; Forming a capacitor including a lower electrode, a dielectric film, and an upper electrode in a portion of the capacitor space in which the lower electrode pillar is formed; And sequentially forming a fourth interlayer insulating film, a third metal wiring, and a protective film on the entire structure.

이하, 본 발명을 첨부된 도면을 참조하여 상세히 설명하기로 한다.Hereinafter, the present invention will be described in detail with reference to the accompanying drawings.

도 1a 내지 도 1f는 본 발명의 실시예에 따른 시스템 온 칩 소자의 제조 방법을 설명하기 위한 소자의 단면도이다.1A to 1F are cross-sectional views of devices for describing a method of manufacturing a system on chip device according to an exemplary embodiment of the present invention.

도 1a를 참조하면, 반도체 기판(11)에 소자 분리막(12)을 형성하여 액티브 영역을 정의한다. 로직 소자 지역(L)과 DRAM 소자 지역(D)의 셀 지역(DC) 및 주변 지역(DP) 각각의 액티브 영역에 다수의 접합부(13) 및 다수의 워드 라인(14)을 형성한 후, 전체 구조상에 제 1 층간 절연막(15)을 형성한다. 제 1 층간 절연막(15)의 일부분을 식각하여 콘택홀을 형성한 후, 비트 라인 형성 공정을 통해 DRAM 소자의 셀 지역(DC)에 형성된 드레인 접합부(13)와 연결되는 비트 라인(16)을 형성한다. 비트 라인(16)을 포함한 제 1 층간 절연막(15) 상에 제 1 질화막(17)을 형성한다. 제 1 질화막(17) 및 제 1 층간 절연막(15)의 일부분을 식각하여 콘택홀을 형성한 후, 금속 배선 형성 공정을 통해 로직 소자 지역(L)과 DRAM 소자의 주변 지역(DP)에 형성된 접합부(13) 각각과 개별적으로 연결되는 제 1 금속 배선(19)을 형성하고, DRAM 소자의 셀 지역(DC)에 형성된 소오스 접합부(13)와 연결되는 캐패시터 콘택 플러그(18)는 제 1 금속 배선(19) 형성과 동시에 형성된다.Referring to FIG. 1A, an isolation region 12 is formed on a semiconductor substrate 11 to define an active region. After forming a plurality of junctions 13 and a plurality of word lines 14 in the active regions of the cell region DC and the peripheral region DP of the logic element region L and the DRAM element region D, respectively, The first interlayer insulating film 15 is formed on the structure. A portion of the first interlayer insulating layer 15 is etched to form a contact hole, and then a bit line 16 is formed to be connected to the drain junction 13 formed in the cell region DC of the DRAM device through a bit line forming process. do. The first nitride film 17 is formed on the first interlayer insulating film 15 including the bit line 16. After forming a contact hole by etching a portion of the first nitride film 17 and the first interlayer insulating film 15, a junction formed in the logic element region (L) and the peripheral region (DP) of the DRAM element through a metal wiring forming process The first metal wires 19 connected to each other are formed separately, and the capacitor contact plugs 18 connected to the source junctions 13 formed in the cell region DC of the DRAM device are connected to the first metal wires ( 19) It is formed simultaneously with formation.

상기에서, 제 1 질화막(17)은 추후 캐패시터가 형성될 공간을 확보하기 위한 식각 공정과 공간을 채우는 물질을 제거하기 위한 식각 공정시에 식각 방지(etch barrier) 역할을 한다.In the above, the first nitride layer 17 serves as an etch barrier during an etching process for securing a space where a capacitor is to be formed later and an etching process for removing a material filling the space.

도 1b를 참조하면, 제 1 금속 배선(19)을 포함한 제 1 질화막(17) 상에 제 2 층간 절연막(20)을 형성하고, 제 2 층간 절연막(20)의 일부분을 식각하여 콘택홀을 형성한 후, 금속 배선 형성 공정을 통해 로직 소자 지역(L) 및 DRAM 소자의 주변 지역(DP) 각각에 형성된 제 1 금속 배선(19)에 개별적으로 연결되는 제 2 금속 배선(21)을 형성한다. 제 2 금속 배선(21)을 포함한 제 2 층간 절연막(20) 상에 제 3 층간 절연막(22) 및 제 2 질화막(23)을 순차적으로 형성한다. DRAM 소자의 셀 지역(DC)에서 제 2 질화막(23), 제 3 층간 절연막(22) 및 제 2 층간 절연막(20)의 일부분을 순차적으로 식각하여 캐패시터 콘택 플러그(18)가 노출되는 캐패시터 공간(24)을 형성한다. 캐패시터 공간(24)의 측벽에 질화막 스페이서(25)를 형성한다.Referring to FIG. 1B, a second interlayer insulating film 20 is formed on the first nitride film 17 including the first metal wire 19, and a portion of the second interlayer insulating film 20 is etched to form contact holes. Thereafter, a second metal wire 21 is formed to be individually connected to the first metal wire 19 formed in each of the logic element region L and the peripheral region DP of the DRAM element through a metal wiring formation process. The third interlayer insulating film 22 and the second nitride film 23 are sequentially formed on the second interlayer insulating film 20 including the second metal wiring 21. In the cell region DC of the DRAM device, a portion of the second nitride film 23, the third interlayer insulating film 22, and the second interlayer insulating film 20 are sequentially etched to expose the capacitor space in which the capacitor contact plug 18 is exposed. 24). The nitride film spacers 25 are formed on sidewalls of the capacitor space 24.

상기에서, 캐패시터 공간(24)을 형성하기 위한 식각 공정시 제 1 질화막(17)은 제 1 층간 절연막(15)이 식각 되는 것을 방지하는 역할을 한다. 제 1 질화막(17), 제 2 질화막(23) 및 질화막 스페이서(25)는 추후 캐패시터 공간(24)을 채우는 물질을 제거하기 위한 식각 공정시에 식각 방지(etch barrier) 역할을 한다.In the above, in the etching process for forming the capacitor space 24, the first nitride layer 17 serves to prevent the first interlayer insulating layer 15 from being etched. The first nitride layer 17, the second nitride layer 23, and the nitride layer spacer 25 may serve as an etch barrier during an etching process for removing a material filling the capacitor space 24.

도 1c를 참조하면, 캐패시터 공간(24)을 희생막(26)으로 채운다. 희생막(26)은 질화물으로 형성된 막(17, 23 및 25)과 식각 선택비가 다른 물질로 형성하는데, 예를 들어, 산화물 등을 증착한 후, 평탄화시켜 캐패시터 공간(24) 내부에만 희생막(26)을 형성한다.Referring to FIG. 1C, the capacitor space 24 is filled with the sacrificial layer 26. The sacrificial layer 26 is formed of a material having an etch selectivity different from that of the films 17, 23, and 25 formed of nitride. 26).

도 1d를 참조하면, 희생막(26)의 일부분을 식각하여 캐패시터 콘택 플러그(18)가 노출되는 하부 전극 공간(27)을 형성하고, 하부 전극 공간(27)에 텅스텐, TiN 등과 같은 도전성 물질을 채운 후, 화학적 기계적 연마(CMP) 공정을 실시하여 캐패시터 콘택 플러그(18)와 연결되는 하부 전극 기둥(28)을 형성한다. Referring to FIG. 1D, a portion of the sacrificial layer 26 is etched to form a lower electrode space 27 through which the capacitor contact plug 18 is exposed, and a conductive material such as tungsten, TiN, or the like is formed in the lower electrode space 27. After filling, a chemical mechanical polishing (CMP) process is performed to form the lower electrode pillars 28 connected to the capacitor contact plugs 18.

도 1e를 참조하면, 하부 전극 기둥(28)을 둘러싸고 있는 희생막(26)을 습식 식각 방식으로 완전히 제거한 후, 전체 구조상에 하부 전극용 금속, 고유전체 및 상부 전극용 금속을 순차적으로 증착하고 패터닝하여 하부 전극(29), 유전체막(30) 및 상부 전극(31)으로 이루어진 캐패시터를 완성한다.Referring to FIG. 1E, after the sacrificial layer 26 surrounding the lower electrode pillars 28 is completely removed by wet etching, the lower electrode metal, the high dielectric material, and the upper electrode metal are sequentially deposited and patterned on the entire structure. Thus, the capacitor consisting of the lower electrode 29, the dielectric film 30 and the upper electrode 31 is completed.

상기에서, 하부 전극 및 상부 전극(29 및 31)은 CVD TiN을 사용하거나 그 이외에 현재 캐패시터의 전극용으로 사용되고 있는 모든 금속을 사용하여 형성할 수 있다. 유전체막(30)은 Ta2O5, BST 등과 같은 고유전물질을 사용하여 형성한다.In the above, the lower electrode and the upper electrode 29 and 31 can be formed using CVD TiN or any other metal currently used for the electrode of the capacitor. The dielectric film 30 is formed using a high dielectric material such as Ta 2 O 5 , BST, or the like.

도 1f를 참조하면, 캐패시터를 포함한 전체 구조상에 제 4 층간 절연막(32)을 형성한다. 제 4 층간 절연막(32), 제 2 질화막(23) 및 제 3 층간 절연막(22)의 일부분을 순차적으로 식각하여 콘택홀을 형성한 후, 금속 배선 형성 공정을 통해 제 2 금속 배선(21) 및 상부 전극(31) 각각에 개별적으로 연결되는 제 3 금속 배선(33)을 형성한다. 제 3 금속 배선(33)을 포함한 제 4 층간 절연막(32) 상에 보호막(34)을 형성하여 시스템 온 칩 소자를 제조한다.
Referring to FIG. 1F, a fourth interlayer insulating film 32 is formed on the entire structure including the capacitor. A portion of the fourth interlayer insulating film 32, the second nitride film 23, and the third interlayer insulating film 22 is sequentially etched to form contact holes, and then the second metal wiring 21 and the metal wiring forming process are performed. A third metal wire 33 is formed to be individually connected to each of the upper electrodes 31. A system-on-chip device is manufactured by forming a protective film 34 on the fourth interlayer insulating film 32 including the third metal wiring 33.

상술한 바와 같이, 본 발명은 DRAM 소자와 로직 소자를 제 2 금속 배선 형성 시 까지 동시에 형성하고, 이후, DRAM 소자의 캐패시터를 MIM 구조로 형성하여 시스템 온 칩 소자를 제조하므로써, DRAM 소자 형성후에 로직 소자를 형성하는 기존의 MML 소자 제조 공정 방법시의 문제점인 DRAM 소자의 높이에 해당하는 산화막을 식각해야하는 공정상의 어려움을 해결할 수 있고, 제 2 금속 배선 형성까지를 로직 지역과 DRAM 지역에서 동시에 형성하므로 DRAM 지역을 먼저 형성한 후 로직 지역을 형성하는 기존의 방식에 비해 공정을 단순화 시킬 수 있고, MIM 구조의 캐패시터를 사용하여 캐패시터의 특성을 향상시킬 수 있다.As described above, the present invention forms the DRAM element and the logic element at the same time until the second metal wiring is formed, and then forms the capacitor of the DRAM element in the MIM structure to manufacture the system-on-chip element, thereby forming the logic after the DRAM element formation. The process difficulty of etching the oxide film corresponding to the height of the DRAM device, which is a problem in the conventional MML device manufacturing process for forming the device, can be solved, and the formation of the second metal wiring is simultaneously formed in the logic region and the DRAM region. The process can be simplified compared to the conventional method of forming the DRAM region first and then the logic region, and the capacitor characteristics of the MIM structure can be used to improve the characteristics of the capacitor.

Claims (11)

로직 소자 지역과 DRAM 소자의 셀 지역 및 DRAM 소자의 주변 지역 각각의 반도체 기판에 다수의 접합부 및 다수의 워드 라인을 동시에 형성하는 단계;Simultaneously forming a plurality of junctions and a plurality of word lines in the semiconductor substrate of each of the logic device region, the cell region of the DRAM device, and the peripheral region of the DRAM device; 상기 셀 지역에 비트 라인을 형성한 후, 상기 로직 소자 지역과 주변 지역에 제 1 금속 배선을 형성하고, 동시에 상기 셀 지역에 캐패시터 콘택 플러그를 형성하는 단계;After forming a bit line in the cell region, forming a first metal wiring in the logic element region and a peripheral region, and simultaneously forming a capacitor contact plug in the cell region; 상기 로직 소자 지역 및 주변 지역에 제 2 금속 배선을 형성하는 단계;Forming a second metal interconnect in the logic element region and the peripheral region; 상기 캐패시터 콘택 플러그와 연결되는 캐패시터를 형성하는 단계; 및Forming a capacitor connected with the capacitor contact plug; And 제 3 금속 배선 및 보호막을 순차적으로 형성하는 단계를 포함하여 이루어지는 것을 특징으로 하는 시스템 온 칩 소자 제조 방법.And sequentially forming a third metal wiring and a protective film. 제 1 항에 있어서,The method of claim 1, 상기 캐패시터는 MIM 구조로 형성하는 것을 특징으로 하는 시스템 온 칩 소자 제조 방법.And said capacitor is formed in a MIM structure. 로직 소자 지역과 DRAM 소자의 셀 지역 및 DRAM 소자의 주변 지역 각각의 반도체 기판에 다수의 접합부 및 다수의 워드 라인을 형성하는 단계;Forming a plurality of junctions and a plurality of word lines in each of the semiconductor substrates of the logic device region and the cell region of the DRAM device and the peripheral region of the DRAM device; 전체 구조상에 제 1 층간 절연막을 형성한 후, 상기 셀 지역에 비트 라인을 형성하는 단계;Forming a first interlayer insulating film over the entire structure, and then forming a bit line in said cell region; 전체 구조상에 제 1 질화막을 형성한 후, 상기 로직 소자 지역과 주변 지역에 제 1 금속 배선을 형성하고, 상기 셀 지역에 캐패시터 콘택 플러그를 형성하는 단계;Forming a first nitride film on the entire structure, forming a first metal wiring in the logic element region and a peripheral region, and forming a capacitor contact plug in the cell region; 전체 구조상에 제 2 층간 절연막을 형성한 후, 상기 로직 소자 지역 및 주변 지역에 제 2 금속 배선을 형성하는 단계;Forming a second interlayer insulating film on the entire structure, and then forming a second metal wiring in the logic element region and the peripheral region; 전체 구조상에 제 3 층간 절연막 및 제 2 질화막을 순차적으로 형성한 후, 상기 셀 지역의 제 2 질화막, 제 3 층간 절연막 및 제 2 층간 절연막을 식각하여 캐패시터 공간을 형성하는 단계;Sequentially forming a third interlayer insulating film and a second nitride film over the entire structure, and then forming a capacitor space by etching the second nitride film, the third interlayer insulating film, and the second interlayer insulating film in the cell region; 상기 캐패시터 공간의 측벽에 질화막 스페이서를 형성하는 단계;Forming a nitride film spacer on sidewalls of the capacitor space; 상기 캐패시터 공간을 희생막으로 채우고, 상기 희생막의 일부분을 식각하여 상기 캐패시터 콘택 플러그가 노출되는 하부 전극 공간을 형성하는 단계;Filling the capacitor space with a sacrificial layer and etching a portion of the sacrificial layer to form a lower electrode space through which the capacitor contact plug is exposed; 상기 하부 전극 공간에 도전성 물질을 채운 후, 상기 희생막을 제거하여 하부 전극 기둥을 형성하는 단계;Filling the lower electrode space with a conductive material and removing the sacrificial layer to form a lower electrode pillar; 상기 하부 전극 기둥이 형성된 상기 캐패시터 공간 부분에 하부 전극, 유전체막 및 상부 전극으로 된 캐패시터를 형성하는 단계; 및Forming a capacitor including a lower electrode, a dielectric film, and an upper electrode in a portion of the capacitor space in which the lower electrode pillar is formed; And 전체 구조상에 제 4 층간 절연막, 제 3 금속 배선 및 보호막을 순차적으로 형성하는 단계를 포함하여 이루어지는 것을 특징으로 하는 시스템 온 칩 소자 제조 방법.And sequentially forming a fourth interlayer insulating film, a third metal wiring, and a protective film on the entire structure. 제 3 항에 있어서,The method of claim 3, wherein 상기 비트 라인은 상기 셀 지역에 형성된 드레인 접합부와 연결되도록 형성하는 것을 특징으로 하는 시스템 온 칩 소자 제조 방법.And the bit line is connected to a drain junction formed in the cell region. 제 3 항에 있어서,The method of claim 3, wherein 상기 제 1 금속 배선은 상기 로직 소자 지역과 주변 지역에 형성된 접합부 각각과 개별적으로 연결되도록 형성하는 것을 특징으로 하는 시스템 온 칩 소자 제조 방법.And the first metal wiring is formed to be individually connected to each of the junctions formed in the logic element region and the peripheral region. 제 3 항에 있어서,The method of claim 3, wherein 상기 캐패시터 콘택 플러그는 상기 셀 지역에 형성된 소오스 접합부와 연결되도록 형성하는 것을 특징으로 하는 시스템 온 칩 소자 제조 방법.And the capacitor contact plug is formed to be connected to a source junction formed in the cell region. 제 3 항에 있어서,The method of claim 3, wherein 상기 제 2 금속 배선은 상기 로직 소자 지역 및 주변 지역 각각에 형성된 상 기 제 1 금속 배선에 개별적으로 연결되도록 형성하는 것을 특징으로 하는 시스템 온 칩 소자 제조 방법.And the second metal wires are individually connected to the first metal wires formed in each of the logic device region and the peripheral region. 제 3 항에 있어서,The method of claim 3, wherein 상기 제 1 질화막, 제 2 질화막 및 질화막 스페이서는 식각 공정시에 식각 방지 역할을 하는 것을 특징으로 하는 시스템 온 칩 소자 제조 방법.The first nitride film, the second nitride film and the nitride film spacer is a method for manufacturing a system on a chip device, characterized in that the role of etching prevention during the etching process. 제 3 항에 있어서,The method of claim 3, wherein 상기 희생막은 산화물을 증착한 후, 평탄화시켜 상기 캐패시터 공간 내부에만 형성시키는 것을 특징으로 하는 시스템 온 칩 소자 제조 방법.And depositing an oxide and then planarizing the oxide to form only the inside of the capacitor space. 제 3 항에 있어서,The method of claim 3, wherein 상기 캐패시터는 MIM 구조로 형성하는 것을 특징으로 하는 시스템 온 칩 소자 제조 방법.And said capacitor is formed in a MIM structure. 제 3 항에 있어서,The method of claim 3, wherein 상기 제 3 금속 배선은 상기 제 2 금속 배선 및 상부 전극 각각에 개별적으로 연결되도록 형성하는 것을 특징으로 하는 시스템 온 칩 소자 제조 방법.And the third metal wire is formed to be individually connected to each of the second metal wire and the upper electrode.
KR1020000062017A 2000-10-20 2000-10-20 Method of manufacturing a system on chip device KR100630531B1 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020000062017A KR100630531B1 (en) 2000-10-20 2000-10-20 Method of manufacturing a system on chip device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020000062017A KR100630531B1 (en) 2000-10-20 2000-10-20 Method of manufacturing a system on chip device

Publications (2)

Publication Number Publication Date
KR20020031520A KR20020031520A (en) 2002-05-02
KR100630531B1 true KR100630531B1 (en) 2006-09-29

Family

ID=19694657

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020000062017A KR100630531B1 (en) 2000-10-20 2000-10-20 Method of manufacturing a system on chip device

Country Status (1)

Country Link
KR (1) KR100630531B1 (en)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100399769B1 (en) * 2001-03-13 2003-09-26 삼성전자주식회사 Method for fabricating semiconductor memory device having the structure of the capacitor over bit line employing the MIM capacitor
KR100505658B1 (en) * 2002-12-11 2005-08-03 삼성전자주식회사 Semiconductor device having MIM capacitor

Also Published As

Publication number Publication date
KR20020031520A (en) 2002-05-02

Similar Documents

Publication Publication Date Title
CN110634869B (en) Memory array and method of manufacturing the same
CN102646638B (en) Comprise semiconductor device and the manufacture method thereof of capacitor and Metal Contact
US5907782A (en) Method of forming a multiple fin-pillar capacitor for a high density dram cell
US8691680B2 (en) Method for fabricating memory device with buried digit lines and buried word lines
CN101937837B (en) Semiconductor device having a high aspect cylindrical capacitor and method for fabricating the same
US6727542B2 (en) Semiconductor memory device and method for manufacturing the same
US20030134468A1 (en) Aggressive capacitor array cell layout for narrow diameter DRAM trench capacitor structures via SOI technology
KR20020073268A (en) Semiconductor device and method for fabricating the same
JP2914359B2 (en) Method for forming capacitor of semiconductor device
KR100533971B1 (en) Method of manufacturing capacitor for semiconductor device
JP2000164822A (en) Semiconductor storage device and its manufacture
JP2001057411A (en) Semiconductor integrated circuit device and manufacture thereof
US6656784B2 (en) Method for fabricating capacitors
US6174781B1 (en) Dual damascene process for capacitance fabrication of DRAM
KR100415537B1 (en) Method for fabrication of semiconductor device
US20050164491A1 (en) Bit line contact hole and method for forming the same
KR100630531B1 (en) Method of manufacturing a system on chip device
US6753252B2 (en) Contact plug formation for devices with stacked capacitors
US20240071771A1 (en) Method of manufacturing integrated circuit device
JP2014053361A (en) Method of manufacturing semiconductor device
US20230389302A1 (en) Semiconductor device with programable feature
US20230389296A1 (en) Method of manufacturing semiconductor device with programmable feature
US7078290B2 (en) Method for forming a top oxide with nitride liner
JP2002009259A (en) Semiconductor device and its manufacturing method
US20040108534A1 (en) Semiconductor device and manufacturing method for the same

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20100825

Year of fee payment: 5

LAPS Lapse due to unpaid annual fee