JP2014053361A - Method of manufacturing semiconductor device - Google Patents
Method of manufacturing semiconductor device Download PDFInfo
- Publication number
- JP2014053361A JP2014053361A JP2012194942A JP2012194942A JP2014053361A JP 2014053361 A JP2014053361 A JP 2014053361A JP 2012194942 A JP2012194942 A JP 2012194942A JP 2012194942 A JP2012194942 A JP 2012194942A JP 2014053361 A JP2014053361 A JP 2014053361A
- Authority
- JP
- Japan
- Prior art keywords
- film
- silicon oxide
- semiconductor device
- manufacturing
- semiconductor substrate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Images
Landscapes
- Semiconductor Memories (AREA)
Abstract
Description
本発明は、半導体装置の製造方法に関する。 The present invention relates to a method for manufacturing a semiconductor device.
従来、DRAM(Dynamic Random Access Memory)等の素子を有する半導体装置においては、ビット線では導電膜の上部及び側壁にマスク膜及びサードウォールとなるシリコン窒化膜を形成し、当該シリコン窒化膜上に層間絶縁膜となるシリコン酸化膜を形成していた。ビット線の上部及び側壁のシリコン窒化膜のエッチングレートが層間絶縁膜となるシリコン酸化膜のエチングレートより遅いことを利用して、セルフアラインで層間絶縁膜となるシリコン酸化膜に容量コンタクトを形成していた。 2. Description of the Related Art Conventionally, in a semiconductor device having elements such as DRAM (Dynamic Random Access Memory), in a bit line, a mask nitride and a silicon nitride film serving as a third wall are formed on the upper and side walls of the conductive film, and an interlayer is formed on the silicon nitride film. A silicon oxide film to be an insulating film has been formed. Using the fact that the etching rate of the silicon nitride film on the upper and side walls of the bit line is slower than the etching rate of the silicon oxide film that becomes the interlayer insulating film, a capacitor contact is formed on the silicon oxide film that becomes the interlayer insulating film by self-alignment It was.
例えば、特許文献1では、導電膜(下から底部導電膜、金属膜が積層したもの)の上部にシリコン窒化膜からなるマスク膜を有するビット線をパターニングし、その後、ビット線を覆うようにシリコン窒化膜を成膜し、その後、当該シリコン窒化膜をエッチングすることにより導電膜の側壁にシリコン窒化膜からなるサイドウォールを形成する。ビット線を含む全面にシリコン窒化膜からなるライナ膜を形成し、その後、当該ライナ膜上におけるビット線間にSOD(spin on dielectric)よりなる堆積膜を堆積して改質し、その後、ビット線及び堆積膜を含む全面にシリコン酸化膜からなる層間絶縁膜を形成し、その後、セルフアラインで半導体基板に通ずる開口を形成し、その後、当該開口の内壁にシリコン窒化膜からなるサイドウォールを形成し、その後、当該開口の底部にポリシリコン膜を埋め込むことが開示されている。
For example, in
以下の分析は、本願発明者により与えられる。 The following analysis is given by the inventor.
しかしながら、ビット線の上部及び側壁に、誘電率が比較的高いシリコン窒化膜を用いると、隣り合う配線の寄生容量が大きくなり、回路動作が不利になることがある。 However, when a silicon nitride film having a relatively high dielectric constant is used for the upper portion and side wall of the bit line, the parasitic capacitance of the adjacent wiring increases, which may be disadvantageous in circuit operation.
第1の視点においては、半導体装置の製造方法において、半導体基板上に側面と上面とが絶縁膜で覆われた複数の導電配線を第1の方向に延在するよう形成する工程と、前記半導体基板上の前記複数の導電配線間をポリマー膜で覆う工程と、前記ポリマー膜を前記第1の方向と交差する第2の方向にパターニングして前記半導体基板上に残す工程と、前記ポリマー膜及び前記複数の導電配線を含む前記半導体基板上に層間絶縁膜を形成する工程と、前記ポリマー膜の上面が表れるまで前記層間絶縁膜を除去する工程と、上面が表れた前記ポリマー膜を除去する工程と、前記ポリマー膜が除去された部分に導電層を埋め込む工程と、を含むことを特徴とする。 According to a first aspect, in a method for manufacturing a semiconductor device, a step of forming a plurality of conductive wirings whose side surfaces and upper surface are covered with an insulating film on a semiconductor substrate so as to extend in a first direction; Covering the plurality of conductive wirings on the substrate with a polymer film, patterning the polymer film in a second direction intersecting the first direction, and leaving on the semiconductor substrate, the polymer film and Forming an interlayer insulating film on the semiconductor substrate including the plurality of conductive wirings; removing the interlayer insulating film until an upper surface of the polymer film appears; and removing the polymer film exposed on the upper surface And a step of embedding a conductive layer in the portion from which the polymer film has been removed.
第2の視点においては、半導体装置の製造方法において、半導体基板上に、開口部を有する第1層間絶縁膜を形成する工程と、前記半導体基板上の前記開口部内にて側面と上面とが絶縁膜で覆われた複数の導電配線を第1の方向に延在するよう形成する工程と、前記第1層間絶縁膜上の前記複数の導電配線間をポリマー膜で覆う工程と、前記ポリマー膜を前記第1の方向と交差する第2の方向にパターニングして前記半導体基板上に残す工程と、前記ポリマー膜及び前記複数の導電配線を含む前記半導体基板上に第2層間絶縁膜を形成する工程と、前記ポリマー膜の上面が表れるまで前記第2層間絶縁膜を除去する工程と、上面が表れた前記ポリマー膜を前記第1層間絶縁膜の上面が表れるまで除去する工程と、上面が表れた前記第1層間絶縁膜を前記半導体基板の上面が表れるまで除去する工程と、前記ポリマー膜及び前記第1層間絶縁膜が除去された部分に導電層を埋め込む工程と、を含むことを特徴とする。 In a second aspect, in a method for manufacturing a semiconductor device, a step of forming a first interlayer insulating film having an opening on a semiconductor substrate, and a side surface and an upper surface are insulated from each other in the opening on the semiconductor substrate Forming a plurality of conductive wires covered with a film so as to extend in a first direction, a step of covering the plurality of conductive wires on the first interlayer insulating film with a polymer film, and Patterning in a second direction intersecting the first direction and leaving on the semiconductor substrate; and forming a second interlayer insulating film on the semiconductor substrate including the polymer film and the plurality of conductive wirings And removing the second interlayer insulating film until the upper surface of the polymer film appears, removing the polymer film showing the upper surface until the upper surface of the first interlayer insulating film appears, and an upper surface appeared. The first delamination Removing the membrane to appear the upper surface of the semiconductor substrate, characterized in that it comprises a burying a conductive layer on the polymer film and the first interlayer insulating film is removed partially.
第3の視点においては、半導体装置の製造方法において、半導体基板上に導電膜と第1シリコン酸化膜とをこの順に堆積する工程と、前記導電膜と前記第1シリコン酸化膜とを第1の方向に延在するようパターニングすることにより複数のビット線を形成する工程と、前記複数のビット線を含む前記半導体基板上に第2シリコン酸化膜を堆積する工程と、エッチバックにより前記複数のビット線の側壁に前記第2シリコン酸化膜を残してサイドウォールを形成する工程と、前記半導体基板上の前記複数のビット線の間にポリマー膜を塗布する工程と、前記ポリマー膜を前記第1の方向と交差する第2の方向にパターニングして前記半導体基板上に残すとともに、前記半導体基板を露出する工程と、残った前記ポリマー膜及び前記複数のビット線配線を含む前記半導体基板上に第3シリコン酸化膜を形成する工程と、前記ポリマー膜の上面が表れるまで前記第3シリコン酸化膜を除去する工程と、前記ポリマー膜を除去して前記半導体基板に通ずる開口部を形成する工程と、前記半導体基板上の前記開口部内に導電層を埋め込む工程と、を含むことを特徴とする。 In a third aspect, in a method for manufacturing a semiconductor device, a step of depositing a conductive film and a first silicon oxide film in this order on a semiconductor substrate, and the conductive film and the first silicon oxide film are formed in a first Forming a plurality of bit lines by patterning to extend in a direction; depositing a second silicon oxide film on the semiconductor substrate including the plurality of bit lines; and etching back the plurality of bits. Forming a sidewall leaving the second silicon oxide film on the side wall of the line, applying a polymer film between the plurality of bit lines on the semiconductor substrate, and attaching the polymer film to the first Patterning in a second direction intersecting the direction and leaving on the semiconductor substrate, exposing the semiconductor substrate, the remaining polymer film and the plurality of bits Forming a third silicon oxide film on the semiconductor substrate including wiring; removing the third silicon oxide film until an upper surface of the polymer film appears; and removing the polymer film to form the semiconductor substrate. The method includes a step of forming a communication opening and a step of embedding a conductive layer in the opening on the semiconductor substrate.
第4の視点においては、半導体装置の製造方法において、半導体基板上に、開口部を有する層間シリコン酸化膜を形成する工程と、前記半導体基板上の前記開口部内にて導電膜と第1シリコン酸化膜とをこの順に堆積する工程と、前記導電膜と前記第1シリコン酸化膜とを第1の方向に延在するようパターニングすることにより複数のビット線を形成する工程と、前記複数のビット線を含む前記半導体基板上に第2シリコン酸化膜を堆積する工程と、エッチバックにより前記複数のビット線の側壁に前記第2シリコン酸化膜を残してサイドウォールを形成する工程と、前記層間シリコン酸化膜上の前記複数のビット線の間にポリマー膜を塗布する工程と、前記ポリマー膜を前記第1の方向と交差する第2の方向にパターニングして前記層間シリコン酸化膜上に残すとともに、前記層間シリコン酸化膜を露出する工程と、残った前記ポリマー膜及び前記複数のビット線配線を含む前記層間シリコン酸化膜上に第3シリコン酸化膜を形成する工程と、前記ポリマー膜の上面が表れるまで前記第3シリコン酸化膜を除去する工程と、上面が表れた前記ポリマー膜及び前記層間シリコン酸化膜を除去して前記半導体基板に通ずる他の開口部を形成する工程と、前記半導体基板上の前記他の開口部内に導電層を埋め込む工程と、を含むことを特徴とする。 In a fourth aspect, in a method for manufacturing a semiconductor device, a step of forming an interlayer silicon oxide film having an opening on a semiconductor substrate, and a conductive film and a first silicon oxide in the opening on the semiconductor substrate Depositing a film in this order, forming a plurality of bit lines by patterning the conductive film and the first silicon oxide film to extend in a first direction, and the plurality of bit lines A step of depositing a second silicon oxide film on the semiconductor substrate including the step of forming a sidewall by etching back leaving the second silicon oxide film on sidewalls of the plurality of bit lines, and the interlayer silicon oxide Applying a polymer film between the plurality of bit lines on the film; and patterning the polymer film in a second direction intersecting the first direction to form the interlayer film. Leaving the interlayer oxide film on the con oxide film and exposing the interlayer silicon oxide film; and forming a third silicon oxide film on the interlayer silicon oxide film including the remaining polymer film and the plurality of bit line wirings; Removing the third silicon oxide film until the upper surface of the polymer film appears, and removing the polymer film and the interlayer silicon oxide film exposed from the upper surface to form another opening that communicates with the semiconductor substrate. And a step of embedding a conductive layer in the other opening on the semiconductor substrate.
本発明によれば、ビット線の上面、側壁に形成される絶縁膜に、シリコン窒化膜よりも誘電率が小さい絶縁膜を用いることにより、従来技術より寄生容量は小さくすることができる。 According to the present invention, by using an insulating film having a dielectric constant smaller than that of the silicon nitride film as the insulating film formed on the upper surface and side wall of the bit line, the parasitic capacitance can be made smaller than that of the prior art.
[実施形態1]
実施形態1に係る半導体装置について図面を用いて説明する。ここでは、半導体装置がDRAM(Dynamic Random Access Memory)の場合を一例にして説明する。
[Embodiment 1]
A semiconductor device according to
図1は、実施形態1に係る半導体装置のメモリセル部の構成を模式的に示した図2の(a)A−A´間の断面図、(b)B−B´間の断面図である。図2は、実施形態1に係る半導体装置のメモリセル部の構成を模式的に示した図1に対応する部分平面図である。なお、図2では、構成要素の配置状況を明確にするため、容量コンタクトパッド42上に位置するキャパシタ(図1の48)とキャパシタ上に位置する上部金属配線(図1の51)を省略している。また、図1(a)はY方向に平行な断面となっているが、図1(b)は厳密にはX方向からずれているものの、本説明ではX方向として記載する。また、本実施形態のDRAM100では、ベースとなる半導体基板にシリコン基板1を用いるものとする。さらに、単体の半導体基板だけでなく、半導体基板上に半導体デバイスが製造される過程の状態、および半導体基板上に半導体デバイスが形成された状態を含めて、ウェハと総称する。
FIG. 1 is a cross-sectional view taken along a line A-A ′ in FIG. 2 and a cross-sectional view taken along a line BB ′ in FIG. 2 schematically showing the configuration of a memory cell portion of the semiconductor device according to the first embodiment. is there. FIG. 2 is a partial plan view corresponding to FIG. 1 schematically showing the configuration of the memory cell portion of the semiconductor device according to the first embodiment. In FIG. 2, the capacitor (48 in FIG. 1) located on the
DRAM100には、シリコン基板1にプレーナ型MOS(Metal Oxide Semiconductor)トランジスタ(以下では、MOSトランジスタと称する)が設けられているので、始めにMOSトランジスタの構成について説明する。
Since the
MOSトランジスタは、シリコン基板1の素子分離領域となるSTI(Shallow Trench Isolation)9に囲まれた活性領域1Aに設けられている。なお、STI9は、シリコン基板1に形成された溝内に、絶縁膜6と絶縁膜7を積層させたものである。MOSトランジスタは、活性領域1Aに設けられた溝の内壁を覆っているゲート絶縁膜16と、ゲート絶縁膜16の上面部と一部の側面部を覆っている介在層17と、介在層17の内側に設けられた埋込ワード線23及び埋込配線22となる導電膜18及び導電膜18Aと、低濃度不純物拡散層11に設けられたソース領域及びドレイン領域となる不純物拡散層26及び不純物拡散層37とを有する構成となっている。低濃度不純物拡散層11は、ゲート絶縁膜16が設けられた領域を除いた活性領域1Aの上部に設けられており、シリコン基板1に多く含まれる導電性不純物とは反対の導電型の不純物が拡散して形成された層である。また、導電膜18、18Aは、その上面がライナ膜20と埋込絶縁膜21で覆われている。図1(b)に示す活性領域1Aには、説明の便宜上、埋込ワード線23を有する2個のMOSトランジスタを表しているが、実際のDRAMにおけるセルアレイ部には、数千〜数十万個のMOSトランジスタが配置されている。なお、図1(b)に示す埋込配線22は、埋込ワード線23と同じ構造であるが、ワード線として機能するものではなく、MOSトランジスタを電気的に分離する機能がある。埋込配線22では、その電圧を所定の値に維持することにより、寄生トランジスタがオフ状態となるので、同一の活性領域1A上で隣接するMOSトランジスタを電気的に分離することができる。
The MOS transistor is provided in an
次に、上記MOSトランジスタの上方における構成を説明する。 Next, the configuration above the MOS transistor will be described.
DRAM100のセルアレイ部には、上記MOSトランジスタおよびキャパシタ48を有するメモリセルが複数設けられている。キャパシタ48は、シリンダ型のキャパシタであり、下部電極45、容量絶縁膜46および上部電極47で構成されている。なお、下部電極45は、筒部の底面が塞がったシリンダ形状で、内壁と外壁を有しており、内壁側は容量絶縁膜46を介して上部電極47が埋め込まれている。不純物拡散層26は、不純物拡散層26上に設けられた導電膜27に接続されている。ここで導電膜27は、導電膜27上に設けられた導電膜28と共にビット線30を構成している。また、ビット線30の上面はマスク膜29で覆われており、ビット線30及びマスク膜29の側面部はサイドウォール絶縁膜31で覆われている。マスク膜29及びサイドウォール絶縁膜31は、シリコン酸化膜である。MOSトランジスタの不純物拡散層37は、不純物拡散層37上に設けられた容量コンタクトプラグ41及び容量コンタクトパッド42を介して、下部電極45に電気的に接続されている。ここで、容量コンタクトプラグ41は、導電膜38と導電膜40との間に介在層39を挿入した積層構造となっており、その側面部はサイドウォール絶縁膜36で覆われている。また、容量コンタクトパッド42は、キャパシタ48と容量コンタクトプラグ41とのアライメントマージンを確保するために設けられているので、容量コンタクトプラグ41の上面の全てを覆っている必要は無く、容量コンタクトプラグ41上に位置して、少なくともその一部と接続していればよい。
A plurality of memory cells having the MOS transistor and the
ビット線30及びマスク膜29並びに容量コンタクトプラグ41は、第1層間絶縁膜24及び第2層間絶縁膜32で埋設されている。さらに、容量コンタクトパッド42は、第2層間絶縁膜32を保護するためのストッパ膜43で覆われている。ストッパ膜43上には、第3層間絶縁膜44が設けられている。第3層間絶縁膜44及びストッパ膜43には、容量コンタクトパッド42に通ずるシリンダホール44Aが形成されている。シリンダホール44Aは下部電極45で覆われているので、下部電極45の外壁は、第3層間絶縁膜44とストッパ膜43に接している。第3層間絶縁膜44の上面は、容量絶縁膜46で覆われている。容量絶縁膜46の露出面(上面乃至側壁面)は、上部電極47で覆われている。容量絶縁膜46及び上部電極47は、隣り合う所定のキャパシタ48において共通である。
The
上部電極47は、第4層間絶縁膜49で覆われている。第4層間絶縁膜49には、上部電極47に通ずるコンタクトプラグ50が設けられている。さらに、第4層間絶縁膜49上には、上部金属配線51が設けられている。キャパシタ48の上部電極47は、コンタクトプラグ50を介して、上部金属配線51と接続されている。なお、上部金属膜51を含む第4層間絶縁膜49は、保護膜52で覆われている。
The
以上のように、本実施形態におけるMOSトランジスタは、埋込ワード線23を有しており、プレーナ型MOSトランジスタよりも、セルアレイ部における占有面積の縮小化に有効な構成となっている。
As described above, the MOS transistor in this embodiment has the embedded
次に、実施形態1に係る半導体装置(DRAM100)の製造方法について図面を用いて説明する。図3〜図32は、実施形態1に係る半導体装置の製造方法を模式的に示した断面図又は部分平面図である。なお、図3、図5−図8、図10−図12、図14−図16、図18−図19、図21、図23−図26、図28−図32において、(a)は図1のA−A´間に相当する断面、(b)は図1のB−B´間に相当する断面を示している。なお、図1と同様に、(a)はY方向に平行な断面となっており、(b)もX方向に平行な断面として記載している。また、各々の図を補足するため、図4、図9、図13、図17、図20、図22、図27は、図2に相当する領域の部分平面図であり、それぞれ図3、図8、図12、図16、図19、図21、図26に対応する。 Next, a method for manufacturing the semiconductor device (DRAM 100) according to the first embodiment will be described with reference to the drawings. 3 to 32 are cross-sectional views or partial plan views schematically showing the method for manufacturing the semiconductor device according to the first embodiment. 3, 5 to 8, 10 to 12, 14 to 16, 18 to 19, 21, 23 to 26, and 28 to 32, (a) is a diagram. 1 is a cross-section corresponding to the section between A-A ', and (b) shows a section corresponding to the section between BB' in FIG. As in FIG. 1, (a) is a cross section parallel to the Y direction, and (b) is also described as a cross section parallel to the X direction. 4, 9, 13, 17, 20, 22, and 27 are partial plan views of the region corresponding to FIG. 2, and FIG. 3 and FIG. 8, FIG. 12, FIG. 16, FIG. 19, FIG. 21, FIG.
P型のシリコン基板1上に、熱酸化法によるシリコン酸化膜(SiO2)である犠牲膜2と、熱CVD(Chemical Vapor Deposition)法によるシリコン窒化膜(Si3N4)であるマスク膜3を順次堆積し、その後、フォトリソグラフィ法およびドライエッチング法を用いて、マスク膜3及び犠牲膜2並びにシリコン基板1のパターニングを行うことで、活性領域1Aを区画するための素子分離溝4(トレンチ)をシリコン基板1に形成する(ステップA1;図3、図4参照)。
On a P-
ここで、素子分離溝4は、X方向に延在するライン状のパターンとして形成される。活性領域1Aとなる領域は、マスク膜3で覆われている。
Here, the
次に、熱酸化法によって、シリコン基板1及びマスク膜3の表面に、シリコン酸化膜である絶縁膜6を形成し、その後、熱CVD法によって、シリコン窒化膜である絶縁膜7を素子分離溝4の内部を充填するように堆積し、その後、エッチバックを行うことによって、素子分離溝4の内部にのみ絶縁膜7を残存させる(ステップA2;図5参照)。
Next, an insulating
次に、プラズマCVD法によって、シリコン酸化膜である埋込膜8を素子分離溝4の内部を充填するように堆積し、その後、ステップA1(図3参照)で形成したマスク膜3が露出するまでCMP(Chemical Mechanical Polishing)処理を行い、埋込膜8の表面を平坦化する(ステップA3;図6参照)。
Next, a buried
次に、ウェットエッチングによって、マスク膜(図6の3)及び犠牲膜(図6の2)を除去し、さらに素子分離溝4の表面における埋込膜8をシリコン基板1の表面の位置と概略同等になるようにシリコン基板1の表面を露出させ、その後、熱酸化法によって、シリコン基板1及び埋込膜8の上面にシリコン酸化膜である犠牲膜10を形成し、その後、低濃度のN型不純物(リン等)をイオン注入法でシリコン基板1に注入することにより、N型の低濃度不純物拡散層11を形成する(ステップA4;図7参照)。
Next, the mask film (3 in FIG. 6) and the sacrificial film (2 in FIG. 6) are removed by wet etching, and the buried
ここで、マスク膜(図6の3)及び犠牲膜(図6の2)を除去することにより、STI9を用いたライン状の素子分離領域が形成される。また、低濃度不純物拡散層11は、MOSトランジスタのソース/ドレイン(S/D)領域として機能する。
Here, by removing the mask film (3 in FIG. 6) and the sacrificial film (2 in FIG. 6), a linear element isolation region using the
次に、プラズマCVD法によって、犠牲膜10上にシリコン窒化膜である下層マスク膜12を成膜し、その後、プラズマCVD法によって、下層マスク膜12上にカーボン膜(アモルファス・カーボン膜)である上層マスク膜13を堆積し、その後、フォトリソグラフィ法及びドライエッチング法によって、ゲート電極用溝(トレンチ)のパターンとなるように、上層マスク膜13及び下層マスク膜12並びに犠牲膜10の一部を除去する(ステップA5;図8、図9参照)。
Next, a
次に、ドライエッチング法によって、上層マスク膜(図8の13)及び下層マスク膜12をマスクとしてシリコン基板1をエッチングし、ゲート電極用溝(トレンチ)15を形成する(ステップA6;図10参照)。
Next, the
ここで、ゲート電極用溝15は、活性領域1Aと交差するY方向に延在するライン状のパターンとして形成される。STI9と接するゲート電極用溝15の側面部分には、薄膜状のシリコン基板1がサイドウォール形状に残存し、MOSトランジスタのチャネル領域14として機能する。また、ゲート電極用溝15の内部を除いたシリコン基板1上には、上層マスク膜(図8の13)がなくなり、少なくとも一部の下層マスク膜12が残留している。
Here, the
次に、少なくともゲート電極用溝15の内壁(図11では基板全面)に、ゲート絶縁膜16を形成し、その後、CVD法によって、窒化チタン(TiN)である介在層17及びタングステン(W)である導電膜18を順次堆積する(ステップA7;図11参照)。
Next, a
ここで、ゲート絶縁膜16としては、熱酸化法で形成したシリコン酸化膜等が利用できる。
Here, as the
次に、ドライエッチング法によって、導電膜18がゲート電極用溝15の底部に約100nm厚で残留するように、不要となった導電膜18の上部を除去し、その後、ドライエッチング法によって、介在層17がゲート電極用溝15の底部における導電膜18の上面と同じ高さで残留するように、不要となった介在層17を除去する(ステップA8;図12、図13参照)。
Next, the upper part of the
ここで、導電膜18の上部を除去するドライエッチングでは、介在層17は除去されずに、ゲート電極用溝15の内壁と下層マスク膜12の上部に残留している。また、介在層17を除去するドライエッチングによって、上面の高さを同じとした介在層17及び導電膜18で構成される埋込ワード線23及び埋込配線22をゲート電極用溝15の底部に形成することができる。
Here, in the dry etching for removing the upper portion of the
次に、残存させた導電膜18の上面およびゲート電極用溝15の内壁を覆うように、熱CVD法によって、シリコン窒化膜であるライナ膜20を形成し、その後、ライナ膜20を覆うように埋込絶縁膜21を堆積する(ステップA9;図14参照)。
Next, a
ここで、埋込絶縁膜21としては、プラズマCVD法で形成したシリコン酸化膜、塗布膜であるSOD膜(Spin On Dielectrics:塗布絶縁膜)や、それらの積層膜を利用することができる。SOD膜を用いた場合には高温の水蒸気(H2O)雰囲気中でアニール処理を行い、固体の膜に改質する。
Here, as the buried insulating
次に、CMP法により、ライナ膜20の上面が露出するまで埋込絶縁膜21を除去し、その後、エッチバック法によって、埋込絶縁膜21の表面が、シリコン基板1の表面と概略同程度の高さになるまで、犠牲膜(図14の10)、下層マスク膜(図14の12)、ゲート絶縁膜16、埋込絶縁膜21、及びライナ膜20の一部を除去する(ステップA10;図15参照)。これにより、埋込ワード線23及び埋込配線22の上面が絶縁される。
Next, the embedded insulating
次に、シリコン基板1の上面を覆うように、プラズマCVD法によるシリコン酸化膜である第1層間絶縁膜24を形成し、その後、フォトリソグラフィ法及びドライエッチング法を用いて、第1層間絶縁膜24の一部を除去することにより、ビットコンタクト開口25を形成し、その後、シリコン基板1の表面近傍へN型不純物(ヒ素等)をイオン注入することにより、N型の不純物拡散層26を形成する(ステップA11;図16、図17参照)。
Next, a first
ここで、ビットコンタクト開口25は、埋込ワード線23及び埋込配線22と同じようにY方向に延在するライン状の開口パターンとして形成される。ビットコンタクト開口25と活性領域1Aの交差した部分では、シリコン基板1の表面が露出し、その部分にN型の不純物拡散層26が形成される。形成したN型の不純物拡散層26は、トランジスタのソース・ドレイン領域の一方として機能するものであり、その上面はビットコンタクト開口25の底面に露出している。
Here, the
次に、不純物拡散層26及び第1層間絶縁膜24を覆うように、熱CVD法によるN型の不純物(リン等)を含有したポリシリコン膜である導電膜27と、スパッタ法によるタングステンである導電膜28と、プラズマCVD法によるシリコン酸化膜であるマスク膜29を順次堆積する(ステップA12;図18参照)。
Next, a
次に、積層した導電膜27及び導電膜28並びにマスク膜29の幅Y1が約18nmとなるようにライン形状にパターニングし、導電膜27及び導電膜28で構成されたビット線30を形成し、その後、ビット線30の側面を覆うように、厚さY3を16nmとしたALD(Atomic Layer Deposition)法によるシリコン酸化膜を成膜し、その後、シリコン酸化膜をエッチバックすることで、ビット線30の側面に厚さY3が約16nmとしたサイドウォール絶縁膜31を形成する(ステップA13;図19、図20参照)。
Next, the laminated
なお、これ以降、マスク膜29を含めてビット線30と称することがある。ビット線30は、埋込ワード線23と交差するX方向に延在するパターンとして形成されており、隣接するビット線30のスペース幅Y2は54nmとなっている。図20では、ビット線30を埋込ワード線23と直交する直線形状で示したが、一部を湾曲させた形状として配置してもよい。ビットコンタクト開口25内で露出しているシリコン基板1の不純物拡散層26は、ビット線30の下層となっている導電膜27と接続する。
Hereinafter, the
また、ステップA13において、ALD法では、所定の温度に保たれた半導体基板に対して、(ステップB1)原料ガスの供給、(ステップB2)半導体基板上への原料ガスの吸着、(ステップB3)真空パージによる余剰原料ガスの排出、(ステップB4)酸化ガスの供給、(ステップB5)酸化ガスによる原料ガスの酸化、(ステップB6)真空パージによる余剰酸化ガスの排出、の各ステップからなる1サイクルの処理を複数回繰り返して成膜が行なわれる。ここで、1サイクルにおけるALDプロセス条件の一例を示すと、原料ガスとして温度を550℃、圧力を400Paとしたトリスジメチルアミノシラン[TDMAS(Trisdimethyl Amino Silane):SiH[N(CH3)]3]を140sccm(Standard Cubic Centimeter per Minute)の流量で供給した後、酸化ガスとして温度を550℃としたオゾン(O3)を供給する。 In step A13, in the ALD method, (step B1) supply of source gas to the semiconductor substrate maintained at a predetermined temperature, (step B2) adsorption of source gas on the semiconductor substrate, (step B3) One cycle comprising steps of exhausting surplus source gas by vacuum purge, (step B4) supplying oxidizing gas, (step B5) oxidizing source gas by oxidizing gas, and (step B6) discharging surplus oxidizing gas by vacuum purge This process is repeated a plurality of times to form a film. Here, as an example of ALD process conditions in one cycle, trisdimethylaminosilane [TDMAS (Trisdimethyl Amino Silane): SiH [N (CH 3 )] 3 ] having a temperature of 550 ° C. and a pressure of 400 Pa as a source gas is shown. After supplying at a flow rate of 140 sccm (Standard Cubic Centimeter per Minute), ozone (O 3 ) having a temperature of 550 ° C. is supplied as an oxidizing gas.
また、サイドウォール絶縁膜31を形成するときのエッチバック条件は、反応性イオンエッチング(RIE:Reactive Ion Etching)方式において、高周波パワーを400W、圧力を60mTorr、温度を60℃として、テトラフルオロメタン(CF4)とトリフルオロメタン(CHF3)をプロセスガスとし、夫々の流量を150sccmに設定した。このとき、隣接するビット線30のスペース幅Y4はY2よりも狭くなって22nmとなっている。なお、スペース幅Y4とスペース幅Y2とサイドウォール絶縁膜31の厚さY3の関係は、『Y4=Y2−Y3×2』となる。従来技術においては、比誘電率がシリコン酸化膜よりも大きいシリコン窒化膜で、サイドウォール絶縁膜31に相当する部分を形成していたので、隣接したビット線30による寄生容量が増加して、キャパシタ容量Csとビット線の寄生容量Cbとの比(Cs/Cb)が小さくなってしまい、キャパシタのセンスマージンが低下する問題があった。
Etchback conditions for forming the
なお、ビット線30は、周辺回路部におけるプレーナ型MOSトランジスタのゲート電極を兼用しており、ビット線30の側面を覆っているサイドウォール絶縁膜31は、周辺回路部におけるゲート電極のサイドウォールとなっている。
The
次に、ビット線30を覆うように、多層膜33を形成する(ステップA14;図21、図22参照)。
Next, a
ここで、多層膜33は、いずれもポリマー膜であって、反射防止膜(BARC:Bottom Anti Reflective Coating)である下層膜33Aと、シリコン含有BARCである中間膜33Bと、フォトレジストである上層膜33Cとで構成されている。下層膜33Aは、隣接したビット線30のスペース部を充填するように塗布しており、平坦となった下層膜33Aとビット線30の上面を覆うように、中間膜33Bと上層膜33Cを順次積層させている。フォトリソグラフィ法を用いて、上層膜33Cをパターニングして、容量コンタクトプラグの形成位置に上層膜33Cを残留させている。上層膜33Cは、Y方向に延在するようにパターニングされている。このとき、中間膜33Bと下層膜33Aは、パターニングされずに残留する。
Here, each of the
次に、ドライエッチング法を用いて、上層膜(図21、図22の33C)をマスクとして、中間膜33Bと下層膜33Aをパターニングする(ステップA15;図23参照)。
Next, by using a dry etching method, the
ここで、ステップA15でのドライエッチング条件は、RIE方式において、高周波パワーを800W、圧力を15mTorr、温度を20℃として、一酸化炭素(CO)と酸素(O2)をプロセスガスとし、夫々の流量を400sccm(CO)と140sccm(O2)に設定した。このドライエッチングは、ポリマー膜である中間膜33Bと下層膜33Aを選択的に除去する条件で行うので、上層膜33Cで覆われていない中間膜33Bと下層膜33Aは除去されるが、中間膜33Bの底部と接しているマスク膜29と下層膜33Aの底部と接している第1層間絶縁膜24は、いずれもシリコン酸化膜であって、エッチング速度が中間膜33Bと下層膜33Aの1/400となっているので、殆んどエッチングされずに残留して露出している。また上層膜33Cは、中間膜33Bと下層膜33Aのパターニングで消滅する。
Here, the dry etching conditions in step A15 are RIE, in which high frequency power is 800 W, pressure is 15 mTorr, temperature is 20 ° C., carbon monoxide (CO) and oxygen (O 2 ) are process gases, The flow rate was set to 400 sccm (CO) and 140 sccm (O 2 ). Since this dry etching is performed under the condition of selectively removing the
次に、残留させた中間膜33Bと下層膜33Aを完全に埋め込むように、基板(ウェハ)上にALD法によるシリコン酸化膜である第2層間絶縁膜32を形成する(ステップA16;図24参照)。
Next, a second
ここで、ステップA16において、1サイクルにおけるALDプロセス条件の一例を示すと、高周波パワーを100Wとした状態で、原料ガスとして温度を25℃、圧力を400Paとしたモノアミノシラン(SiH3NH2)を250sccmから750sccmの流量で供給した後、高周波パワーを100Wとした状態で、酸化ガスとして高周波パワーを100W、温度を25℃、圧力を140Paとした酸素(O2)を供給する。 Here, in step A16, an example of ALD process conditions in one cycle is shown. Monoaminosilane (SiH 3 NH 2 ) at a temperature of 25 ° C. and a pressure of 400 Pa is used as a source gas in a state where the high-frequency power is 100 W. After supplying at a flow rate of 250 sccm to 750 sccm, oxygen (O 2 ) at a high frequency power of 100 W, a temperature of 25 ° C., and a pressure of 140 Pa is supplied as an oxidizing gas with a high frequency power of 100 W.
次に、下層膜33Aの上面を露出させるように、第2層間絶縁膜32をエッチバックする(ステップA17;図25参照)。このとき、シリコンが含有している中間膜(図24の33B)は、シリコン酸化膜である第2層間絶縁膜32と同時に除去することができるのに対して、下層膜33Aはエッチバックで除去されないので、容易に下層膜33Aの上面を露出させることができる。
Next, the second
次に、アッシング法によって、第1層間絶縁膜24が現れるまで、上面を露出させた下層膜(図25の33A)を選択的に除去し、その後、ドライエッチング法を用いて、シリコン基板1が現れるまで、露出している第1層間絶縁膜24を除去して、容量コンタクト開口35を形成する(ステップA18;図26、図27参照)。
Next, the lower layer film (33A in FIG. 25) whose upper surface is exposed is selectively removed by an ashing method until the first
ここで、下層膜(図25の33A)を除去する際、第2層間絶縁膜32及びマスク膜29並びにサイドウォール絶縁膜31は、アッシング法で除去されずに残留するので、下層膜(図25の33A)の跡地は空洞となって、第1層間絶縁膜24上において側面部が第2層間絶縁膜32とサイドウォール絶縁膜31で囲まれた容量コンタクト開口35が形成される。また、ここでは、サイドウォール絶縁膜31と第2層間絶縁膜32をサイドウォールとして用いたSAC(Self Alignment Contact)法によって、容量コンタクト開口35が形成され、容量コンタクト開口35の底部で第1層間絶縁膜24が露出している。
Here, when the lower layer film (33A in FIG. 25) is removed, the second
また、第1層間絶縁膜24を除去する際、容量コンタクト開口35がさらに深くなり、容量コンタクト開口35の側面部は、第2層間絶縁膜32と第1層間絶縁膜24とサイドウォール絶縁膜31となり、底面部における容量コンタクト開口35と活性領域1Aの交差している部分で、シリコン基板1の上面が露出する。
Further, when the first
次に、容量コンタクト開口(図26の35)の内壁を覆うように、熱CVD法によるシリコン窒化膜を成膜し、その後、エッチバックすることで、サイドウォール絶縁膜36を形成し、その後、シリコン基板1にN型不純物(リン等)をイオン注入することにより、シリコン基板1の表面近傍にN型の不純物拡散層37を形成し、その後、容量コンタクト開口(図26の35)の内側に、熱CVD法でリンを含有したポリシリコン膜を堆積させ、その後、エッチバックを行って、容量コンタクト開口(図26の35)の底部にポリシリコン膜である導電膜38を残存させ、その後、導電膜38の表面にスパッタ法でコバルトシリサイド(CoSi)膜である介在層39を形成し、その後、容量コンタクト開口(図26の35)の内部を充填するように、CVD法でタングステンである導電膜40を堆積し、その後、CMP法によって、第2層間絶縁膜32の表面が露出するまで介在層39と導電膜40を除去して、容量コンタクト開口(図26の35)の内部だけに介在層39と導電膜40を残存させる(ステップA19;図28参照)。
Next, a silicon nitride film is formed by thermal CVD so as to cover the inner wall of the capacitor contact opening (35 in FIG. 26), and then etched back to form a
ここで、N型の不純物拡散層37は、トランジスタのソース・ドレイン領域として機能する。また、容量コンタクト開口(図26の35)の内部には、導電膜38及び介在層39並びに導電膜40により構成された容量コンタクトプラグ41が形成される。
Here, the N-type
次に、スパッタ法によって、基板(ウェハ)上面に窒化タングステン(WN)およびタングステン(W)を順次堆積した積層膜を形成し、その後、フォトリソグラフィ法およびドライエッチング法を用いて、積層膜をパターニングすることで、容量コンタクトパッド42を形成する(ステップA20;図29参照)。ここで、容量コンタクトパッド42は、容量コンタクトプラグ41と接続されている。
Next, a laminated film in which tungsten nitride (WN) and tungsten (W) are sequentially deposited is formed on the upper surface of the substrate (wafer) by sputtering, and then the laminated film is patterned by using a photolithography method and a dry etching method. Thus, the
次に、容量コンタクトパッド42の上面を覆うように、熱CVD法によるシリコン窒化膜であるストッパ膜43を形成し、その後、ストッパ膜43の上面に、プラズマCVD法によるシリコン酸化膜である第3層間絶縁膜44を形成する(ステップA21;図30参照)。
Next, a
次に、フォトリソグラフィ法およびドライエッチング法を用いて、容量コンタクトパッド42における少なくとも一部の上面を露出させるように、第3層間絶縁膜44とストッパ膜43を貫通するシリンダホール44Aを形成し、その後、シリンダホール44Aの内壁を覆うように、CVD法による窒化チタンでキャパシタの下部電極45となる導電膜を形成し、その後、第3層間絶縁膜44の上面の導電膜を除去することにより、シリンダホール44A内にキャパシタの下部電極45を形成する(ステップA22;図31参照)。ここで、下部電極45の底部は、容量コンタクトパッド42と接続している。
Next, a
次に、下部電極45の表面を含む基板(ウェハ)の上面を覆うようにALD法による容量絶縁膜46を形成し、その後、CVD法による窒化チタンでキャパシタの上部電極47を形成する(ステップA23;図32参照)。ここで、容量絶縁膜46としては、酸化ジルコニウム(ZrO2)、酸化アルミニウム(Al2O3)、酸化ハフニウム(HfO2)やそれらの積層膜を用いることができる。
Next, a
最後に、上部電極47を覆うように、プラズマCVD法によるシリコン酸化膜で第4層間絶縁膜49を形成し、その後、フォトリソグラフィ法およびドライエッチング法を用いて、第4層間絶縁膜49にコンタクトプラグ50用のコンタクトホール(図示せず)を形成し、その後、CVD法によるタングステンでコンタクトホールを埋め込んでから、第4層間絶縁膜49上で余剰となっているタングステンをCMPで除去して、コンタクトプラグ50を形成し、その後、フォトリソグラフィ法およびドライエッチング法を用いて、第4層間絶縁膜49の上面にアルミニウム(Al)または銅(Cu)である上部金属配線51を形成し、その後、上部金属配線51を含む第4層間絶縁膜49の表面に保護膜52を形成する(ステップA24;図1、図2参照)。これにより、DRAM100のメモリセルが完成する。ここで、上部金属配線51は、コンタクトプラグ50を介して、上部電極47と電気的に接続される。
Finally, a fourth
以上に示したように、本実施形態における隣接したビット線30間のスペース部は、いずれもシリコン酸化膜であるサイドウォール絶縁膜31と第2層間絶縁膜32で覆われている。このとき、シリコン酸化膜の比誘電率εsioを3.9、真空誘電率をε0として、隣接したビット線30の単位面積における寄生容量Cb1を算出すると、Cb1=(比誘電率εsio)×(真空誘電率ε0)/(スペース幅Y2)であるので、Cb1は0.072・ε0となる。
As described above, the space portion between the
一方、従来技術におけるビット線(図1の30に相当する部分)間のスペース部では、サイドウォール絶縁膜(図1の31に相当する部分)がシリコン窒化膜となっており、第2層間絶縁膜(図1の32に相当する部分)がシリコン酸化膜となっている。このとき、シリコン酸化膜の比誘電率εsioを3.9、シリコン窒化膜の比誘電率εsinを7.0、真空誘電率をε0として、隣接したビット線(図1の30に相当する部分)の単位面積における寄生容量Cb2を算出すると、1/Cb2=1/(比誘電率εsin×真空誘電率ε0/サイドウォール絶縁膜31の厚さY3×2)+1/(比誘電率εsio×真空誘電率ε0/スペース幅Y4)であるので、Cb1は0.098・ε0となる。従って、本実施形態においては、従来技術に対してビット線30の寄生容量を26%低減させることができる。なお、寄生容量の低減量は、サイドウォール絶縁膜31の厚さY3と、ビット線30のスペース幅Y4によって変動するが、いずれにしても本実施形態では、サイドウォール絶縁膜31を比誘電率の小さいシリコン酸化膜で構成しているので、従来技術よりも寄生容量を低減させることができる。
On the other hand, in the space between the bit lines (portion corresponding to 30 in FIG. 1) in the prior art, the sidewall insulating film (portion corresponding to 31 in FIG. 1) is a silicon nitride film, and the second interlayer insulation The film (portion corresponding to 32 in FIG. 1) is a silicon oxide film. At this time, the relative permittivity ε sio of the silicon oxide film is 3.9, the relative permittivity ε sin of the silicon nitride film is 7.0, the vacuum permittivity is ε 0 , and the adjacent bit lines (corresponding to 30 in FIG. 1). When calculating the parasitic capacitance C b2 in the unit area of 1 / C b2 = 1 / (relative permittivity ε sin × vacuum permittivity ε 0 / thickness Y3 × 2 of the sidewall insulating film 31) + 1 / ( Since the relative dielectric constant ε sio × vacuum dielectric constant ε 0 / space width Y4), C b1 is 0.098 · ε 0 . Therefore, in the present embodiment, the parasitic capacitance of the
なお、ビット線30の上部と側壁にシリコン酸化膜からなる絶縁膜(マスク膜29、サイドウォール絶縁膜31)を形成し、その後、BARCからなる下層膜33Aで覆い、その後、容量コンタクト開口35となるところの下層膜33Aを残し、その後、第2層間絶縁膜32で覆い、その後、下層膜33Aの上面を露出させ、その後、下層膜33Aを除去して容量コンタクト開口35を形成し、その後、容量コンタクト開口35に容量コンタクトプラグ41を埋め込むことについては、特許文献1において開示が無い。
An insulating film (
実施形態1によれば、ビット線30の上面、側壁に形成される絶縁膜(マスク膜29、サイドウォール絶縁膜31)を、シリコン窒化膜よりも誘電率が小さいシリコン酸化膜等の絶縁膜を用いることにより、従来技術より寄生容量は小さくすることができる。
According to the first embodiment, the insulating film (
上記第1の視点に係る半導体装置の製造方法において、前記絶縁膜は、シリコン窒化膜よりも誘電率が小さいことが好ましい。 In the semiconductor device manufacturing method according to the first aspect, the insulating film preferably has a dielectric constant smaller than that of the silicon nitride film.
上記第1の視点に係る半導体装置の製造方法において、前記複数の導電配線を形成する工程では、ポリシリコン膜を堆積する工程と、前記ポリシリコン膜上にシリコン酸化膜を堆積する工程と、を含むことが好ましい。 In the method of manufacturing a semiconductor device according to the first aspect, the step of forming the plurality of conductive wirings includes a step of depositing a polysilicon film and a step of depositing a silicon oxide film on the polysilicon film. It is preferable to include.
上記第1の視点に係る半導体装置の製造方法において、前記複数の導電配線を形成する工程では、タングステン膜を堆積する工程と、前記タングステン膜上にシリコン酸化膜を堆積する工程と、を含むことが好ましい。 In the method of manufacturing a semiconductor device according to the first aspect, the step of forming the plurality of conductive wirings includes a step of depositing a tungsten film and a step of depositing a silicon oxide film on the tungsten film. Is preferred.
上記第1の視点に係る半導体装置の製造方法において、前記複数の導電配線を形成する工程は、ポリシリコン膜とタングステン膜とシリコン酸化膜とをこの順に堆積する工程を含むことが好ましい。 In the method of manufacturing a semiconductor device according to the first aspect, it is preferable that the step of forming the plurality of conductive wirings includes a step of depositing a polysilicon film, a tungsten film, and a silicon oxide film in this order.
上記第1の視点に係る半導体装置の製造方法において、前記ポリマー膜で覆う工程では、シリコンを含有するポリマー膜を含む多層膜で覆うことが好ましい。 In the method for manufacturing a semiconductor device according to the first aspect, in the step of covering with the polymer film, it is preferable to cover with a multilayer film including a polymer film containing silicon.
上記第1の視点に係る半導体装置の製造方法において、前記層間絶縁膜を形成する工程では、ALD法によりシリコン酸化膜を形成することが好ましい。 In the method of manufacturing a semiconductor device according to the first aspect, it is preferable that in the step of forming the interlayer insulating film, a silicon oxide film is formed by an ALD method.
上記第1の視点に係る半導体装置の製造方法において、前記導電層を埋め込む工程では、リンがドープされたポリシリコン膜を堆積する工程を含むことが好ましい。 In the method of manufacturing a semiconductor device according to the first aspect, it is preferable that the step of filling the conductive layer includes a step of depositing a polysilicon film doped with phosphorus.
上記第1の視点に係る半導体装置の製造方法において、前記導電層を埋め込む工程では、タングステンを堆積する工程を含むことが好ましい。 In the method of manufacturing a semiconductor device according to the first aspect, it is preferable that the step of embedding the conductive layer includes a step of depositing tungsten.
上記第1の視点に係る半導体装置の製造方法において、前記導電層を埋め込む工程では、リンがドープされたポリシリコン膜を堆積する工程と、前記ポリシリコン膜上にコバルトシリサイドを形成する工程と、前記コバルトシリサイド上にタングステンを形成する工程と、を含むことが好ましい。 In the method of manufacturing a semiconductor device according to the first aspect, in the step of embedding the conductive layer, a step of depositing a polysilicon film doped with phosphorus, a step of forming cobalt silicide on the polysilicon film, Forming tungsten on the cobalt silicide.
上記第2の視点に係る半導体装置の製造方法において、前記絶縁膜は、シリコン窒化膜よりも誘電率が小さいことが好ましい。 In the semiconductor device manufacturing method according to the second aspect, the insulating film preferably has a dielectric constant smaller than that of the silicon nitride film.
上記第3の視点に係る半導体装置の製造方法において、前記導電膜を堆積する工程では、ポリシリコン膜を堆積することが好ましい。 In the method of manufacturing a semiconductor device according to the third aspect, it is preferable that a polysilicon film is deposited in the step of depositing the conductive film.
上記第3の視点に係る半導体装置の製造方法において、前記導電膜を堆積する工程では、金属膜を堆積することが好ましい。 In the method of manufacturing a semiconductor device according to the third aspect, it is preferable that the metal film is deposited in the step of depositing the conductive film.
上記第3の視点に係る半導体装置の製造方法において、前記導電膜を堆積する工程では、ポリシリコン膜上にタングステン膜を堆積することが好ましい。 In the method of manufacturing a semiconductor device according to the third aspect, it is preferable that a tungsten film is deposited on a polysilicon film in the step of depositing the conductive film.
上記第3の視点に係る半導体装置の製造方法において、前記第2シリコン酸化膜を堆積する工程では、ALD法によりシリコン酸化膜を堆積することが好ましい。 In the method of manufacturing a semiconductor device according to the third aspect, it is preferable that the silicon oxide film is deposited by an ALD method in the step of depositing the second silicon oxide film.
上記第3の視点に係る半導体装置の製造方法において、前記開口部を形成する工程では、前記ポリマー膜をエッチバックすることが好ましい。 In the method of manufacturing a semiconductor device according to the third aspect, it is preferable that the polymer film is etched back in the step of forming the opening.
上記第3の視点に係る半導体装置の製造方法において、前記導電膜と前記第1の酸化膜とを堆積する工程の前に、前記半導体基板に拡散層を形成することが好ましい。 In the method of manufacturing a semiconductor device according to the third aspect, it is preferable that a diffusion layer is formed on the semiconductor substrate before the step of depositing the conductive film and the first oxide film.
上記第3の視点に係る半導体装置の製造方法において、前記導電層を埋め込む工程の前に、前記半導体基板に拡散層を形成することが好ましい。 In the method of manufacturing a semiconductor device according to the third aspect, it is preferable that a diffusion layer is formed on the semiconductor substrate before the step of embedding the conductive layer.
上記第3の視点に係る半導体装置の製造方法において、前記導電層を埋め込む工程の前に、前記開口部の側壁にシリコン窒化膜のサイドウォールを形成することが好ましい。 In the semiconductor device manufacturing method according to the third aspect, it is preferable that a sidewall of a silicon nitride film is formed on a sidewall of the opening before the step of filling the conductive layer.
なお、本出願において図面参照符号を付している場合は、それらは、専ら理解を助けるためのものであり、図示の態様に限定することを意図するものではない。 Note that, in the present application, where reference numerals are attached to the drawings, these are only for the purpose of helping understanding, and are not intended to be limited to the illustrated embodiments.
また、本発明の全開示(請求の範囲及び図面を含む)の枠内において、さらにその基本的技術思想に基づいて、実施形態ないし実施例の変更・調整が可能である。また、本発明の請求の範囲の枠内において種々の開示要素(各請求項の各要素、各実施形態ないし実施例の各要素、各図面の各要素等を含む)の多様な組み合わせないし選択が可能である。すなわち、本発明は、請求の範囲及び図面を含む全開示、技術的思想にしたがって当業者であればなし得るであろう各種変形、修正を含むことは勿論である。 Further, within the scope of the entire disclosure (including claims and drawings) of the present invention, the embodiments and examples can be changed and adjusted based on the basic technical concept. Various combinations or selections of various disclosed elements (including each element of each claim, each element of each embodiment or example, each element of each drawing, etc.) are included within the scope of the claims of the present invention. Is possible. That is, the present invention naturally includes various variations and modifications that could be made by those skilled in the art according to the entire disclosure including the claims and the drawings, and the technical idea.
1 シリコン基板
1A 活性領域
2 犠牲膜
3 マスク膜
4 素子分離溝(トレンチ)
6 絶縁膜
7 絶縁膜
8 埋込膜
9 STI
10 犠牲膜
11 低濃度不純物拡散層
12 下層マスク膜
13 上層マスク膜
14 チャネル領域
15 ゲート電極用溝(トレンチ)
16 ゲート絶縁膜
17 介在膜
18、18A 導電膜
20 ライナ膜
21 埋込絶縁膜
22 埋込配線
23 埋込ワード線
24 第1層間絶縁膜(層間シリコン酸化膜)
25 ビットコンタクト開口(開口部)
26 不純物拡散層(拡散層)
27 導電膜(ポリシリコン膜)
28 導電膜(タングステン膜、金属膜)
29 マスク膜(シリコン酸化膜、第1シリコン酸化膜)
30 ビット線(導電配線)
31 サイドウォール絶縁膜(第2の酸化膜、サイドウォール、シリコン酸化膜)
32 第2層間絶縁膜(シリコン酸化膜、第3の酸化膜)
33 多層膜(ポリマー膜)
33A 下層膜
33B 中間膜
33C 上層膜
35 容量コンタクト開口(開口部)
36 サイドウォール絶縁膜(サイドウォール)
37 不純物拡散層
38 導電膜(ポリシリコン膜)
39 介在膜(コバルトシリサイド)
40 導電膜(タングステン)
41 容量コンタクトプラグ(導電層)
42 容量コンタクトパッド
43 ストッパ膜
44 第3層間絶縁膜
44A シリンダホール
45 下部電極
46 容量絶縁膜
47 上部電極
48 キャパシタ
49 第4層間絶縁膜
50 コンタクトプラグ
51 上部金属配線
52 保護膜
100 DRAM
DESCRIPTION OF
6 Insulating
DESCRIPTION OF
16
25 Bit contact opening (opening)
26 Impurity diffusion layer (diffusion layer)
27 Conductive film (polysilicon film)
28 Conductive film (tungsten film, metal film)
29 Mask film (silicon oxide film, first silicon oxide film)
30 bit line (conductive wiring)
31 Side wall insulating film (second oxide film, side wall, silicon oxide film)
32 Second interlayer insulating film (silicon oxide film, third oxide film)
33 Multilayer film (polymer film)
33A
36 Side wall insulation film (side wall)
37
39 Intervening film (cobalt silicide)
40 Conductive film (tungsten)
41 Capacitance contact plug (conductive layer)
42
Claims (22)
前記半導体基板上の前記複数の導電配線間をポリマー膜で覆う工程と、
前記ポリマー膜を前記第1の方向と交差する第2の方向にパターニングして前記半導体基板上に残す工程と、
前記ポリマー膜及び前記複数の導電配線を含む前記半導体基板上に層間絶縁膜を形成する工程と、
前記ポリマー膜の上面が表れるまで前記層間絶縁膜を除去する工程と、
上面が表れた前記ポリマー膜を除去する工程と、
前記ポリマー膜が除去された部分に導電層を埋め込む工程と、
を含むことを特徴とする半導体装置の製造方法。 Forming a plurality of conductive wirings whose side surfaces and upper surface are covered with an insulating film on a semiconductor substrate so as to extend in a first direction;
A step of covering a space between the plurality of conductive wirings on the semiconductor substrate with a polymer film;
Patterning the polymer film in a second direction intersecting the first direction and leaving it on the semiconductor substrate;
Forming an interlayer insulating film on the semiconductor substrate including the polymer film and the plurality of conductive wirings;
Removing the interlayer insulating film until the upper surface of the polymer film appears;
Removing the polymer film whose upper surface appears;
Embedding a conductive layer in the portion where the polymer film has been removed;
A method for manufacturing a semiconductor device, comprising:
前記半導体基板上の前記開口部内にて側面と上面とが絶縁膜で覆われた複数の導電配線を第1の方向に延在するよう形成する工程と、
前記第1層間絶縁膜上の前記複数の導電配線間をポリマー膜で覆う工程と、
前記ポリマー膜を前記第1の方向と交差する第2の方向にパターニングして前記半導体基板上に残す工程と、
前記ポリマー膜及び前記複数の導電配線を含む前記半導体基板上に第2層間絶縁膜を形成する工程と、
前記ポリマー膜の上面が表れるまで前記第2層間絶縁膜を除去する工程と、
上面が表れた前記ポリマー膜を前記第1層間絶縁膜の上面が表れるまで除去する工程と、
上面が表れた前記第1層間絶縁膜を前記半導体基板の上面が表れるまで除去する工程と、
前記ポリマー膜及び前記第1層間絶縁膜が除去された部分に導電層を埋め込む工程と、
を含むことを特徴とする半導体装置の製造方法。 Forming a first interlayer insulating film having an opening on a semiconductor substrate;
Forming a plurality of conductive wirings whose side surfaces and upper surface are covered with an insulating film in the opening on the semiconductor substrate so as to extend in a first direction;
Covering the space between the plurality of conductive wirings on the first interlayer insulating film with a polymer film;
Patterning the polymer film in a second direction intersecting the first direction and leaving it on the semiconductor substrate;
Forming a second interlayer insulating film on the semiconductor substrate including the polymer film and the plurality of conductive wirings;
Removing the second interlayer insulating film until the upper surface of the polymer film appears;
Removing the polymer film whose upper surface appears until the upper surface of the first interlayer insulating film appears;
Removing the first interlayer insulating film whose upper surface appears until the upper surface of the semiconductor substrate appears;
Embedding a conductive layer in a portion where the polymer film and the first interlayer insulating film are removed;
A method for manufacturing a semiconductor device, comprising:
前記導電膜と前記第1シリコン酸化膜とを第1の方向に延在するようパターニングすることにより複数のビット線を形成する工程と、
前記複数のビット線を含む前記半導体基板上に第2シリコン酸化膜を堆積する工程と、
エッチバックにより前記複数のビット線の側壁に前記第2シリコン酸化膜を残してサイドウォールを形成する工程と、
前記半導体基板上の前記複数のビット線の間にポリマー膜を塗布する工程と、
前記ポリマー膜を前記第1の方向と交差する第2の方向にパターニングして前記半導体基板上に残すとともに、前記半導体基板を露出する工程と、
残った前記ポリマー膜及び前記複数のビット線配線を含む前記半導体基板上に第3シリコン酸化膜を形成する工程と、
前記ポリマー膜の上面が表れるまで前記第3シリコン酸化膜を除去する工程と、
前記ポリマー膜を除去して前記半導体基板に通ずる開口部を形成する工程と、
前記半導体基板上の前記開口部内に導電層を埋め込む工程と、
を含むことを特徴とする半導体装置の製造方法。 Depositing a conductive film and a first silicon oxide film in this order on a semiconductor substrate;
Forming a plurality of bit lines by patterning the conductive film and the first silicon oxide film to extend in a first direction;
Depositing a second silicon oxide film on the semiconductor substrate including the plurality of bit lines;
Forming a sidewall by leaving the second silicon oxide film on the sidewalls of the plurality of bit lines by etch back;
Applying a polymer film between the plurality of bit lines on the semiconductor substrate;
Patterning the polymer film in a second direction intersecting the first direction and leaving it on the semiconductor substrate; and exposing the semiconductor substrate;
Forming a third silicon oxide film on the semiconductor substrate including the remaining polymer film and the plurality of bit line wirings;
Removing the third silicon oxide film until an upper surface of the polymer film appears;
Removing the polymer film to form an opening communicating with the semiconductor substrate;
Burying a conductive layer in the opening on the semiconductor substrate;
A method for manufacturing a semiconductor device, comprising:
前記半導体基板上の前記開口部内にて導電膜と第1シリコン酸化膜とをこの順に堆積する工程と、
前記導電膜と前記第1シリコン酸化膜とを第1の方向に延在するようパターニングすることにより複数のビット線を形成する工程と、
前記複数のビット線を含む前記半導体基板上に第2シリコン酸化膜を堆積する工程と、
エッチバックにより前記複数のビット線の側壁に前記第2シリコン酸化膜を残してサイドウォールを形成する工程と、
前記層間シリコン酸化膜上の前記複数のビット線の間にポリマー膜を塗布する工程と、
前記ポリマー膜を前記第1の方向と交差する第2の方向にパターニングして前記層間シリコン酸化膜上に残すとともに、前記層間シリコン酸化膜を露出する工程と、
残った前記ポリマー膜及び前記複数のビット線配線を含む前記層間シリコン酸化膜上に第3シリコン酸化膜を形成する工程と、
前記ポリマー膜の上面が表れるまで前記第3シリコン酸化膜を除去する工程と、
上面が表れた前記ポリマー膜及び前記層間シリコン酸化膜を除去して前記半導体基板に通ずる他の開口部を形成する工程と、
前記半導体基板上の前記他の開口部内に導電層を埋め込む工程と、
を含むことを特徴とする半導体装置の製造方法。 Forming an interlayer silicon oxide film having an opening on a semiconductor substrate;
Depositing a conductive film and a first silicon oxide film in this order in the opening on the semiconductor substrate;
Forming a plurality of bit lines by patterning the conductive film and the first silicon oxide film to extend in a first direction;
Depositing a second silicon oxide film on the semiconductor substrate including the plurality of bit lines;
Forming a sidewall by leaving the second silicon oxide film on the sidewalls of the plurality of bit lines by etch back;
Applying a polymer film between the plurality of bit lines on the interlayer silicon oxide film;
Patterning the polymer film in a second direction intersecting the first direction and leaving it on the interlayer silicon oxide film, and exposing the interlayer silicon oxide film;
Forming a third silicon oxide film on the interlayer silicon oxide film including the remaining polymer film and the plurality of bit line wirings;
Removing the third silicon oxide film until an upper surface of the polymer film appears;
Removing the polymer film and the interlayer silicon oxide film exposed on the upper surface to form another opening that leads to the semiconductor substrate;
Burying a conductive layer in the other opening on the semiconductor substrate;
A method for manufacturing a semiconductor device, comprising:
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2012194942A JP2014053361A (en) | 2012-09-05 | 2012-09-05 | Method of manufacturing semiconductor device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2012194942A JP2014053361A (en) | 2012-09-05 | 2012-09-05 | Method of manufacturing semiconductor device |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2014053361A true JP2014053361A (en) | 2014-03-20 |
Family
ID=50611603
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2012194942A Pending JP2014053361A (en) | 2012-09-05 | 2012-09-05 | Method of manufacturing semiconductor device |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2014053361A (en) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR20190053056A (en) * | 2017-11-09 | 2019-05-17 | 삼성전자주식회사 | Memory device and method of manufacturing the same |
CN115332061A (en) * | 2022-10-13 | 2022-11-11 | 合肥晶合集成电路股份有限公司 | Manufacturing method of grid structure |
-
2012
- 2012-09-05 JP JP2012194942A patent/JP2014053361A/en active Pending
Cited By (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR20190053056A (en) * | 2017-11-09 | 2019-05-17 | 삼성전자주식회사 | Memory device and method of manufacturing the same |
US10886277B2 (en) | 2017-11-09 | 2021-01-05 | Samsung Electronics Co., Ltd. | Methods of manufacturing devices including a buried gate cell and a bit line structure including a thermal oxide buffer pattern |
KR102396583B1 (en) | 2017-11-09 | 2022-05-11 | 삼성전자주식회사 | Memory device and method of manufacturing the same |
US11574912B2 (en) | 2017-11-09 | 2023-02-07 | Samsung Electronics Co., Ltd. | Memory devices and methods of manufacturing the same |
CN115332061A (en) * | 2022-10-13 | 2022-11-11 | 合肥晶合集成电路股份有限公司 | Manufacturing method of grid structure |
CN115332061B (en) * | 2022-10-13 | 2022-12-16 | 合肥晶合集成电路股份有限公司 | Manufacturing method of grid structure |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
KR100881825B1 (en) | Semiconductor device and method for fabricating the same | |
US9576963B2 (en) | Manufacturing method of vertical channel transistor array | |
JPH10189912A (en) | Semiconductor device and manufacture thereof | |
US9305927B2 (en) | Semiconductor device and method of manufacturing the same | |
CN112786527B (en) | Semiconductor structure and manufacturing method thereof | |
US20110169061A1 (en) | Semiconductor device and method for manufacturing the same | |
JP2013254815A (en) | Semiconductor device and method of manufacturing the same | |
US20140030865A1 (en) | Method of manufacturing semiconductor device having cylindrical lower capacitor electrode | |
JP4552946B2 (en) | Semiconductor memory device and manufacturing method of semiconductor memory device | |
TWI497649B (en) | Semiconductor structure with buried word line and manufacturing method therefor | |
US8035136B2 (en) | Semiconductor device and method of manufacturing the same | |
KR20120074850A (en) | Methods of manufacturing a semiconductor device | |
US7592249B2 (en) | Method for manufacturing a semiconductor device | |
JP2011129762A (en) | Semiconductor device and method of manufacturing the same | |
KR20020031283A (en) | Integrated Circuit Device And Method For Manufacture The Same | |
JP2014096475A (en) | Semiconductor device manufacturing method | |
JP2008042075A (en) | Semiconductor memory unit, and production method therefor | |
JP2002124649A (en) | Semiconductor integrated circuit device and the manufacturing method therefor | |
US20150340368A1 (en) | Semiconductor device manufacturing method | |
JP2012059781A (en) | Semiconductor device, and method of manufacturing the same | |
WO2014069213A1 (en) | Semiconductor device, and manufacturing method for same | |
JP2014053361A (en) | Method of manufacturing semiconductor device | |
CN110459507B (en) | Method for forming semiconductor memory device | |
US20080087926A1 (en) | Ferroelectric random access memory and methods of fabricating the same | |
JP2013030698A (en) | Method of manufacturing semiconductor device |