KR20060011127A - 콘택홀 형성 방법 - Google Patents

콘택홀 형성 방법 Download PDF

Info

Publication number
KR20060011127A
KR20060011127A KR1020040059813A KR20040059813A KR20060011127A KR 20060011127 A KR20060011127 A KR 20060011127A KR 1020040059813 A KR1020040059813 A KR 1020040059813A KR 20040059813 A KR20040059813 A KR 20040059813A KR 20060011127 A KR20060011127 A KR 20060011127A
Authority
KR
South Korea
Prior art keywords
gas
etching
carbon
contact hole
interlayer insulating
Prior art date
Application number
KR1020040059813A
Other languages
English (en)
Inventor
홍현실
지경구
강창진
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020040059813A priority Critical patent/KR20060011127A/ko
Publication of KR20060011127A publication Critical patent/KR20060011127A/ko

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232Field-effect technology
    • H01L21/8234MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823475MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type interconnection or wiring or contact manufacturing related aspects
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105After-treatment
    • H01L21/311Etching the insulating layers by chemical or physical means
    • H01L21/31105Etching inorganic layers
    • H01L21/31111Etching inorganic layers by chemical means
    • H01L21/31116Etching inorganic layers by chemical means by dry-etching
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105After-treatment
    • H01L21/311Etching the insulating layers by chemical or physical means
    • H01L21/31144Etching the insulating layers by chemical or physical means using masks

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Power Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • General Chemical & Material Sciences (AREA)
  • Inorganic Chemistry (AREA)
  • Drying Of Semiconductors (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

본 발명에서는 좋은 프로파일을 갖는 콘택홀을 형성하는 방법을 제공한다. 상기 방법에 따르면, 반도체 기판 상에 층간절연막을 형성한다. 상기 층간절연막 상에 마스크 패턴을 형성한다. 상기 마스크 패턴을 식각 마스크로 이용하여 상기 층간절연막을 식각하여 상기 반도체 기판을 노출시키는 콘택홀을 형성한다. 이때 상기 식각 과정에서 발생되는 부산물이 상기 마스크 패턴의 측벽에 부착되는 것을 특징으로 한다.
콘택호, 부산물

Description

콘택홀 형성 방법{Method of forming contact hole}
도 1은 종래 기술에 따라 형성된 콘택홀을 구비하는 반도체 소자의 단면도를 나타낸다.
도 2는 본 발명의 바람직한 실시예에 따라 형성된 콘택홀을 구비하는 반도체 소자의 단면도를 나타낸다.
*도면의 주요 부분에 대한 부호의 설명
1, 10: 반도체 기판 3, 30: 게이트 패턴
5, 50: 층간절연막 7, 70: 포토레지스트 패턴
9, 90: 콘택홀
본 발명은 반도체 소자의 제조 방법에 관한 것으로 좀 더 상세하게는 반도체 소자에 있어서 깊은 콘택홀을 형성하는 방법에 관한 것이다.
반도체 제조 공정에서 층간절연막을 식각하여 형성되는 콘택홀의 프로파일은 후속의 매립 공정에 있어서 중요한 변수가 되기에 중요하다. 만약 프로파일이 곧지 않고 굴곡이 지면, 후속의 매립 공정에서 매립이 잘 되지 않아 보이드가 형성될 수 있으며, 이는 콘택 저항을 증가시킬 수 있다.
이러한 프로파일은 디램 소자의 메탈 콘택과 같이 20000Å이상의 깊이가 깊은 콘택홀을 형성할 경우, 더욱 중요하게 된다. 깊이가 깊은 만큼 매립이 어렵기 때문이다.
도 1은 종래 기술에 따라 형성된 콘택홀을 구비하는 반도체 소자의 단면도를 나타낸다.
도 1을 참조하면, 게이트 패턴(3)이 형성된 반도체 기판(1) 상에 층간절연막(5)을 적층하고 포토레지스트 패턴(7)을 형성한다. 상기 포토레지스트 패턴(7)을 이용하여 상기 층간절연막(5)을 식각하여 콘택홀(9)을 형성한다. 상기 식각 과정에서 폴리머와 같은 부산물(P)들이 다량 발생하여 상기 콘택홀(9)의 상측벽인 상기 층간절연막(5)에 부착된다. 후속으로 포토레지스트 패턴(7)을 제거하는 공정에서도 상기 부산물(P)들은 제거되지 않고 상기 콘택홀(9)의 상측벽에 잔존하게 된다. 상기 부산물(P)들에 의해 폭이 좁아진 부분'N'이 형성된다. 이를 넥킹(necking)이라한다. 종래 기술에 의하면 상기 넥킹(N)의 위치는 콘택홀(9) 내부에 형성된다. 따라서 매립 공정에서 상기 콘택홀을 매립하기가 어려워지며 보이드가 발생할 수 있다. 이러한 문제는 메탈 콘택처럼 콘택홀을 깊게 형성할 때 더욱 심각해진다.
따라서, 상기 문제점을 해결하기 위하여, 본 발명의 기술적 과제는 매립하기에 좋은 프로파일을 갖는 콘택홀을 형성하는 방법을 제공하는데 있다.
상기 기술적 과제를 달성하기 위한 본 발명에 따른 콘택홀을 형성하는 방법은 다음과 같다. 먼저, 반도체 기판 상에 층간절연막을 형성한다. 상기 층간절연막 상에 마스크 패턴을 형성한다. 상기 마스크 패턴을 식각 마스크로 이용하여 상기 층간절연막을 식각하여 상기 반도체 기판을 노출시키는 콘택홀을 형성한다. 이때 상기 식각 과정에서 발생되는 부산물이 상기 마스크 패턴의 측벽에 부착되는 것을 특징으로 한다.
상기 마스크 패턴은 바람직하게는 포토레지스트 패턴이다. 상기 부산물이 상기 마스크 패턴의 측벽에 부착되도록 하는 식각 레서피는 식각가스로 탄소 원자, 산소 원자, 불소 원자 및 수소 원자를 함유하는 가스를 사용한다. 상기 식각 가스는 바람직하게는 불화탄소가스, 탄화수소가스, 불화탄화수소가스, 산소, 일산화탄소 및 아르곤 가스를 포함하며, 수소 및 암모니아를 포함하는 그룹에서 선택되는 적어도 하나의 가스를 더 포함할 수 있다. 상기 식각 레서피에서 바람직하게는 압력은 40~60 mTorr이며 상기 식각 가스의 전체 유량은 700~1000sccm이다. 더욱 바람직하게는 상기 식각 가스에서 함유된 탄소 원자, 산소 원자, 불소 원자 및 수소 원자는 탄소/불소 비가 2/3 이상; 탄소/산소 비는 2/1 이상; 및 탄소/수소 비는 1/5~10/3인 조건을 만족한다. 상기 불화 탄소 가스는 예를 들면 C4F6, C5F8, C4F8, C3F8 및 C2F6을 포함하는 그룹에서 선택되는 적어도 하나일 수 있다. 상기 불화 탄화 수소 가스는 예를 들면 CH3F, CH2F2 및 CHF3를 포함하는 그룹에서 선택되는 적어도 하나일 수 있다. 상기 탄화수소 가스는 예를 들면 CH4, C2H6 및 C3H8을 포함하는 그룹에서 선택되는 적어도 하나일 수 있다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명한다. 그러나, 본 발명은 여기서 설명되어지는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예들은 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되어지는 것이다. 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장되어진 것이다. 또한, 층이 다른 층 또는 기판 "상"에 있다고 언급되어지는 경우에 그것은 다른 층 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제3의 층이 개재될 수도 있다. 명세서 전체에 걸쳐서 동일한 참조번호들은 동일한 구성요소들을 나타낸다.
도 2는 본 발명의 바람직한 실시예에 따라 형성된 콘택홀을 구비하는 반도체 소자의 단면도를 나타낸다.
도 2를 참조하면, 반도체 기판(10) 상에 게이트 패턴(30)을 통상적인 방법으로 형성한다. 상기 게이트 패턴(30)은 차례로 적층된 게이트 산화막, 게이트 전극 및 캐핑막과 측벽을 덮는 스페이서로 구성될 수 있다. 상기 게이트 패턴(30)이 형성된 상기 반도체 기판(10) 상에 층간절연막(50)을 적층한다. 상기 층간절연막(50)은 HDP(high density plasma) 산화막, BPSG(Boron Phosphorus Silicate Glss)와 같은 산화막으로 형성할 수 있다. 상기 층간절연막(50) 상에 포토레지스트막을 코팅하고 노광 및 현상 과정등을 통해 포토레지스트 패턴(70)을 형성한다. 상기 포토레지스트 패턴(70)을 식각 마스크로 이용하여 상기 층간절연막(50)을 식각하여 상기 반도체 기판(10)을 노출시키는 콘택홀(90)을 형성한다. 상기 식각 과정에서 발생되 는 부산물(P)은 상기 포토레지스트 패턴(70)의 측벽에 부착되도록 형성된다. 여기서 넥킹(N)은 상기 포토레지스트 패턴의 측벽 선상에 위치한다.
상기 부산물(P)이 상기 포토레지스트 패턴(70)의 표면에 부착되도록 형성되는 상기 식각 공정의 식각 레서피는 다음과 같다.
상기 식각 레서피는 식각가스로 탄소 원자(C), 산소 원자(O), 불소 원자(F) 및 수소 원자(H)를 함유하는 가스를 사용한다. 상기 식각 가스는 바람직하게는 불화탄소(CxFy)가스, 탄화수소(CaHb)가스, 불화탄화수소(CaHbFc)가스, 산소(O2), 일산화탄소(CO) 및 아르곤(Ar) 가스를 포함하며, 수소(H2) 및 암모니아(NH3)를 포함하는 그룹에서 선택되는 적어도 하나의 가스를 더 포함할 수 있다. 여기서 상기 불화 탄소(CxFy) 가스는 예를 들면 C4F6, C5F8, C4F8, C3F8 및 C2F6을 포함하는 그룹에서 선택되는 적어도 하나일 수 있다. 상기 불화 탄화 수소(CaHbFc) 가스는 예를 들면 CH3F, CH2F2 및 CHF3를 포함하는 그룹에서 선택되는 적어도 하나일 수 있다. 상기 탄화수소(CaHb) 가스는 예를 들면 CH4, C2H6 및 C3H8을 포함하는 그룹에서 선택되는 적어도 하나일 수 있다. 상기 식각 레서피에서 바람직하게는 압력은 40~60 mTorr이며 상기 식각 가스의 전체 유량은 700~1000sccm이다. 이때, 상기 식각 가스에서 함유된 탄소 원자, 산소 원자, 불소 원자 및 수소 원자는 탄소/불소 비가 2/3 이상, 탄소/산소 비는 2/1 이상, 및 탄소/수소 비는 1/5~10/3인 조건을 만족한다.
이러한 식각 레서피는 상기 층간절연막(50)에 대한 상기 포토레지스트 패턴(70)의 식각 선택비를 높이면서 동시에 부산물(P)가 상기 포토레지스트 패턴(70)의 측벽에 부착되도록 하는 조건이다.
상기 식각 공정에서, 식각 가스에 포함되는 불소는 상기 층간절연막의 실리콘 산화막의 실리콘과 반응하여 SiF4 가스가 된다. 식각 가스에 포함된 탄소는 실리콘 산화막의 산소와 반응하여 CO 및 CO2와 같은 가스가 된다. 따라서 불소와 탄소를 포함하는 가스를 이용하여 상기 층간절연막(50)을 식각할 수 있다. 한편 탄소는 포토레지스트 패턴(70)과 반응하여 폴리머와 같은 부산물(P)을 형성하는 경향이 있다. 식각 가스에 포함된 산소는 포토레지스트 패턴 및 상기 부산물(P)에 포함된 탄소와 반응하여 CO 및 CO2와 같은 가스가 된다. 상기 식각 가스에 포함된 수소는 상기 부산물 등에 포함되는 산소와 반응하여 H2O 가스가 된다. 이러한 작용을 근거로, 상기 식각 가스에 포함된 불소, 탄소, 산소 및 수소의 비율을 적절히 조절하여 층간절연막에 대해 높은 식각률을 갖는 반면 포토레지스트 패턴에 대해 낮은 식각률을 갖되, 부산물을 포토레지스트 패턴의 측벽에 형성되도록 하고자 하며, 상기 비율은 위에서 언급한 바와 같이 탄소/불소 비가 2/3 이상, 탄소/산소 비는 2/1 이상, 및 탄소/수소 비는 1/5~10/3이다.
후속으로 상기 포토레지스트 패턴(70)을 애싱(ashing) 및 스트립(strip) 공정을 통해 제거한다. 이때 상기 부산물(P)도 함께 제거된다. 따라서 콘택홀(90)의 프로파일은 부산물(P)이 없이 곧게 된다. 이로써 후속의 매립 공정에서 좋은 갭필 특성을 나타내며 보이드의 형성을 방지하여 전기 저항을 낮출수 있다.
<실험예>
본 실험예에서는 본 발명의 식각 레서피를 사용할 경우 부산물이 포토레지스트 패턴의 측벽에 형성되는 것을 보인다.
먼저 반도체 기판 상에 층간절연막과 포토레지스트 패턴이 형성된 동일한 웨이퍼 4장을 준비했다. 그리고 4장의 웨이퍼에 대해 식각 가스를 공급하여 식각하되, 식각 가스의 유량을 변화시켜 탄소/수소 비를 5, 10/3, 3/ 11/4로 변화시켰다. 상기 식각 공정에서 압력은 40mTorr이었고, 전력은 1800W이었다. 식각 가스의 전체 유량은 700sccm이었고, 식각 가스로 C4F6, CH2F2, CO, O2, Ar 및 C2F6를 사용하였다. 탄소/불소 비는 2/3으로 그리고, 탄소/산소 비는 2/1로 고정되었다. 상기 실험 결과를 표 1에 나타내었다.
웨이퍼 1 웨이퍼 2 웨이퍼 3 웨이퍼 4
탄소/불소 비 5 10/3 3 11/4
층간절연막의 식각률[Å/분] 6227 5980 5229 5239
포토레지스트 패턴의 식각률[Å/분] 693 618 615 447
식각 선택비 (층간절연막의 식각률/포토레지스트 패턴의 식각률) 6.0 9.7 8.6 11.7
넥킹의 위치[nm] -400 0 +610 +1310
표 1에서, 넥킹이란 도 1 및 2의 참조부호 N처럼 부산물에 의해 폭이 좁아지는 부분을 나타낸다. 상기 표 1에서 층간절연막과 포토레지스트 패턴과의 경계면을 넥킹의 위치가 0이라 하고, 만약 넥킹의 위치가 층간절연막의 측벽에 위치하면 - 부호를, 포토레지스트 패턴의 측벽에 위치하면 + 부호를 부쳤으며, 넥킹의 위치에 쓰여진 숫자는 상기 경계면으로부터 넥킹의 위치까지 거리를 나타낸다.
상기 표 1에 따르면, 본 발명의 식각 레서피에 해당하는 조건인 탄소/불소 비가 10/3 이하일 때, 즉 웨이퍼 2 내지 4의 경우, 식각 선택비가 웨이퍼 1에 비해 높게 나타났다. 또한 넥킹의 위치가 탄소/불소비가 10/3 이하일때 점점 포토레지스트 패턴의 측벽의 위쪽으로 이동함을 알 수 있다. 따라서, 표 1로 부터, 본 발명의 식각 레서피를 사용할 경우, 층간절연막에 대한 포토레지스트 패턴의 식각 선택비가 높아지며, 넥킹이 포토레지스트 패턴의 측벽의 선상에 위치함을 알 수 있다.
따라서, 본 발명에 의한 콘택홀 형성 방법에 의하면, 좋은 프로파일을 갖는 콘택홀을 형성하여 후속에 갭필 특성을 좋게할 수 있으며 보이드의 형성을 방지할 수 있다.

Claims (9)

  1. 반도체 기판 상에 층간절연막을 형성하는 단계;
    상기 층간절연막 상에 마스크 패턴을 형성하는 단계; 및
    상기 마스크 패턴을 식각 마스크로 이용하여 상기 층간절연막을 식각하여 상기 반도체 기판을 노출시키는 콘택홀을 형성하는 단계를 구비하되,
    상기 식각 과정에서 발생되는 부산물이 상기 마스크 패턴의 측벽에 부착되는 것을 특징으로 하는 콘택홀 형성 방법.
  2. 제 1 항에 있어서,
    상기 부산물이 상기 마스크 패턴의 측벽에 부착되도록 하는 식각 레서피는 식각가스로 탄소 원자, 산소 원자, 불소 원자 및 수소 원자를 함유하는 가스를 사용하는 것을 특징으로 하는 콘택홀 형성 방법.
  3. 제 2 항에 있어서,
    상기 식각 가스는 불화탄소가스, 탄화수소가스, 불화탄화수소가스, 산소, 일산화탄소 및 아르곤 가스를 포함하는 것을 특징으로 하는 콘택홀 형성 방법.
  4. 제 3 항에 있어서,
    상기 식각 가스는 수소 및 암모니아를 포함하는 그룹에서 선택되는 적어도 하나의 가스를 더 포함하는 것을 특징으로 하는 콘택홀 형성 방법.
  5. 제 3 또는 4 항에 있어서,
    상기 식각 레서피에서 압력은 40~60 mTorr이며 상기 식각 가스의 전체 유량은 700~1000sccm인 것을 특징으로 하는 콘택홀 형성 방법.
  6. 제 5 항에 있어서,
    상기 식각 가스에서 함유된 탄소 원자, 산소 원자, 불소 원자 및 수소 원자는
    탄소/불소 비가 2/3 이상;
    탄소/산소 비는 2/1 이상; 및
    탄소/수소 비는 1/5~10/3인 조건을 만족하는 것을 특징으로 하는 콘택홀 형성 방법.
  7. 제 3 항에 있어서,
    상기 불화 탄소 가스는 C4F6, C5F8, C4F8, C3F8 및 C2F6을 포함하는 그룹에서 선택되는 적어도 하나인 것을 특징으로 하는 콘택홀 형성 방법.
  8. 제 3 항에 있어서,
    상기 불화 탄화 수소 가스는 CH3F, CH2F2 및 CHF3를 포함하는 그룹에서 선택 되는 적어도 하나인 것을 특징으로 하는 콘택홀 형성 방법.
  9. 제 3 항에 있어서,
    상기 탄화수소 가스는 CH4, C2H6 및 C3H8을 포함하는 그룹에서 선택되는 적어도 하나인 것을 특징으로 하는 콘택홀 형성 방법.
KR1020040059813A 2004-07-29 2004-07-29 콘택홀 형성 방법 KR20060011127A (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020040059813A KR20060011127A (ko) 2004-07-29 2004-07-29 콘택홀 형성 방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020040059813A KR20060011127A (ko) 2004-07-29 2004-07-29 콘택홀 형성 방법

Publications (1)

Publication Number Publication Date
KR20060011127A true KR20060011127A (ko) 2006-02-03

Family

ID=37121220

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020040059813A KR20060011127A (ko) 2004-07-29 2004-07-29 콘택홀 형성 방법

Country Status (1)

Country Link
KR (1) KR20060011127A (ko)

Similar Documents

Publication Publication Date Title
US7291550B2 (en) Method to form a contact hole
JP5122106B2 (ja) 炭素含有膜エッチング方法及びこれを利用した半導体素子の製造方法
JP3659933B2 (ja) 高アスペクト比の開口をエッチングする方法
TWI261864B (en) Recess gate and method for fabricating semiconductor device with the same
KR100763514B1 (ko) 반도체 장치의 개구 형성 방법 및 이를 이용한 반도체 장치제조 방법
US7858476B2 (en) Method for fabricating semiconductor device with recess gate
KR100597768B1 (ko) 반도체 소자의 게이트 스페이서형성방법
KR20020096678A (ko) 듀얼 다마신 배선 형성방법
US20060292883A1 (en) Etching of silicon nitride with improved nitride-to-oxide selectivity utilizing halogen bromide/chlorine plasma
KR20060011127A (ko) 콘택홀 형성 방법
TW455948B (en) Process for etching an insulating layer and forming a semiconductor device
JP2001127039A (ja) 半導体装置の製造方法
US7538037B2 (en) Method for manufacturing semiconductor device
JP2005136097A (ja) 半導体装置の製造方法
KR100585084B1 (ko) 반도체 소자의 셀프 얼라인 콘택 식각 방법
KR100548564B1 (ko) 비트 라인 형성 방법
KR100431818B1 (ko) 반도체소자의 자기정렬적인 콘택 형성방법
KR100620711B1 (ko) 폴리머를 제거할 수 있는 접속 구멍 형성 방법 및 이를이용한 반도체 소자의 제조 방법
JP3902726B2 (ja) 未ドープ二酸化ケイ素に対して選択的に高密度プラズマエッチング器でドープ二酸化ケイ素をエッチングする方法
KR100681209B1 (ko) 반도체 소자의 딥 컨택홀 형성방법
KR100769149B1 (ko) 반도체 소자 형성방법
KR100596900B1 (ko) 반도체소자의 비아콘택 형성방법
JP5276824B2 (ja) 半導体装置の製造方法
KR20040050112A (ko) 반도체 소자 제조 방법
KR20090016858A (ko) 반도체 소자 제조 방법

Legal Events

Date Code Title Description
WITN Withdrawal due to no request for examination