KR20060007316A - Method for inspectioning defect in manufacturing process of semiconductor device - Google Patents
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Abstract
본 발명은 반도체 소자 제조시 결함 검출 방법에 관한 것으로서, 더욱 자세하게는 반도체 소자의 장축 임계치수가 작아지는 경우 원하는 소정의 물질을 선택적으로 제거하고 패턴의 유무를 통해 결함을 검출함으로써 반도체 소자의 제조 공정 이상 발생시 보다 빨리 후속 조치 및 대책을 세울 수 있는 반도체 소자 제조시 결함 검출 방법에 관한 것이다.The present invention relates to a method for detecting defects in the manufacture of semiconductor devices. More particularly, when the major axis critical dimension of the semiconductor device becomes small, the process of manufacturing a semiconductor device is detected by selectively removing a desired material and detecting defects through the presence or absence of a pattern. The present invention relates to a method for detecting defects in manufacturing a semiconductor device that can be followed up and prepared more quickly.
본 발명에 따른 반도체 소자 제조시 결함 검출 방법은 활성영역과 소자분리 영역이 구분된 실리콘 기판 상에 산화막을 증착하는 단계와, 상기 산화막을 식각하여 그 소정 영역에 복수의 콘택홀을 형성하는 단계와, 상기 콘택홀이 매립되도록 폴리실리콘을 증착한 후 평탄화하여 상기 산화막 사이에 복수의 폴리실리콘 구조물을 형성하는 단계와, 상기 활성영역의 실리콘 기판 상에 형성된 폴리실리콘 구조물을 제외하고 실리콘 기판 상의 물질을 제거하는 단계 및 상기 활성영역의 실리콘 기판 상에 형성된 폴리실리콘 구조물의 갯수와 미리 형성되기로 한 폴리실리콘 구조물의 갯수를 비교하는 단계를 포함하여 이루어지는 것을 특징으로 한다.
In the semiconductor device manufacturing defect detection method according to the present invention comprises the steps of depositing an oxide film on a silicon substrate divided into an active region and a device isolation region, etching the oxide film to form a plurality of contact holes in the predetermined region and Depositing and then planarizing the polysilicon to fill the contact hole, thereby forming a plurality of polysilicon structures between the oxide layers, and removing the material on the silicon substrate except for the polysilicon structures formed on the silicon substrate in the active region. Removing and comparing the number of polysilicon structures formed on the silicon substrate of the active region with the number of polysilicon structures previously formed.
반도체 소자, 결함, 장축, 임계치수, 패턴 유무Semiconductor element, defect, long axis, critical dimension, pattern presence
Description
도 1a는 정상적인 장축 임계치수에서 형성된 반도체 소자를 나타낸 도면.1A illustrates a semiconductor device formed at a normal long axis critical dimension.
도 1b는 작아진 장축 임계치수에서 형성된 비정상적인 반도체 소자를 나타낸 도면.1B illustrates an abnormal semiconductor device formed at a smaller major axis threshold.
도 2a 내지 도 2d는 본 발명에 의한 반도체 소자 제조시 결함 검출 방법을 나타낸 공정단면도들.2A through 2D are cross-sectional views illustrating a method of detecting a defect in manufacturing a semiconductor device according to the present invention.
도 3은 본 발명에 의한 반도체 소자의 패턴상 결함을 나타낸 도면.
3 is a view showing a patterned defect of a semiconductor device according to the present invention.
- 도면의 주요 부분에 대한 설명 -Description of the main parts of the drawing-
10, 110 : 실리콘 기판 15, 115 : 소자분리막10, 110:
20 : 게이트 산화막 30 : 게이트20
A, A' : 활성 영역 B, B' : 소자분리 영역A, A ': active region B, B': isolation region
120, 120' : 제 2산화막120, 120 ': second oxide film
130 : 폴리실리콘 D : 공백(Vacancy)
130: polysilicon D: Vacancy
본 발명은 반도체 소자 제조시 결함 검출 방법에 관한 것으로서, 더욱 자세하게는 반도체 소자의 장축 임계치수가 작아지는 경우 원하는 소정의 물질을 선택적으로 제거하고 패턴의 유무를 통해 결함을 검출함으로써 반도체 소자의 제조 공정 이상 발생시 보다 빨리 후속 조치 및 대책을 세울 수 있는 반도체 소자 제조시 결함 검출 방법에 관한 것이다.
The present invention relates to a method for detecting defects in the manufacture of semiconductor devices. More particularly, when the major axis critical dimension of the semiconductor device becomes small, the process of manufacturing a semiconductor device is detected by selectively removing a desired material and detecting defects through the presence or absence of a pattern. The present invention relates to a method for detecting defects in manufacturing a semiconductor device that can be followed up and prepared more quickly.
반도체 소자 제조 공정에서 패턴이 미세화 될수록 결함에 대한 영향을 최소화 하는 것이 수율 확보의 주요한 관건이 되었다.As the pattern becomes smaller in the semiconductor device manufacturing process, minimizing the effect on defects has become a key to ensuring yield.
최근, 소자분리영역의 장축 임계치수(Critical Dimension)가 작아짐으로 인하여 활성영역 상의 콘택 노드 부분이 후속 공정시 오픈되지 않는 문제점을 유발하여 반도체 소자가 전기적으로 작동을 하는데 치명적인 손상을 입힌다.Recently, the critical dimension of the device isolation region is reduced, which causes a problem in that the contact node portion on the active region is not opened in a subsequent process, thereby causing a serious damage to the electrical operation of the semiconductor device.
이는 도 1a와 1b를 통하여 더욱 상세히 설명하겠다.This will be described in more detail with reference to FIGS. 1A and 1B.
먼저 도 1a는 일반적인 소자분리 장축 임계치수(C)를 갖는 반도체 소자의 구조를 나타낸 도면으로, 소자분리막(15)에 의해 활성영역(A)과 소자분리영역(B)이 구분된 실리콘 기판(10)과, 상기 활성영역(A)의 실리콘 기판(10) 상에 형성된 게이트 산화막(20)과, 상기 게이트 산화막(20) 상에 안정적으로 형성된 복수의 게이트(30)로 이루어져 있다.
First, FIG. 1A illustrates a structure of a semiconductor device having a general device isolation long-axis critical dimension C. The
그리고 도 1b는 소자분리 장축 임계치수(C')가 작아진 반도체 소자의 구조를 나타낸 도면으로, 소자분리막(15)에 의해 활성영역(A)과 소자분리영역(B)이 구분된 실리콘 기판(10)과, 상기 활성영역(A)의 실리콘 기판(10) 상에 형성된 게이트 산화막(20)과, 상기 게이트 산화막(20) 상에 소자분리막(15) 쪽으로 치우쳐 불안정하게 형성된 복수의 게이트(30)로 이루어져 있다.FIG. 1B is a view illustrating a structure of a semiconductor device having a small device isolation major axis (C ′). The silicon substrate in which the active region A and the device isolation region B are separated by the
이와 같이, 소자분리 장축 임계치수(C')가 작아지면 반도체 소자 형성시 게이트가 소자분리막(15) 쪽으로 치우쳐 형성되므로, 스토리지노드 콘택 형성시 브리지(Bridge)를 유발하므로 반도체 소자의 동작 특성이 저하되는 문제점이 있다.As described above, when the device isolation long-axis critical dimension C 'is decreased, the gate is formed to be biased toward the
그러나, 종래의 결함 검출 장비로는 상기와 같이 소자분리 장축 임계치수가 미세하게 작아짐에 따라 발생하는 결함(DEFECT)을 검출하기 어려운 문제점이 있다.However, the conventional defect detection equipment has a problem that it is difficult to detect the defect (DEFECT) generated by the device separation long-axis critical dimension is small as described above.
따라서 반도체 제조 공정의 안정화를 이루는데 많은 시간이 소요되어, 단기간에 수율을 확보하는데 있어 문제가 되어 왔다.
Therefore, it takes a lot of time to stabilize the semiconductor manufacturing process, has been a problem in securing yield in a short time.
따라서, 본 발명이 이루고자 하는 기술적 과제는 반도체 소자의 장축 임계치수가 작아지는 경우 원하는 소정의 물질을 선택적으로 제거하고 패턴의 유무를 통해 결함을 검출함으로써 반도체 소자의 제조 공정 이상 발생시 보다 빨리 후속 조치 및 대책을 세울 수 있는 반도체 소자 제조시 결함 검출 방법을 제공하는 데 있다.
Therefore, the technical problem to be achieved by the present invention is to quickly remove the desired material when the long axis critical dimension of the semiconductor device is small, and to detect defects through the presence or absence of a pattern, so as to follow-up and countermeasures in the event of an abnormal manufacturing process of the semiconductor device. The present invention provides a method for detecting defects in manufacturing a semiconductor device capable of manufacturing the same.
상기 기술적 과제를 달성하기 위하여, 본 발명은 활성영역과 소자분리 영역이 구분된 실리콘 기판 상에 산화막을 증착하는 제 1단계와, 상기 산화막을 식각하여 그 소정 영역에 복수의 콘택홀을 형성하는 제 2단계와, 상기 콘택홀이 매립되도록 폴리실리콘을 증착한 후 평탄화하여 상기 산화막 사이에 복수의 폴리실리콘 구조물을 형성하는 제 3단계와, 상기 활성영역의 실리콘 기판 상에 형성된 폴리실리콘 구조물을 제외하고 실리콘 기판 상의 물질을 제거하는 제 4단계 및 상기 활성영역의 실리콘 기판 상에 형성된 폴리실리콘 구조물의 갯수와 미리 형성되기로 한 폴리실리콘 구조물의 갯수를 비교하는 제 5단계를 포함하여 이루어지는 반도체 소자의 제조시 결함 검출 방법을 제공한다.In order to achieve the above technical problem, the present invention is a first step of depositing an oxide film on a silicon substrate in which the active region and the device isolation region is separated, and the etching of the oxide film to form a plurality of contact holes in the predetermined region A second step of depositing and planarizing polysilicon so that the contact hole is buried, and forming a plurality of polysilicon structures between the oxide layers, except for a polysilicon structure formed on the silicon substrate of the active region A fourth step of removing a material on a silicon substrate and a fifth step of comparing the number of polysilicon structures formed on the silicon substrate in the active region with the number of polysilicon structures previously formed. Provides a method for detecting defects in time.
본 발명의 반도체 소자의 제조시 결함 검출 방법에 있어서, 상기 산화막은 500~2000Å의 두께로 증착하는 것을 특징으로 한다.In the method for detecting defects in manufacturing a semiconductor device of the present invention, the oxide film is characterized by being deposited to a thickness of 500 ~ 2000 ~.
본 발명의 반도체 소자의 제조시 결함 검출 방법에 있어서, 상기 제 4단계는 세정공정을 통한 산화막의 제거로 이루어지는 것을 특징으로 한다.
In the method for detecting defects in manufacturing a semiconductor device of the present invention, the fourth step is characterized in that the removal of the oxide film through a cleaning process.
이하 첨부한 도면을 참고로 하여 본 발명의 실시예에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings so that those skilled in the art may easily implement the present invention. As those skilled in the art would realize, the described embodiments may be modified in various different ways, all without departing from the spirit or scope of the present invention.
도면에서 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나 타내었다. 명세서 전체를 통하여 유사한 부분에 대해서는 동일한 도면 부호를 붙였다.In the drawings, the thickness of layers, films, panels, regions, etc., are exaggerated for clarity. Like parts are designated by like reference numerals throughout the specification.
도 2a 내지 도 2d는 본 발명의 반도체 소자의 제조시 결함 검출 방법을 설명하기 위한 공정단면도들이다.2A through 2D are cross-sectional views illustrating a method of detecting a defect in manufacturing a semiconductor device of the present invention.
먼저 도 2a에서 보는 바와 같이, 실리콘 기판(110) 상에 패드산화막(미도시) 및 마스크층(미도시)을 적층하고 포토레지스트 공정을 진행하여 실리콘 기판(110)의 소정 영역에 트렌치(미도시)를 형성한다.First, as shown in FIG. 2A, a pad oxide film (not shown) and a mask layer (not shown) are stacked on the
그리고 상기 트렌치(미도시)가 매립되도록 제 1산화막을 증착하고 평탄화함으로써, 소자분리막(115)을 형성하여 소자분리영역과 활성영역을 구분한다.In addition, by depositing and planarizing the first oxide layer to fill the trench (not shown), an
그 다음 도 2b에서 보는 바와 같이, 상기 소자분리막(115)이 형성된 실리콘 기판(110)에 제 2산화막(120)을 500~2000Å의 두께로 증착한다.Next, as shown in FIG. 2B, the
이어서 도 2c에서 보는 바와 같이, 상기 제 2산화막(120)을 패터닝하여 상기 제 2산화막(120')의 소정영역에 복수의 스토리지노드 콘택홀(미도시)을 형성한다.Subsequently, as shown in FIG. 2C, the
그리고 상기 스토리지노드 콘택홀(미도시)이 매립되도록 폴리실리콘(130)을 증착한 후 상기 제 2산화막(120')을 평탄화 정지막으로 하여 CMP 평탄화함으로써 상기 제 2산화막(120') 사이에 기둥모양의 폴리실리콘 구조물(130)을 형성한다.After depositing the
그 다음 도 2d에서 보는 바와 같이, 선택물질 제거 공정으로 상기 제 2산화막(120')을 세정(Cleaning)공정을 통하여 제거한다.Next, as shown in FIG. 2D, the
이때, 상기 제 2산화막(120')을 제거하기 위하여 진행하는 세정공정시 사용되는 케미컬이 상기 소자분리막(115)을 구성하는 제 1산화막까지 침투하여 상기 제 1산화막이 상기 제 2산화막(120') 제거시 함께 제거됨으로써 소자분리막(115)의 내부가 비게 된다.At this time, the chemical used in the cleaning process to remove the second oxide film 120 'penetrates into the first oxide film constituting the
따라서, 상기 소자분리막(115) 상에 형성된 폴리실리콘 구조물(130)은 세정공정시 제거되는 제 1산화막과 함께 제거된다.Therefore, the
즉, 실리콘 기판(110)의 활성 영역에 존재해야 할 폴리실리콘 구조물(130)이 소자분리막(115) 상에 형성되어 있어, 제 2산화막(120') 제거시에 제 1산화막으로 이루어진 소자분리막(115) 상에 형성된 폴리실리콘 구조물(130)도 함께 제거됨에 따라 미리 형성되기로 한 폴리실리콘 구조물(130) 4개 중 하나가 없어져 최종적으로 형성된 폴리실리콘 구조물(130)이 3개이다.That is, since the
이와 같이, 소자분리영역의 장축 임계치수가 작아질 시에 발생되는 결함(Defect)을 검출하기 위하여 원하는 물질인 산화막을 선택 제거하여, 즉, 상기 활성영역의 실리콘 기판(110) 상에 형성된 폴리실리콘 구조물(130)을 제외한 실리콘 기판(110) 상의 물질을 모두 제거함으로써, 반도체 소자의 결함을 검출할 수 있도록 하였다.As such, the polysilicon structure formed on the
도 3은 상기와 같은 공정으로 형성된 결과물을 위에서 내려다 본 도면으로 폴리실리콘 패턴의 유무로 결함이 발생했음을 알 수 있다.3 is a view looking down on the result formed by the above process can be seen that the defect occurred with or without the polysilicon pattern.
즉 도 3에서 보는 바와 같이, 상기 소자분리막(115) 상에 형성되었던 폴리실리콘 구조물(130)이 제 2산화막(120') 제거시 함께 제거되어 실리콘 기판(110)의 활성영역(A)에 하나의 폴리실리콘 구조물(130)이 형성되어야 할 자리에 공백(vacancy: D)이 발생하므로, 패턴이 없는 부분에 결함이 발생했음을 알 수 있 다.That is, as shown in FIG. 3, the
즉, 이를 통하여 패턴상 결함을 검출할 수 있는 것이다.
That is, the pattern defect can be detected through this.
이상 설명한 바와 같이, 본 발명에 따르면, 반도체 소자의 제조시 원하는 소정의 물질을 선택적으로 제거하고 패턴의 유무를 통하여 결함을 검출함으로써 반도체 소자의 제조 공정 이상 발생시 보다 빨리 후속 조치 및 대책을 세울 수 있는 이점이 있다.As described above, according to the present invention, by selectively removing a desired material during fabrication of a semiconductor device and detecting a defect through the presence or absence of a pattern, a follow-up and a countermeasure can be taken more quickly when a manufacturing process abnormality occurs in the semiconductor device. There is an advantage.
따라서, 공정상의 결함 원인에 대한 조치 및 대책을 보다 빨리 세워 신속하게 공정의 안정화 및 YIELD 향상을 가져올 수 있는 효과가 있다.Therefore, there is an effect that can quickly take measures and measures for the cause of defects in the process to bring about stabilization of the process and improvement of the YIELD.
Claims (3)
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
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