KR20060007159A - Method for fabricating dual gate dielectric in sonos device - Google Patents

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Abstract

본 발명은 셀영역과 주변회로영역에서 서로 다른 게이트유전체를 갖는 SONOS 소자의 제조 방법에 있어서, 상기 셀영역보다 상기 주변영역에서 상대적으로 두꺼운 두께를 갖는 제 1산화막을 반도체 기판 상에 형성하는 단계; 상기 제 1산화막 상에 질화막 및 제 2산화막을 차례로 형성하는 단계; 상기 주변회로영역의 상기 제 2산화막, 상기 질화막 및 상기 제 1산화막을 선택적으로 식각하여, 상기 주변회로영역의 상기 반도체 기판 표면을 노출시키는 단계; 상기 주변회로영역의 상기 반도체기판 표면이 노출된 결과물을 산화시켜 제 3산화막을 성장시키는 단계를 포함하는 반도체 소자 제조 방법을 제공한다.A method of manufacturing a SONOS device having different gate dielectrics in a cell region and a peripheral circuit region, the method comprising: forming a first oxide film on a semiconductor substrate having a relatively thicker thickness in the peripheral region than the cell region; Sequentially forming a nitride film and a second oxide film on the first oxide film; Selectively etching the second oxide film, the nitride film, and the first oxide film of the peripheral circuit region to expose a surface of the semiconductor substrate of the peripheral circuit region; And a step of oxidizing a result of exposing the surface of the semiconductor substrate in the peripheral circuit region to grow a third oxide film.

SONOS, 듀얼 게이트유전체, ONOSONOS, dual gate dielectric, ONO

Description

ＳＯＮＯＳ의 듀얼 게이트유전체 제조 방법 {METHOD FOR FABRICATING DUAL GATE DIELECTRIC IN SONOS DEVICE} SONOS dual gate dielectric manufacturing method {METHOD FOR FABRICATING DUAL GATE DIELECTRIC IN SONOS DEVICE}             

도 1a 내지 도 1e는 종래 기술에 따른 듀얼 게이트유전체 방법을 도시한 공정 단면도.1A to 1E are cross-sectional views of a dual gate dielectric method according to the prior art.

도 2a 내지 도 2j는 본 발명의 제 1실시예에 따른 듀얼 게이트유전체 제조 방법을 도시한 공정 단면도.2A to 2J are cross-sectional views illustrating a method of manufacturing a dual gate dielectric according to a first embodiment of the present invention.

도 3a 내지 도 3j는 본 발명의 제 2실시예에 따른 듀얼 게이트유전체 제조 방법을 도시한 공정 단면도.3A to 3J are cross-sectional views illustrating a method of manufacturing a dual gate dielectric according to a second embodiment of the present invention.

*도면의 주요 부분에 대한 부호의 설명* Explanation of symbols for the main parts of the drawings

21 : 반도체 기판 22 : 소자분리막21 semiconductor substrate 22 device isolation film

23 : 제 1산화막 23a : 제 3산화막 23: first oxide film 23a: third oxide film

24, 28 : 포토레지스트 25 : 제 2산화막 24, 28: photoresist 25: second oxide film

26 : 질화막 27 : 제 4산화막 26: nitride film 27: fourth oxide film

29 : 제 5산화막29: fifth oxide film

본 발명은 반도체소자 제조 공정에 관한 것으로, 더욱 상세하게는 SONOS 소자의 듀얼 게이트유전체 제조 방법에 관한 것이다.The present invention relates to a semiconductor device manufacturing process, and more particularly to a method for manufacturing a dual gate dielectric of a SONOS device.

메모리 반도체 중 최근에 많이 연구되고 있는 비휘발성 메모리인 SONOS (Silicon/Oxide/Nitride/Oxide/Silicon) 소자에서는, 듀얼 게이트유전체 공정이 적용되고 있다. 즉, 셀 트랜지스터는 게이트유전체로서 전하 트랩이 가능한 질화막을 포함한 ONO(Oxide/Nitride/Oxide) 박막이 적용되고, 주변회로를 구성하는 트랜지스터의 게이트유전체는 단일 실리콘산화막(SiO2)을 형성한다. In a SONOS (Silicon / Oxide / Nitride / Oxide / Silicon) device, a nonvolatile memory that has been studied a lot of memory semiconductors in recent years, a dual gate dielectric process is applied. That is, an ONO (Oxide / Nitride / Oxide) thin film including a nitride film capable of charge trapping is applied to the cell transistor, and the gate dielectric of the transistor constituting the peripheral circuit forms a single silicon oxide film (SiO 2 ).

도 1a 내지 도 1e는 종래 기술에 따른 듀얼 게이트유전체 제조 공정을 도시한 공정 단면도로서, 이를 참조하여 종래의 기술과 그 문제점을 살펴본다.1A to 1E are cross-sectional views illustrating a process of manufacturing a dual gate dielectric according to the prior art, and a description of the related art and its problems will be given with reference to the drawings.

도 1a에 도시된 바와 같이, 실리콘 기판과 같은 반도체 기판(11)에 국부적으로 소자분리막(12)을 형성한다. 소자분리막(12)은 LOCOS(Local Oxidation of Silicom) 방식 또는 STI(Shallow Trench Isolation) 방식을 적용한다. A 영역은 셀 영역이고, B 영역은 주변회로영역을 나타낸다. 반도체 기판 상에(11) 제 1산화막(13), 질화막(14), 제 2산화막(15)를 차례로 증착한다. 제 1산화막(13)은 셀 트랜지스터의 게이트유전체에서 다이렉트 터널링 산화막을 구성할 요소이므로, 제 1산화막은 20Å∼30Å의 두께로 매우 얇게 형성한다.As shown in FIG. 1A, a device isolation film 12 is locally formed on a semiconductor substrate 11 such as a silicon substrate. The device isolation layer 12 uses a LOCOS (Local Oxidation of Silicom) method or a STI (Shallow Trench Isolation) method. A region is a cell region and B region represents a peripheral circuit region. The first oxide film 13, the nitride film 14, and the second oxide film 15 are sequentially deposited on the semiconductor substrate 11. Since the first oxide film 13 constitutes a direct tunneling oxide film in the gate dielectric of the cell transistor, the first oxide film 13 is formed very thin with a thickness of 20 kPa to 30 kPa.

도 1b에 도시된 바와 같이, 셀영역(A)의 제 2산화막(15) 상에 포토레지트스(16) 패턴을 형성하여 셀영역(A)은 마스킹하고, 주변회로영역(B)은 노출시킨다. 포토레지스트 패턴(16)은 주변회로영역(B)에서 제 2산화막(15), 질화막(14) 및 제 1산화막(13)을 식각하기 위한 식각마스크이다. As shown in FIG. 1B, the photoresist 16 pattern is formed on the second oxide film 15 of the cell region A to mask the cell region A and expose the peripheral circuit region B. . The photoresist pattern 16 is an etching mask for etching the second oxide film 15, the nitride film 14, and the first oxide film 13 in the peripheral circuit region B.

도 1c에 도시된 바와 같이, 포토레지스트 패턴(16)을 식각마스크로하여 제 2산화막(15), 질화막(14) 및 제 1산화막(13)을 식각한다. As illustrated in FIG. 1C, the second oxide film 15, the nitride film 14, and the first oxide film 13 are etched using the photoresist pattern 16 as an etching mask.

도 1d에 도시된 바와 같이, 셀영역(A)의 포토레지스트 패턴(16)을 제거하고, 세정 과정을 실시한다.As shown in FIG. 1D, the photoresist pattern 16 of the cell region A is removed and a cleaning process is performed.

도 1e에 도시된 바와 같이, 산화공정에 의해 주변회로 트랜지스터의 게이트유전체를 구성할 제 3산화막(17)을 성장시킨다. 이 때, 셀영역(A)의 제 2산화막(15) 상부에도 산화 공정에 의한 산화막이 소정두께로 성장된다. As shown in Fig. 1E, a third oxide film 17 constituting the gate dielectric of the peripheral circuit transistor is grown by an oxidation process. At this time, the oxide film by the oxidation process is also grown on the upper part of the second oxide film 15 in the cell region A to a predetermined thickness.

이와 같은, SONOS 소자에서는 셀영역에 ONO(산화막/질화막/산화막)박막이 그리고, 주변회로영역에서 단일 산화막으로 각각 게이트유전체가 적용된다. In such a SONOS device, an ONO (oxide / nitride / oxide) thin film is applied to a cell region, and a gate dielectric is applied as a single oxide film in a peripheral circuit region, respectively.

전술한 바와 같이, 종래 기술에 따른 듀얼 게이트유전체를 형성함에 있어서, ONO 유전체를 부분 식각 후 다시 산화하여 듀얼 게이트 산화막을 형성하는 방법은 가장 일반적이라 할 수 있다. As described above, in forming the dual gate dielectric according to the related art, the method of forming the dual gate oxide film by partially oxidizing the ONO dielectric and then oxidizing it again may be said to be the most common.

그러나, ONO 유전체의 하부 산화막인 다이렉트 터널링 산화막의 두께가 20Å∼30Å으로 매우 얇기 때문에, 바로 위에 질화막 증착시 사용하는 NH3 반응기체 중의 질소가 다이렉트 터널링 산화막을 뚫고 반도체 기판과의 계면에 파일-업(pile- up)되어 Si-N-(O) 결합물을 형성한다. However, since the thickness of the direct tunneling oxide film, which is the lower oxide film of the ONO dielectric, is very thin, from 20 kPa to 30 kPa, the nitrogen in the NH 3 reactor used for the deposition of nitride film directly penetrates the direct tunneling oxide film and piles up at the interface with the semiconductor substrate. (pile-up) to form a Si-N- (O) bond.

그리고, Si-N-(O) 결합물은 후속 부분 식각시 주변회로영역의 기판 표면에서완전히 제거가 되지 않는 문제가 발생할 수도 있다. 이렇게 주변회로영역에 완전히 제거되지 않고 남아 있는 Si-N-(O) 결합들은 후속 제 2산화막 형성시 불균일한 SiO2막을 형성시킴은 물론 TDDB (Time-dependent-dielectric-breakdown) 및 문턱전압(Vt), transconductance(Gm), On current(Ion)과 같은 트랜지스터 특성을 열화시키는 원인이 되기 때문에 정확하고 빠른 주변회로영역 소자를 구현할 수 없다. In addition, the Si-N- (O) combination may not be completely removed from the substrate surface of the peripheral circuit region during subsequent etching. Such Si-N- (O) bonds that are not completely removed in the peripheral circuit region not only form a non-uniform SiO 2 film in the subsequent formation of the second oxide layer, but also time-dependent-dielectric-breakdown (TDDB) and threshold voltage (Vt) ), it is not possible to realize accurate and fast peripheral circuit area device because it causes deterioration of transistor characteristics such as transconductance (Gm) and on current (Ion).

본 발명은 상기한 종래 기술의 문제점을 해결하기 위해 제안된 것으로, 듀얼 게이트유전체 공정시에 주변회로 트랜지스터의 게이트유전체를 순수한 산화막으로 형성하여, 소자의 신뢰성을 향상시킨 SONOS 소자의 듀얼 게이트유전체 제조 방법을제공하는 데 그 목적이 있다.
SUMMARY OF THE INVENTION The present invention has been proposed to solve the above-mentioned problems of the prior art, and a method of manufacturing a dual gate dielectric of a SONOS device in which a gate dielectric of a peripheral circuit transistor is formed of a pure oxide film in a dual gate dielectric process to improve device reliability. The purpose is to provide.

상기 목적을 달성하기 위한 본 발명은 셀영역과 주변회로영역에서 서로 다른 게이트유전체를 갖는 SONOS 소자의 제조 방법에 있어서, 상기 셀영역보다 상기 주변영역에서 상대적으로 두꺼운 두께를 갖는 제 1산화막을 반도체 기판 상에 형성하는 단계, 상기 제1산화막 상에 질화막 및 제 2산화막을 차례로 형성하는 단계, 상 기 주변회로영역의 상기 제 2산화막, 상기 질화막 및 상기 제 1산화막을 선택적으로 식각하여, 상기 주변회로영역의 상기 반도체 기판 표면을 노출시키는 단계, 상기 주변회로영역의 상기 반도체 기판 표면이 노출된 결과물을 산화시켜 제 3산화막을 성장시키는 단계를 포함하는 반도체 소자 제조 방법을 제공한다.According to an aspect of the present invention, there is provided a method of manufacturing a SONOS device having a different gate dielectric in a cell region and a peripheral circuit region, the semiconductor substrate comprising a first oxide film having a relatively thicker thickness in the peripheral region than the cell region. Forming a nitride film and a second oxide film on the first oxide film in order, selectively etching the second oxide film, the nitride film, and the first oxide film in the peripheral circuit region, thereby forming the peripheral circuit. Exposing the surface of the semiconductor substrate in a region, and oxidizing a result of the surface of the semiconductor substrate in the peripheral circuit region to grow a third oxide film.

이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.Hereinafter, the most preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings so that those skilled in the art may easily implement the technical idea of the present invention. .

도 2a 내지 도 2j는 본 발명의 제 1실시예에 따른 SONOS 소자의 듀얼 게이트유전체 제조 공정을 도시한 단면도이다.2A to 2J are cross-sectional views illustrating a process of manufacturing a dual gate dielectric of a SONOS device according to a first embodiment of the present invention.

도 2a에 도시된 바와 같이, 반도체 기판(21)에 국부적으로 소자 분리막(22)을 형성한다. 소자 분리막(22)은 LOCOS 방식 또는 STI 방식을 적용한다.As shown in FIG. 2A, the device isolation layer 22 is locally formed on the semiconductor substrate 21. The device isolation layer 22 uses a LOCOS method or an STI method.

도면에 도시된 'A'영역은 셀영역을 나타내고, 'B'영역은 주변회로영역을 나타낸다. 반도체 기판(21)상에 제 1산화막(23)을 형성한다. 이 때, 제 1산화막(23)은 열 공정 또는 CVD에 의해 성장된 SiO2이다.The area 'A' shown in the drawing represents a cell area, and the area 'B' represents a peripheral circuit area. The first oxide film 23 is formed on the semiconductor substrate 21. At this time, the first oxide film 23 is SiO 2 grown by a thermal process or CVD.

이어서, 도 2b에 도시된 바와 같이, 포토레지스트 패턴(24)을 형성하여 셀 영역(A)을 오픈시킨다.Subsequently, as shown in FIG. 2B, the photoresist pattern 24 is formed to open the cell region A. FIG.

도 2c에 도시된 바와 같이, 포토레지스트 패턴(24)을 식각마스크로 제 1산화막(23)을 식각하여 주변회로영역(B)에서만 제 1산화막(23)이 남도록 패터닝한다. 제 1산화막(23)을 식각할 때에는 건식 식각 또는 습식 식각을 적용할 수 있으며, 습식 식각시에 사용되는 케미컬은 HF 또는 BOE(Buffered Oxide Etchant)등이 있다. As shown in FIG. 2C, the first oxide layer 23 is etched using the photoresist pattern 24 as an etch mask to pattern the first oxide layer 23 only in the peripheral circuit region B. FIG. When the first oxide layer 23 is etched, dry etching or wet etching may be applied, and chemicals used during wet etching may include HF or BOE (Buffered Oxide Etchant).

도 2d에 도시된 바와 같이, 제 1산화막(23) 상의 포토레지스트 패턴(24)을 제거한 후, 세정 공정을 실시한다.As shown in FIG. 2D, after the photoresist pattern 24 on the first oxide film 23 is removed, a cleaning process is performed.

도 2e에 도시된 바와 같이, 반도체 기판(21) 전면에 열 산화 공정을 실시하여 셀영역(A)에는 제 2산화막(25), 주변회로영역(B)에는 제 1산화막의 두께가 성장한 제 3산화막(23a)을 형성한다.As shown in FIG. 2E, a third layer having a thickness of a first oxide film grown in the cell region A and a second oxide film 25 in the cell region A by performing a thermal oxidation process on the entire surface of the semiconductor substrate 21. An oxide film 23a is formed.

셀영역(A)에 형성된 제 2산화막(25)은 10Å∼30Å 두께를 갖고, 제 1산화막의 두께가 성장한 제 3산화막(23a)은 40Å∼100Å의 두께로 상대적으로 두꺼운 두께를 갖는다. 이 때, 제 2산화막은 열 산화에 의해 성장된 실리콘산화막(SiO2)이다.The second oxide film 25 formed in the cell region A has a thickness of 10 kPa to 30 kPa, and the third oxide film 23a in which the thickness of the first oxide film is grown has a relatively thick thickness of 40 kPa to 100 kPa. At this time, the second oxide film is a silicon oxide film (SiO 2 ) grown by thermal oxidation.

도 2f에 도시된 바와 같이, 결과물 전면에 질화막(26), 제 4산화막(27)을 차례로 증착한다. 이 때, 질화막(26)은 실리콘질화막(Si3N4)을 주로 사용한다. 질화막(26)은 금속산화막에 Si 또는 N이 포함된 금속실리케이트, 질화금속실리케이트를 사용할 수 있다. 또한, Al과 N으로 이루어진 막, Si,C,N 또는 Si,C,N,O으로 구성된 막을 사용할 수 있다.As shown in FIG. 2F, a nitride film 26 and a fourth oxide film 27 are sequentially deposited on the entire surface of the resultant product. At this time, the nitride film 26 mainly uses a silicon nitride film (Si 3 N 4 ). The nitride film 26 may be a metal silicate or metal nitride silicate containing Si or N in the metal oxide film. Further, a film made of Al and N, a film made of Si, C, N or Si, C, N, O can be used.

질화막(26)의 형성시 사용되는 반응기체에서 질소 성분이 존재하는바, 본 발명에서는 주변회로영역(B)에 두껍게 산화막이 형성되어 있으므로 반도체 기판 표면에 질소가 파일-업되지 않는다.Since a nitrogen component is present in the reactor used to form the nitride film 26, in the present invention, since the oxide film is formed in the peripheral circuit region B thickly, nitrogen is not piled up on the surface of the semiconductor substrate.

도 2g에 도시된 바와 같이, 제 4산화막(27) 상에 포토레지스트 패턴(28)을 형성하여 셀영역(A)을 마스킹하고, 주변회로영역(B)을 오픈시킨다.As shown in FIG. 2G, the photoresist pattern 28 is formed on the fourth oxide film 27 to mask the cell region A and open the peripheral circuit region B. FIG.

도 2h에 도시된 바와 같이, 포토레지스트 패턴(28)을 식각마스크로 주변회로영역(B)의 제 4산화막(27), 질화막(26) 및 제 3산화막(23a)을 식각한다. 이 때의 식각은 건식 식각 또는/및 습식 식각을 적용할 수 있으며, 식각에 의해 드러나는 반도체 기판 표면에는 Si-N-(O) 결합물이 존재하지 않는 깨끗한 표면을 얻을 수 있다.As shown in FIG. 2H, the fourth oxide film 27, the nitride film 26, and the third oxide film 23a of the peripheral circuit region B are etched using the photoresist pattern 28 as an etching mask. In this case, dry etching may be performed by dry etching and / or wet etching, and the surface of the semiconductor substrate exposed by the etching may obtain a clean surface in which no Si—N— (O) bond is present.

도 2i에 도시된 바와 같이, 제 3산화막(27)상의 포토레지스트 패턴(28)을 제거하고, 세정 공정을 실시한다.As shown in FIG. 2I, the photoresist pattern 28 on the third oxide film 27 is removed and a cleaning process is performed.

도 2j에 도시된 바와 같이, 열 산화 공정을 실시하여 셀영역(A), 주변회로영역(B)에 제 5산화막(29)을 성장시킨다. 셀영역(A)의 제 4산화막(27) 상부는 물론 주변회로영역의 반도체 기판(21) 표면에 일정 두께의 제 5산화막(29)이 형성된다. 주변회로영역(B)에서 성장된 제 5산화막(29)은 순수한 SiO2 박막으로서, 주변회로 트랜지스터의 게이트유전체로서 기능한다.As shown in FIG. 2J, the fifth oxide film 29 is grown in the cell region A and the peripheral circuit region B by performing a thermal oxidation process. A fifth oxide film 29 having a predetermined thickness is formed not only on the fourth oxide film 27 in the cell region A but also on the surface of the semiconductor substrate 21 in the peripheral circuit region. The fifth oxide film 29 grown in the peripheral circuit region B is a pure SiO 2 thin film and functions as a gate dielectric of the peripheral circuit transistor.

전술한 바와 같이 이루어지는 본 발명에 의해 주변회로영역(B)에 순수한 실리콘산화막(pure SiO2)을 형성할 수 있다.According to the present invention as described above, a pure silicon oxide film (pure SiO 2 ) can be formed in the peripheral circuit region (B).

도 3a 내지 도 3j는 본 발명의 제 2실시예에 따른 SONOS 소자의 듀얼 게이트유전체 제조 공정을 도시한 단면도이다.3A to 3J are cross-sectional views illustrating a process of manufacturing a dual gate dielectric of a SONOS device according to a second embodiment of the present invention.

도 3a에 도시된 바와 같이, 반도체 기판(31)에 국부적으로 소자 분리막(32)을 형성한다. 소자 분리막(32)은 LOCOS 방식 또는 STI 방식을 적용한다. 도면에 도 시된 'A'영역은 셀영역을 나타내고, 'B' 영역은 주변회로영역을 나타낸다. As shown in FIG. 3A, the device isolation layer 32 is locally formed on the semiconductor substrate 31. The device isolation layer 32 employs a LOCOS method or an STI method. A region 'A' shown in the drawing represents a cell region, and a 'B' region represents a peripheral circuit region.

반도체 기판(31)상에 이온주입시 기판 손상 방지를 위한 제 1산화막(33)을 증착한다. 이어서, 주변회로영역(B)에 포토레지스트 패턴(34)을 증착하여 셀 영역(A)은 오픈시킨다.The first oxide layer 33 is deposited to prevent damage to the substrate when implanting ions onto the semiconductor substrate 31. Subsequently, the photoresist pattern 34 is deposited in the peripheral circuit region B to open the cell region A. FIG.

도 3b에 도시된 바와 같이, 셀 영역(A)의 반도체 기판(31) 표면 하부에만 질소이온을 주입한다. 이 때, 질소의 주입양은 5x1013∼5x1014/cm2이며, 그 주입에너지는 3keV∼10keV이다. As shown in FIG. 3B, nitrogen ions are implanted only under the surface of the semiconductor substrate 31 in the cell region A. At this time, the injection amount of nitrogen is 5x10 13 to 5x10 14 / cm 2 , and the injection energy is 3keV to 10keV.

도 3c에 도시된 바와 같이, 주변회로영역(B)의 포토레지스트 패턴(34)를 제거하고 세정 공정을 실시한다.As shown in FIG. 3C, the photoresist pattern 34 of the peripheral circuit region B is removed and a cleaning process is performed.

도 3d에 도시된 바와 같이, 습식 식각을 이용하여 반도체 기판(31) 상의 제 1산화막(33)을 제거한다.As shown in FIG. 3D, the first oxide layer 33 on the semiconductor substrate 31 is removed using wet etching.

도 3e에 도시된 바와 같이, 반도체 기판(31) 전면에 산화 공정을 실시한다. 이 때, 질소이온이 주입된 셀영역(A)의 반도체 기판(31)에서는 얇은 제 2산화막(34a)이 성장되고, 주변회로영역(B)의 기판상에는 상대적으로 두꺼운 제 2산화막(34b)가 형성된다.As shown in FIG. 3E, an oxidation process is performed on the entire surface of the semiconductor substrate 31. At this time, a thin second oxide film 34a is grown on the semiconductor substrate 31 of the cell region A in which nitrogen ions are implanted, and a relatively thick second oxide film 34b is formed on the substrate of the peripheral circuit region B. Is formed.

셀영역(A)의 제 2산화막(34a)은 10Å∼30Å 두께를 갖고, 주변회로영역(B)의 제 2산화막(34b)은 40Å∼100Å의 두께로 상대적으로 두꺼운 두께를 갖는다. The second oxide film 34a of the cell region A has a thickness of 10 kV to 30 kV, and the second oxide film 34b of the peripheral circuit area B has a relatively thick thickness of 40 kV to 100 kV.

도 3f에 도시된 바와 같이, 제 2산화막(34a, 34b)상에 질화막(35), 제 3산화막(36)을 차례로 증착한다. 이 때, 실리콘질화막(36)은 Si과 N으로 이루어진 Si3N4 질화막을 주로 이용한다. 질화막(35)은 금속산화막에 Si 또는 N이 포함된 금속실리케이트, 질화금속실리케이트를 사용할 수 있다. As shown in FIG. 3F, the nitride film 35 and the third oxide film 36 are sequentially deposited on the second oxide films 34a and 34b. At this time, the silicon nitride film 36 mainly uses a Si 3 N 4 nitride film made of Si and N. The nitride film 35 may use metal silicate or metal nitride silicate containing Si or N in the metal oxide film.

질화막(35)의 형성시 사용되는 반응기체에서 질소 성분이 존재하는바, 본 발명에서는 주변회로영역(B)에 두껍게 산화막이 형성되어 있으므로 반도체 기판 표면에 질소가 파일-업되지 않는다.Since a nitrogen component is present in the reactor used to form the nitride film 35, in the present invention, since a thick oxide film is formed in the peripheral circuit region B, nitrogen is not piled up on the surface of the semiconductor substrate.

도 3g에 도시된 바와 같이, 셀 영역(A)의 제 3산화막(36) 상에 포토레지스트 패턴(37)을 형성하여 주변회로영역(b)을 오픈시킨다.As shown in FIG. 3G, the photoresist pattern 37 is formed on the third oxide film 36 of the cell region A to open the peripheral circuit region b.

도 3h에 도시된 바와 같이, 포토레지스트 패턴(37)을 식각마스크로 주변회로영역(B)의 제 3산화막(36), 질화막(35), 제 2산화막(34b)을 선택적으로 식각한다. 이 때의 식각은 건식 식각 또는/및 습식 식각을 적용할 수 있으며, 식각에 의해 드러나는 반도체 기판 표면에는 Si-N-(O) 결합물이 존재하지 않는 깨끗한 표면을 얻을 수 있다.As shown in FIG. 3H, the third oxide layer 36, the nitride layer 35, and the second oxide layer 34b of the peripheral circuit region B are selectively etched using the photoresist pattern 37 as an etching mask. In this case, dry etching may be performed by dry etching and / or wet etching, and the surface of the semiconductor substrate exposed by the etching may obtain a clean surface in which no Si—N— (O) bond is present.

도 3i에 도시된 바와 같이, 제 3산화막(36) 상의 포토레지스트 패턴(37)을 제거하고 세정 공정을 실시한다.As shown in FIG. 3I, the photoresist pattern 37 on the third oxide film 36 is removed and a cleaning process is performed.

도 3j에 도시된 바와 같이, 산화 공정을 실시하여 셀영역(A), 주변회로영역(B)에 제 4산화막(38)을 성장시킨다. 셀영역(A)의 제 3산화막(36) 상부는 물론 주변회로영역(B)의 깨끗한 반도체 기판(31) 표면에 일정 두께의 제 4산화막(38)이 형성하게 된다. 주변회로영역(B)에서 성장된 제 4산화막(38)은 순수한 SiO2 박막으로서, 주변회로 트랜지스터의 게이트유전체로서 기능한다.As shown in FIG. 3J, the fourth oxide film 38 is grown in the cell region A and the peripheral circuit region B by performing an oxidation process. A fourth oxide film 38 having a predetermined thickness is formed not only on the third oxide film 36 in the cell region A but also on the surface of the clean semiconductor substrate 31 in the peripheral circuit region B. The fourth oxide film 38 grown in the peripheral circuit region B is a pure SiO 2 thin film and functions as a gate dielectric of the peripheral circuit transistor.

본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.Although the technical idea of the present invention has been described in detail according to the above preferred embodiment, it should be noted that the above-described embodiment is for the purpose of description and not of limitation. In addition, those skilled in the art will understand that various embodiments are possible within the scope of the technical idea of the present invention.

상술한 본 발명은 질화막을 형성하기 전에 주변회로영역에 상대적으로 두꺼운 산화막을 형성하여 질화막 증착시 질소이온이 주변회로영역의 반도체 기판 표면에 쌓이는 것을 방지한다. 이에 의한 주변회로영역의 반도체 기판에 순수한 SiO2 게이트유전체 형성이 가능하다.The present invention described above forms a relatively thick oxide film in the peripheral circuit region prior to forming the nitride film to prevent nitrogen ions from accumulating on the semiconductor substrate surface of the peripheral circuit region when the nitride film is deposited. As a result, a pure SiO 2 gate dielectric can be formed on the semiconductor substrate in the peripheral circuit region.

따라서, 신뢰도 및 스피드가 매우 우수한 SONOS 소자를 구현할 수 있다.Therefore, the SONOS device having excellent reliability and speed can be realized.

Claims (9)

셀영역과 주변회로영역에서 서로 다른 게이트유전체를 갖는 SONOS 소자의 제조 방법에 있어서,In the manufacturing method of the SONOS device having a different gate dielectric in the cell region and the peripheral circuit region, 상기 셀영역보다 상기 주변영역에서 상대적으로 두꺼운 두께를 갖는 제 1산화막을 반도체기판 상에 형성하는 단계;Forming a first oxide film on the semiconductor substrate, the first oxide layer having a thickness relatively thicker in the peripheral region than the cell region; 상기 제 1산화막 상에 질화막 및 제 2산화막을 차례로 형성하는 단계;Sequentially forming a nitride film and a second oxide film on the first oxide film; 상기 주변회로영역의 상기 제 2산화막, 상기 질화막 및 상기 제 1산화막을 선택적으로 식각하여, 상기 주변회로영역의 상기 반도체기판 표면을 노출시키는 단계;Selectively etching the second oxide film, the nitride film, and the first oxide film of the peripheral circuit region to expose a surface of the semiconductor substrate of the peripheral circuit region; 상기 주변회로영역의 상기 반도체기판 표면이 노출된 결과물을 산화시켜 제 3산화막을 성장시키는 단계Growing a third oxide film by oxidizing a result of exposing the surface of the semiconductor substrate in the peripheral circuit region; 를 포함하는 SONOS 소자의 듀얼 게이트유전체 제조 방법.Dual gate dielectric manufacturing method of a SONOS device comprising a. 제 1항에 있어서,The method of claim 1, 상기 셀영역보다 상기 주변영역에서 상대적으로 두꺼운 두께를 갖는 제 1산화막을 반도체기판 상에 형성하는 단계는,Forming a first oxide film on the semiconductor substrate having a thickness relatively thicker in the peripheral region than the cell region, 상기 주변회로영역의 반도체기판 상에 선택적으로 제 1-1산화막을 형성하는 단계; 및Selectively forming a 1-1 oxide film on the semiconductor substrate in the peripheral circuit region; And 상기 제 1-1산화막이 형성된 결과물을 열산화시켜 상기 셀영역의 반도체기판 표면 상부와 상기 주변회로영역의 상기 제 1-1산화막 상에 제 1-2산화막을 성장시키는 단계를 포함하는 SONOS 소자의 듀얼 게이트유전체 제조 방법Thermally oxidizing the product on which the first oxide film is formed to grow a second oxide film on an upper surface of the semiconductor substrate of the cell region and on the first oxide film of the peripheral circuit region. Dual Gate Dielectric Manufacturing Method 제 1항에 있어서,The method of claim 1, 상기 셀영역보다 상기 주변영역에서 상대적으로 두꺼운 두께를 갖는 제 1산화막을 반도체 기판 상에 형성하는 단계는,Forming a first oxide film on the semiconductor substrate having a thickness relatively thicker in the peripheral region than the cell region, 상기 샐영역의 반도체 기판 표면 하부에 선택적으로 질소 이온을 주입하는 단계;Selectively implanting nitrogen ions into a surface of the semiconductor substrate in the sal region; 상기 질소이온이 주입된 결과물을 산화시켜 상기 셀영역 및 상기 주변회로영역의 반도체 기판 표면 상에 서로 다른 두께의 상기 제 1산화막을 성장시키는 단계Oxidizing the resultant in which the nitrogen ions are implanted to grow the first oxide layer having a different thickness on the semiconductor substrate surface of the cell region and the peripheral circuit region. 를 포함하는 SONOS 소자의 듀얼 게이트유전체 제조 방법Dual gate dielectric manufacturing method of a SONOS device comprising a 제 1항 내지 제 3항 중 어느 한 항에 있어서,The method according to any one of claims 1 to 3, 상기 제 1산화막은 상기 셀영역에서 10Å∼30Å의 두께를 갖고, 상기 주변회로영역에서 40Å∼100Å를 갖는 SONOS 소자의 듀얼 게이트유전체 제조 방법The first oxide film has a thickness of 10 kHz to 30 kHz in the cell region and 40 to 100 kHz in the peripheral circuit region. 제 1항 내지 제 3항 중 어느 한 항에 있어서,The method according to any one of claims 1 to 3, 상기 반도체 기판을 실리콘기판이며, 상기 제 1산화막 및 상기 제 3산화막은 SiO2 인 SONOS 소자의 듀얼 게이트유전체 제조 방법The semiconductor substrate is a silicon substrate, and the first oxide film and the third oxide film is SiO 2 A method for manufacturing a dual gate dielectric of a SONOS device. 제 3항에 있어서,The method of claim 3, wherein 상기 질소이온 주입시 상기 반도체기판의 손상을 방지하기 위하여 스크린산화막을 사용하는 SONOS 소자의 듀얼 게이트유전체 제조 방법Method of manufacturing a dual gate dielectric of a SONOS device using a screen oxide to prevent damage to the semiconductor substrate when the nitrogen ion is injected 제 6항에 있어서,The method of claim 6, 상기 질소이온 주입시에 5x1013∼5x1014/cm2의 이온주입량 및 3keV∼10keV의 이온주입에너지를 사용하는 SONOS 소자의 듀얼 게이트유전체 제조 방법Method for producing dual gate dielectric of SONOS device using ion implantation amount of 5x10 13 ~ 5x10 14 / cm 2 and ion implantation energy of 3keV ~ 10keV at the time of nitrogen ion implantation 제 1항 내지 제 3항 중 어느 한 항에 있어서,The method according to any one of claims 1 to 3, 상기 주변회로영역의 상기 제 2산화막, 상기 질화막 및 상기 제 1산화막을 선택적으로 식각할 때, 건식 또는/및 습식 식각을 사용하는 SONOS 소자의 듀얼 게이트유전체 제조 방법A method of manufacturing a dual gate dielectric of a SONOS device using dry or / and wet etching when selectively etching the second oxide film, the nitride film, and the first oxide film in the peripheral circuit region. 제 1항 내지 제 3항 중 어느 한 항에 있어서,The method according to any one of claims 1 to 3, 상기 질화막은 실리콘질화막 또는 금속산화막에 Si 또는 N이 포함된 금속실리케이트 또는 질화금속실리케이트인 SONOS 소자의 듀얼 게이트유전체 제조 방법The nitride film is a method of manufacturing a dual gate dielectric of a SONOS device, which is a metal silicate or metal nitride silicate containing Si or N in a silicon nitride film or a metal oxide film.
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