KR100599433B1 - Method for fabricating dual gate dielectric in sonos device - Google Patents
Method for fabricating dual gate dielectric in sonos device Download PDFInfo
- Publication number
- KR100599433B1 KR100599433B1 KR1020040055916A KR20040055916A KR100599433B1 KR 100599433 B1 KR100599433 B1 KR 100599433B1 KR 1020040055916 A KR1020040055916 A KR 1020040055916A KR 20040055916 A KR20040055916 A KR 20040055916A KR 100599433 B1 KR100599433 B1 KR 100599433B1
- Authority
- KR
- South Korea
- Prior art keywords
- oxide film
- peripheral circuit
- semiconductor substrate
- circuit region
- gate dielectric
- Prior art date
Links
- 238000000034 method Methods 0.000 title claims abstract description 36
- 230000009977 dual effect Effects 0.000 title claims abstract description 20
- 230000002093 peripheral effect Effects 0.000 claims abstract description 71
- 239000000758 substrate Substances 0.000 claims abstract description 50
- 239000004065 semiconductor Substances 0.000 claims abstract description 47
- 150000004767 nitrides Chemical class 0.000 claims abstract description 33
- 238000004519 manufacturing process Methods 0.000 claims abstract description 21
- 238000005530 etching Methods 0.000 claims abstract description 14
- 230000001590 oxidative effect Effects 0.000 claims abstract description 12
- IJGRMHOSHXDMSA-UHFFFAOYSA-N nitrogen Substances N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 claims description 21
- 229910052757 nitrogen Inorganic materials 0.000 claims description 20
- 229910052710 silicon Inorganic materials 0.000 claims description 10
- 229910004298 SiO 2 Inorganic materials 0.000 claims description 9
- -1 nitrogen ions Chemical class 0.000 claims description 8
- 238000001312 dry etching Methods 0.000 claims description 6
- 238000001039 wet etching Methods 0.000 claims description 6
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 4
- 239000010703 silicon Substances 0.000 claims description 4
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 3
- 239000002184 metal Substances 0.000 claims description 3
- 229910044991 metal oxide Inorganic materials 0.000 claims description 3
- 150000004706 metal oxides Chemical class 0.000 claims description 3
- 229910052914 metal silicate Inorganic materials 0.000 claims description 3
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 3
- 238000005468 ion implantation Methods 0.000 claims 4
- 239000003989 dielectric material Substances 0.000 abstract 2
- 239000010408 film Substances 0.000 description 109
- 229920002120 photoresistant polymer Polymers 0.000 description 16
- 238000002955 isolation Methods 0.000 description 8
- 230000003647 oxidation Effects 0.000 description 8
- 238000007254 oxidation reaction Methods 0.000 description 8
- 238000004140 cleaning Methods 0.000 description 5
- 239000010409 thin film Substances 0.000 description 4
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 3
- 229910052814 silicon oxide Inorganic materials 0.000 description 3
- 230000005641 tunneling Effects 0.000 description 3
- 229910052799 carbon Inorganic materials 0.000 description 2
- 230000006870 function Effects 0.000 description 2
- 238000002347 injection Methods 0.000 description 2
- 239000007924 injection Substances 0.000 description 2
- 150000002500 ions Chemical class 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3105—After-treatment
- H01L21/31051—Planarisation of the insulating layers
- H01L21/31053—Planarisation of the insulating layers involving a dielectric removal step
- H01L21/31055—Planarisation of the insulating layers involving a dielectric removal step the removal being a chemical etching step, e.g. dry etching
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8232—Field-effect technology
- H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
- H01L21/823437—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B43/00—EEPROM devices comprising charge-trapping gate insulators
- H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B43/00—EEPROM devices comprising charge-trapping gate insulators
- H10B43/40—EEPROM devices comprising charge-trapping gate insulators characterised by the peripheral circuit region
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Physics & Mathematics (AREA)
- Power Engineering (AREA)
- Chemical & Material Sciences (AREA)
- Chemical Kinetics & Catalysis (AREA)
- General Chemical & Material Sciences (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Non-Volatile Memory (AREA)
Abstract
본 발명은 셀영역과 주변회로영역에서 서로 다른 게이트유전체를 갖는 SONOS 소자의 제조 방법에 있어서, 셀영역과 주변회로영역에서 서로 다른 게이트유전체를 갖는 SONOS 소자의 제조 방법에 있어서, 상기 주변회로영역의 반도체 기판 상에 제1-1산화막을 형성하고, 상기 제1-1산화막을 열산화하여 상기 반도체 기판의 전면에 제1-2산화막을 성장시킨 후, 상기 제1-1산화막과 상기 제1-2산화막의 적층 구조를 이루면서 상기 셀영역보다 상기 주변회로영역에서 상대적으로 더 두꺼운 두께를 갖는 제1산화막을 형성하는 단계; 상기 셀영역보다 상기 주변회로영역에서 상대적으로 더 두꺼운 두께를 갖는 상기 제1산화막 상에 질화막 및 제2산화막을 차례로 형성하는 단계; 상기 주변회로영역의 상기 제 2산화막, 상기 질화막 및 상기 제 1산화막을 선택적으로 식각하여, 상기 주변회로영역의 상기 반도체 기판 표면을 노출시키는 단계; 및 상기 주변회로영역의 상기 반도체기판 표면이 노출된 결과물을 산화시켜 제 3산화막을 성장시키는 단계를 포함한다.The present invention relates to a method for manufacturing a SONOS device having different gate dielectrics in a cell region and a peripheral circuit region, and to a method for manufacturing a SONOS device having different gate dielectrics in a cell region and a peripheral circuit region. After forming the 1-1 oxide film on the semiconductor substrate, thermally oxidizing the 1-1 oxide film to grow the 1-2 oxide film on the entire surface of the semiconductor substrate, and then the 1-1-oxide film and the first-first oxide film. Forming a first oxide film having a thickness relatively thicker in the peripheral circuit area than the cell area while forming a stacked structure of a second oxide film; Sequentially forming a nitride film and a second oxide film on the first oxide film having a thickness relatively thicker in the peripheral circuit area than the cell area; Selectively etching the second oxide film, the nitride film, and the first oxide film of the peripheral circuit region to expose a surface of the semiconductor substrate of the peripheral circuit region; And growing a third oxide film by oxidizing a result of exposing the surface of the semiconductor substrate in the peripheral circuit region.
SONOS, 듀얼 게이트유전체, ONOSONOS, dual gate dielectric, ONO
Description
도 1a 내지 도 1e는 종래 기술에 따른 듀얼 게이트유전체 방법을 도시한 공정 단면도.1A to 1E are cross-sectional views of a dual gate dielectric method according to the prior art.
도 2a 내지 도 2j는 본 발명의 제 1실시예에 따른 듀얼 게이트유전체 제조 방법을 도시한 공정 단면도.2A to 2J are cross-sectional views illustrating a method of manufacturing a dual gate dielectric according to a first embodiment of the present invention.
도 3a 내지 도 3j는 본 발명의 제 2실시예에 따른 듀얼 게이트유전체 제조 방법을 도시한 공정 단면도.3A to 3J are cross-sectional views illustrating a method of manufacturing a dual gate dielectric according to a second embodiment of the present invention.
*도면의 주요 부분에 대한 부호의 설명* Explanation of symbols for the main parts of the drawings
21 : 반도체 기판 22 : 소자분리막21
23 : 제 1산화막 23a : 제 3산화막 23:
24, 28 : 포토레지스트 25 : 제 2산화막 24, 28: photoresist 25: second oxide film
26 : 질화막 27 : 제 4산화막 26: nitride film 27: fourth oxide film
29 : 제 5산화막29: fifth oxide film
본 발명은 반도체소자 제조 공정에 관한 것으로, 더욱 상세하게는 SONOS 소자의 듀얼 게이트유전체 제조 방법에 관한 것이다.The present invention relates to a semiconductor device manufacturing process, and more particularly to a method for manufacturing a dual gate dielectric of a SONOS device.
메모리 반도체 중 최근에 많이 연구되고 있는 비휘발성 메모리인 SONOS (Silicon/Oxide/Nitride/Oxide/Silicon) 소자에서는, 듀얼 게이트유전체 공정이 적용되고 있다. 즉, 셀 트랜지스터는 게이트유전체로서 전하 트랩이 가능한 질화막을 포함한 ONO(Oxide/Nitride/Oxide) 박막이 적용되고, 주변회로를 구성하는 트랜지스터의 게이트유전체는 단일 실리콘산화막(SiO2)을 형성한다. In a SONOS (Silicon / Oxide / Nitride / Oxide / Silicon) device, a nonvolatile memory that has been studied a lot of memory semiconductors in recent years, a dual gate dielectric process is applied. That is, an ONO (Oxide / Nitride / Oxide) thin film including a nitride film capable of charge trapping is applied to the cell transistor, and the gate dielectric of the transistor constituting the peripheral circuit forms a single silicon oxide film (SiO 2 ).
도 1a 내지 도 1e는 종래 기술에 따른 듀얼 게이트유전체 제조 공정을 도시한 공정 단면도로서, 이를 참조하여 종래의 기술과 그 문제점을 살펴본다.1A to 1E are cross-sectional views illustrating a process of manufacturing a dual gate dielectric according to the prior art, and a description of the related art and its problems will be given with reference to the drawings.
도 1a에 도시된 바와 같이, 실리콘 기판과 같은 반도체 기판(11)에 국부적으로 소자분리막(12)을 형성한다. 소자분리막(12)은 LOCOS(Local Oxidation of Silicom) 방식 또는 STI(Shallow Trench Isolation) 방식을 적용한다. A 영역은 셀 영역이고, B 영역은 주변회로영역을 나타낸다. 반도체 기판 상에(11) 제 1산화막(13), 질화막(14), 제 2산화막(15)를 차례로 증착한다. 제 1산화막(13)은 셀 트랜지스터의 게이트유전체에서 다이렉트 터널링 산화막을 구성할 요소이므로, 제 1산화막은 20Å∼30Å의 두께로 매우 얇게 형성한다.As shown in FIG. 1A, a
도 1b에 도시된 바와 같이, 셀영역(A)의 제 2산화막(15) 상에 포토레지트스(16) 패턴을 형성하여 셀영역(A)은 마스킹하고, 주변회로영역(B)은 노출시킨다. 포토레지스트 패턴(16)은 주변회로영역(B)에서 제 2산화막(15), 질화막(14) 및 제 1산화막(13)을 식각하기 위한 식각마스크이다. As shown in FIG. 1B, the photoresist 16 pattern is formed on the
도 1c에 도시된 바와 같이, 포토레지스트 패턴(16)을 식각마스크로하여 제 2산화막(15), 질화막(14) 및 제 1산화막(13)을 식각한다. As illustrated in FIG. 1C, the
도 1d에 도시된 바와 같이, 셀영역(A)의 포토레지스트 패턴(16)을 제거하고, 세정 과정을 실시한다.As shown in FIG. 1D, the
도 1e에 도시된 바와 같이, 산화공정에 의해 주변회로 트랜지스터의 게이트유전체를 구성할 제 3산화막(17)을 성장시킨다. 이 때, 셀영역(A)의 제 2산화막(15) 상부에도 산화 공정에 의한 산화막이 소정두께로 성장된다. As shown in Fig. 1E, a
이와 같은, SONOS 소자에서는 셀영역에 ONO(산화막/질화막/산화막)박막이 그리고, 주변회로영역에서 단일 산화막으로 각각 게이트유전체가 적용된다. In such a SONOS device, an ONO (oxide / nitride / oxide) thin film is applied to a cell region, and a gate dielectric is applied as a single oxide film in a peripheral circuit region, respectively.
전술한 바와 같이, 종래 기술에 따른 듀얼 게이트유전체를 형성함에 있어서, ONO 유전체를 부분 식각 후 다시 산화하여 듀얼 게이트 산화막을 형성하는 방법은 가장 일반적이라 할 수 있다. As described above, in forming the dual gate dielectric according to the related art, the method of forming the dual gate oxide film by partially oxidizing the ONO dielectric and then oxidizing it again may be said to be the most common.
그러나, ONO 유전체의 하부 산화막인 다이렉트 터널링 산화막의 두께가 20Å∼30Å으로 매우 얇기 때문에, 바로 위에 질화막 증착시 사용하는 NH3 반응기체 중의 질소가 다이렉트 터널링 산화막을 뚫고 반도체 기판과의 계면에 파일-업(pile- up)되어 Si-N-(O) 결합물을 형성한다. However, since the thickness of the direct tunneling oxide film, which is the lower oxide film of the ONO dielectric, is very thin, from 20 kPa to 30 kPa, the nitrogen in the NH 3 reactor used for the deposition of nitride film directly penetrates the direct tunneling oxide film and piles up at the interface with the semiconductor substrate. (pile-up) to form a Si-N- (O) bond.
그리고, Si-N-(O) 결합물은 후속 부분 식각시 주변회로영역의 기판 표면에서완전히 제거가 되지 않는 문제가 발생할 수도 있다. 이렇게 주변회로영역에 완전히 제거되지 않고 남아 있는 Si-N-(O) 결합들은 후속 제 2산화막 형성시 불균일한 SiO2막을 형성시킴은 물론 TDDB (Time-dependent-dielectric-breakdown) 및 문턱전압(Vt), transconductance(Gm), On current(Ion)과 같은 트랜지스터 특성을 열화시키는 원인이 되기 때문에 정확하고 빠른 주변회로영역 소자를 구현할 수 없다. In addition, the Si-N- (O) combination may not be completely removed from the substrate surface of the peripheral circuit region during subsequent etching. Such Si-N- (O) bonds that are not completely removed in the peripheral circuit region not only form a non-uniform SiO 2 film in the subsequent formation of the second oxide layer, but also time-dependent-dielectric-breakdown (TDDB) and threshold voltage (Vt) ), it is not possible to realize accurate and fast peripheral circuit area device because it causes deterioration of transistor characteristics such as transconductance (Gm) and on current (Ion).
본 발명은 상기한 종래 기술의 문제점을 해결하기 위해 제안된 것으로, 듀얼 게이트유전체 공정시에 주변회로 트랜지스터의 게이트유전체를 순수한 산화막으로 형성하여, 소자의 신뢰성을 향상시킨 SONOS 소자의 듀얼 게이트유전체 제조 방법을 제공하는 데 그 목적이 있다. SUMMARY OF THE INVENTION The present invention has been proposed to solve the above-mentioned problems of the prior art, and a method of manufacturing a dual gate dielectric of a SONOS device in which a gate dielectric of a peripheral circuit transistor is formed of a pure oxide film in a dual gate dielectric process to improve device reliability The purpose is to provide.
상기 목적을 달성하기 위한 본 발명은 셀영역과 주변회로영역에서 서로 다른 게이트유전체를 갖는 SONOS 소자의 제조 방법에 있어서, 셀영역과 주변회로영역에서 서로 다른 게이트유전체를 갖는 SONOS 소자의 제조 방법에 있어서, 상기 주변회로영역의 반도체 기판 상에 제1-1산화막을 형성하고, 상기 제1-1산화막을 열산화하여 상기 반도체 기판의 전면에 제1-2산화막을 성장시킨 후, 상기 제1-1산화막과 상기 제1-2산화막의 적층 구조를 이루면서 상기 셀영역보다 상기 주변회로영역에서 상대적으로 더 두꺼운 두께를 갖는 제1산화막을 형성하는 단계, 상기 셀영역보다 상기 주변회로영역에서 상대적으로 더 두꺼운 두께를 갖는 상기 제1산화막 상에 질화막 및 제2산화막을 차례로 형성하는 단계, 상기 주변회로영역의 상기 제 2산화막, 상기 질화막 및 상기 제 1산화막을 선택적으로 식각하여, 상기 주변회로영역의 상기 반도체 기판 표면을 노출시키는 단계; 및 상기 주변회로영역의 상기 반도체기판 표면이 노출된 결과물을 산화시켜 제 3산화막을 성장시키는 단계를 포함한다.
또한, 셀영역과 주변회로영역에서 서로 다른 게이트유전체를 갖는 SONOS 소자의 제조 방법에 있어서, 상기 셀영역의 반도체 기판 표면 하부에 선택적으로 질소 이온을 주입하는 단계, 상기 반도체 기판의 표면을 산화시켜 상기 셀영역 및 상기 주변회로영역의 반도체 기판 표면 상에 서로 다른 두께의 상기 제 1산화막을 성장시키는 단계, 상기 셀영역보다 상기 주변회로영역에서 상대적으로 더 두꺼운 두께를 갖는 상기 제1산화막 상에 질화막 및 제2산화막을 차례로 형성하는 단계, 상기 주변회로영역의 상기 제 2산화막, 상기 질화막 및 상기 제 1산화막을 선택적으로 식각하여, 상기 주변회로영역의 상기 반도체 기판 표면을 노출시키는 단계, 및 상기 주변회로영역의 상기 반도체 기판 표면이 노출된 결과물을 산화시켜 제 3산화막을 성장시키는 단계를 포함한다.The present invention for achieving the above object is a method of manufacturing a SONOS device having a different gate dielectric in the cell region and the peripheral circuit region, the method of manufacturing a SONOS device having a different gate dielectric in the cell region and the peripheral circuit region Forming a first-first oxide film on the semiconductor substrate in the peripheral circuit region, thermally oxidizing the first-first oxide film, and growing a first-second oxide film on the entire surface of the semiconductor substrate; Forming a first oxide film having a thickness thicker in the peripheral circuit area than the cell area while forming a stacked structure of an oxide film and the 1-2 oxide film, wherein the first oxide film is relatively thicker in the peripheral circuit area than the cell area. Sequentially forming a nitride film and a second oxide film on the first oxide film having a thickness, wherein the second oxide film, the nitride film, and the first film of the peripheral circuit region are formed. Selectively etching an oxide film to expose a surface of the semiconductor substrate in the peripheral circuit region; And growing a third oxide film by oxidizing a result of exposing the surface of the semiconductor substrate in the peripheral circuit region.
In addition, in the method for manufacturing a SONOS device having a different gate dielectric in the cell region and the peripheral circuit region, selectively implanting nitrogen ions under the surface of the semiconductor substrate of the cell region, oxidizing the surface of the semiconductor substrate to Growing the first oxide film having a different thickness on the semiconductor substrate surface of the cell region and the peripheral circuit region, and forming a nitride film on the first oxide layer having a relatively thicker thickness in the peripheral circuit region than the cell region; Sequentially forming a second oxide film, selectively etching the second oxide film, the nitride film, and the first oxide film in the peripheral circuit region to expose a surface of the semiconductor substrate in the peripheral circuit region, and the peripheral circuit Oxidizing a result of exposing the surface of the semiconductor substrate in the region to grow a third oxide film. It should.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.Hereinafter, the preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings so that those skilled in the art may easily implement the technical idea of the present invention. .
도 2a 내지 도 2j는 본 발명의 제 1실시예에 따른 SONOS 소자의 듀얼 게이트유전체 제조 공정을 도시한 단면도이다.2A to 2J are cross-sectional views illustrating a process of manufacturing a dual gate dielectric of a SONOS device according to a first embodiment of the present invention.
도 2a에 도시된 바와 같이, 반도체 기판(21)에 국부적으로 소자 분리막(22)을 형성한다. 소자 분리막(22)은 LOCOS 방식 또는 STI 방식을 적용한다.As shown in FIG. 2A, the
도면에 도시된 'A'영역은 셀영역을 나타내고, 'B'영역은 주변회로영역을 나타낸다. 반도체 기판(21)상에 제 1산화막(23)을 형성한다. 이 때, 제 1산화막(23)은 열 공정 또는 CVD에 의해 성장된 SiO2이다.The area 'A' shown in the drawing represents a cell area, and the area 'B' represents a peripheral circuit area. The
이어서, 도 2b에 도시된 바와 같이, 포토레지스트 패턴(24)을 형성하여 셀 영역(A)을 오픈시킨다.Subsequently, as shown in FIG. 2B, the
도 2c에 도시된 바와 같이, 포토레지스트 패턴(24)을 식각마스크로 제 1산화막(23)을 식각하여 주변회로영역(B)에서만 제 1산화막(23)이 남도록 패터닝한다. 제 1산화막(23)을 식각할 때에는 건식 식각 또는 습식 식각을 적용할 수 있으며, 습식 식각시에 사용되는 케미컬은 HF 또는 BOE(Buffered Oxide Etchant)등이 있다. As shown in FIG. 2C, the
도 2d에 도시된 바와 같이, 제 1산화막(23) 상의 포토레지스트 패턴(24)을 제거한 후, 세정 공정을 실시한다.As shown in FIG. 2D, after the
도 2e에 도시된 바와 같이, 반도체 기판(21) 전면에 열 산화 공정을 실시하여 셀영역(A)에는 제 2산화막(25), 주변회로영역(B)에는 제 1산화막의 두께가 성장한 제 3산화막(23a)을 형성한다.As shown in FIG. 2E, a third layer having a thickness of a first oxide film grown in the cell region A and a
셀영역(A)에 형성된 제 2산화막(25)은 10Å∼30Å 두께를 갖고, 제 1산화막의 두께가 성장한 제 3산화막(23a)은 40Å∼100Å의 두께로 상대적으로 두꺼운 두께를 갖는다. 이 때, 제 2산화막은 열 산화에 의해 성장된 실리콘산화막(SiO2)이다.The
도 2f에 도시된 바와 같이, 결과물 전면에 질화막(26), 제 4산화막(27)을 차례로 증착한다. 이 때, 질화막(26)은 실리콘질화막(Si3N4)을 주로 사용한다. 질화막(26)은 금속산화막에 Si 또는 N이 포함된 금속실리케이트, 질화금속실리케이트를 사용할 수 있다. 또한, Al과 N으로 이루어진 막, Si,C,N 또는 Si,C,N,O으로 구성된 막을 사용할 수 있다.As shown in FIG. 2F, a
질화막(26)의 형성시 사용되는 반응기체에서 질소 성분이 존재하는바, 본 발명에서는 주변회로영역(B)에 두껍게 산화막이 형성되어 있으므로 반도체 기판(21) 표면에 질소가 파일-업(Pile-up)되지 않는다.Nitrogen component is present in the reactor used to form the
도 2g에 도시된 바와 같이, 제 4산화막(27) 상에 포토레지스트 패턴(28)을 형성하여 셀영역(A)을 마스킹하고, 주변회로영역(B)을 오픈시킨다.As shown in FIG. 2G, the
도 2h에 도시된 바와 같이, 포토레지스트 패턴(28)을 식각마스크로 주변회로영역(B)의 제 4산화막(27), 질화막(26) 및 제 3산화막(23a)을 식각한다. 이 때의 식각은 건식 식각 또는/및 습식 식각을 적용할 수 있으며, 식각에 의해 드러나는 반도체 기판 표면에는 Si-N-(O) 결합물이 존재하지 않는 깨끗한 표면을 얻을 수 있다.As shown in FIG. 2H, the
도 2i에 도시된 바와 같이, 제 3산화막(27)상의 포토레지스트 패턴(28)을 제거하고, 세정 공정을 실시한다.As shown in FIG. 2I, the
도 2j에 도시된 바와 같이, 열 산화 공정을 실시하여 셀영역(A), 주변회로영역(B)에 제 5산화막(29)을 성장시킨다. 셀영역(A)의 제 4산화막(27) 상부는 물론 주변회로영역의 반도체 기판(21) 표면에 일정 두께의 제 5산화막(29)이 형성된다. 주변회로영역(B)에서 성장된 제 5산화막(29)은 순수한 SiO2 박막으로서, 주변회로 트랜지스터의 게이트유전체로서 기능한다.As shown in FIG. 2J, the
전술한 바와 같이 이루어지는 본 발명에 의해 주변회로영역(B)에 순수한 실리콘산화막(pure SiO2)을 형성할 수 있다.According to the present invention as described above, a pure silicon oxide film (pure SiO 2 ) can be formed in the peripheral circuit region (B).
도 3a 내지 도 3j는 본 발명의 제 2실시예에 따른 SONOS 소자의 듀얼 게이트유전체 제조 공정을 도시한 단면도이다.3A to 3J are cross-sectional views illustrating a process of manufacturing a dual gate dielectric of a SONOS device according to a second embodiment of the present invention.
도 3a에 도시된 바와 같이, 반도체 기판(31)에 국부적으로 소자 분리막(32)을 형성한다. 소자 분리막(32)은 LOCOS 방식 또는 STI 방식을 적용한다. 도면에 도 시된 'A'영역은 셀영역을 나타내고, 'B' 영역은 주변회로영역을 나타낸다. As shown in FIG. 3A, the
반도체 기판(31)상에 이온주입시 기판 손상 방지를 위한 제 1산화막(33)을 증착한다. 이어서, 주변회로영역(B)에 포토레지스트 패턴(34)을 증착하여 셀 영역(A)은 오픈시킨다.The
도 3b에 도시된 바와 같이, 셀 영역(A)의 반도체 기판(31) 표면 하부에만 질소이온을 주입한다. 이 때, 질소의 주입양은 5x1013∼5x1014/cm2이며, 그 주입에너지는 3keV∼10keV이다. As shown in FIG. 3B, nitrogen ions are implanted only under the surface of the
도 3c에 도시된 바와 같이, 주변회로영역(B)의 포토레지스트 패턴(34)를 제거하고 세정 공정을 실시한다.As shown in FIG. 3C, the
도 3d에 도시된 바와 같이, 습식 식각을 이용하여 반도체 기판(31) 상의 제 1산화막(33)을 제거한다.As shown in FIG. 3D, the
도 3e에 도시된 바와 같이, 반도체 기판(31) 전면에 산화 공정을 실시한다. 이 때, 질소이온이 주입된 셀영역(A)의 반도체 기판(31)에서는 얇은 제 2산화막(34a)이 성장되고, 주변회로영역(B)의 기판상에는 상대적으로 두꺼운 제 2산화막(34b)가 형성된다.As shown in FIG. 3E, an oxidation process is performed on the entire surface of the
셀영역(A)의 제 2산화막(34a)은 10Å∼30Å 두께를 갖고, 주변회로영역(B)의 제 2산화막(34b)은 40Å∼100Å의 두께로 상대적으로 두꺼운 두께를 갖는다. The
도 3f에 도시된 바와 같이, 제 2산화막(34a, 34b)상에 질화막(35), 제 3산화막(36)을 차례로 증착한다. 이 때, 실리콘질화막(36)은 Si과 N으로 이루어진 Si3N4
질화막을 주로 이용한다. 질화막(35)은 금속산화막에 Si 또는 N이 포함된 금속실리케이트, 질화금속실리케이트를 사용할 수 있다. As shown in FIG. 3F, the
질화막(35)의 형성시 사용되는 반응기체에서 질소 성분이 존재하는바, 본 발명에서는 주변회로영역(B)에 두껍게 산화막이 형성되어 있으므로 반도체 기판 표면에 질소가 파일-업되지 않는다.Since a nitrogen component is present in the reactor used to form the
도 3g에 도시된 바와 같이, 셀 영역(A)의 제 3산화막(36) 상에 포토레지스트 패턴(37)을 형성하여 주변회로영역(b)을 오픈시킨다.As shown in FIG. 3G, the
도 3h에 도시된 바와 같이, 포토레지스트 패턴(37)을 식각마스크로 주변회로영역(B)의 제 3산화막(36), 질화막(35), 제 2산화막(34b)을 선택적으로 식각한다. 이 때의 식각은 건식 식각 또는/및 습식 식각을 적용할 수 있으며, 식각에 의해 드러나는 반도체 기판 표면에는 Si-N-(O) 결합물이 존재하지 않는 깨끗한 표면을 얻을 수 있다.As shown in FIG. 3H, the
도 3i에 도시된 바와 같이, 제 3산화막(36) 상의 포토레지스트 패턴(37)을 제거하고 세정 공정을 실시한다.As shown in FIG. 3I, the
도 3j에 도시된 바와 같이, 산화 공정을 실시하여 셀영역(A), 주변회로영역(B)에 제 4산화막(38)을 성장시킨다. 셀영역(A)의 제 3산화막(36) 상부는 물론 주변회로영역(B)의 깨끗한 반도체 기판(31) 표면에 일정 두께의 제 4산화막(38)이 형성하게 된다. 주변회로영역(B)에서 성장된 제 4산화막(38)은 순수한 SiO2 박막으로서, 주변회로 트랜지스터의 게이트유전체로서 기능한다.As shown in FIG. 3J, the
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.Although the technical idea of the present invention has been described in detail according to the above preferred embodiment, it should be noted that the above-described embodiment is for the purpose of description and not of limitation. In addition, those skilled in the art will understand that various embodiments are possible within the scope of the technical idea of the present invention.
상술한 본 발명은 질화막을 형성하기 전에 주변회로영역에 상대적으로 두꺼운 산화막을 형성하여 질화막 증착시 질소이온이 주변회로영역의 반도체 기판 표면에 쌓이는 것을 방지한다. 이에 의한 주변회로영역의 반도체 기판에 순수한 SiO2 게이트유전체 형성이 가능하다.The present invention described above forms a relatively thick oxide film in the peripheral circuit region prior to forming the nitride film to prevent nitrogen ions from accumulating on the semiconductor substrate surface of the peripheral circuit region when the nitride film is deposited. As a result, a pure SiO 2 gate dielectric can be formed on the semiconductor substrate in the peripheral circuit region.
따라서, 신뢰도 및 스피드가 매우 우수한 SONOS 소자를 구현할 수 있다.Therefore, the SONOS device having excellent reliability and speed can be realized.
Claims (9)
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1020040055916A KR100599433B1 (en) | 2004-07-19 | 2004-07-19 | Method for fabricating dual gate dielectric in sonos device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1020040055916A KR100599433B1 (en) | 2004-07-19 | 2004-07-19 | Method for fabricating dual gate dielectric in sonos device |
Publications (2)
Publication Number | Publication Date |
---|---|
KR20060007159A KR20060007159A (en) | 2006-01-24 |
KR100599433B1 true KR100599433B1 (en) | 2006-07-14 |
Family
ID=37118527
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
KR1020040055916A KR100599433B1 (en) | 2004-07-19 | 2004-07-19 | Method for fabricating dual gate dielectric in sonos device |
Country Status (1)
Country | Link |
---|---|
KR (1) | KR100599433B1 (en) |
Families Citing this family (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR101386433B1 (en) | 2007-09-17 | 2014-04-21 | 삼성전자주식회사 | Semiconductor device and method of manufacturing the same |
CN114725119B (en) * | 2022-06-10 | 2022-08-12 | 江苏游隼微电子有限公司 | SONOS memory manufacturing method and memory |
-
2004
- 2004-07-19 KR KR1020040055916A patent/KR100599433B1/en not_active IP Right Cessation
Also Published As
Publication number | Publication date |
---|---|
KR20060007159A (en) | 2006-01-24 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US6642125B2 (en) | Integrated circuits having adjacent P-type doped regions having shallow trench isolation structures without liner layers therein therebetween and methods of forming same | |
US7172940B1 (en) | Method of fabricating an embedded non-volatile memory device | |
KR100693962B1 (en) | Manufacture method for semiconductor device having field oxide film | |
JP2006502573A (en) | FIELD EFFECT TRANSISTOR HAVING SOURCE / Drain Partially Insulating Portion, | |
US20150171104A1 (en) | Complementary sonos integration into cmos flow | |
JP2000332237A (en) | Manufacture of semiconductor device | |
KR100623597B1 (en) | Method for fabricating semiconductor device by using radical oxidation | |
KR100426487B1 (en) | Method of forming a floating gate in flash memory device | |
US7611964B2 (en) | Method of forming isolation layer of semiconductor memory device | |
US20050085038A1 (en) | Non-volatile memory technology compatible with 1t-ram process | |
US20050142783A1 (en) | Methods of fabricating gate spacers for semiconductor devices | |
US20080268589A1 (en) | Shallow trench divot control post | |
JP4270633B2 (en) | Semiconductor device and method for manufacturing nonvolatile semiconductor memory device | |
KR100599433B1 (en) | Method for fabricating dual gate dielectric in sonos device | |
KR100575343B1 (en) | Method for manufacturing flash memory device | |
KR100817417B1 (en) | High voltage cmos device and the fabricating method thereof | |
US6949471B2 (en) | Method for fabricating poly patterns | |
KR100193892B1 (en) | Method of manufacturing semiconductor device | |
KR101025921B1 (en) | Method for manufacturing flash memory device | |
KR100851917B1 (en) | Method for fabricating silicon-oxide-nitride-oxide-silicon device | |
KR100964110B1 (en) | Semiconductor intergrated circuit device with tripple gateoxide and method for manufacturing the same | |
KR101129021B1 (en) | Method for fabricating transistor in semiconductor device | |
KR100575361B1 (en) | Method for fabricating flash gate and high voltage gate | |
KR20050093160A (en) | Method for manufacturing merged semiconductor device | |
KR100854905B1 (en) | Method of manufacturing a flash memory device |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A201 | Request for examination | ||
E902 | Notification of reason for refusal | ||
E701 | Decision to grant or registration of patent right | ||
GRNT | Written decision to grant | ||
FPAY | Annual fee payment |
Payment date: 20100624 Year of fee payment: 5 |
|
LAPS | Lapse due to unpaid annual fee |