KR20060001230A - Memory cell transistor with asymmetry source/drain and manufacturing method there of - Google Patents

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Abstract

본 발명은 리프레쉬특성을 향상시키고, 펀치스루 마진을 확보할 수 있는 반도체소자 및 그의 제조방법을 제공하기 위한 것으로, 이를 위한 발명으로 반도체기판 표면 하에 국부적으로 형성되며 제1저농도불순물도핑영역으로 구성되는 비트라인콘택접합영역; 상기 반도체기판 표면 하에 국부적으로 형성되며 제2저농도불순물도핑영역 및 고농도불순물도핑영역으로 구성되는 스토리지노드콘택접합영역; 상기 제1저농도불순물도핑영역과 상기 제2저농도불순물도핑영역 사이의 상기 반도체기판 상부에 형성되는 게이트패턴; 상기 게이트패턴 하부의 상기 반도체기판 표면하에 형성된 문턱전압조절을 위한 도핑영역; 및 상기 게이트패턴 양측벽에 형성된 스페이서 - 상기 게이트패턴의 일측벽에서 상기 스페이서의 에지에 상기 고농도불순물도핑영역이 얼라인되어 형성됨 -를 포함하는 메모리셀 트랜지스터를 제공한다.
The present invention is to provide a semiconductor device and a method of manufacturing the same that can improve the refresh characteristics and secure a punch-through margin, the invention for this purpose is formed locally on the surface of the semiconductor substrate and composed of a first low concentration impurity doping region A bit line contact junction region; A storage node contact junction region formed under the surface of the semiconductor substrate, the storage node contact junction region comprising a second low concentration impurity doping region and a high concentration impurity doping region; A gate pattern formed on the semiconductor substrate between the first low concentration impurity doped region and the second low concentration impurity doped region; A doped region for controlling a threshold voltage formed under the surface of the semiconductor substrate under the gate pattern; And a spacer formed on both sidewalls of the gate pattern, wherein the high concentration impurity doped region is aligned at an edge of the spacer on one sidewall of the gate pattern.

필드전계, 비대칭, 활성영역, 리프레쉬, 펀치스루Field Electric, Asymmetrical, Active Area, Refresh, Punch Through

Description

비대칭 소스/드레인을 갖는 메모리셀트랜지스터 및 그의 제조방법{MEMORY CELL TRANSISTOR WITH ASYMMETRY SOURCE/DRAIN AND MANUFACTURING METHOD THERE OF} Memory cell transistor having an asymmetrical source / drain and a method of manufacturing the same {MEMORY CELL TRANSISTOR WITH ASYMMETRY SOURCE / DRAIN AND MANUFACTURING METHOD THERE OF}             

도 1a 내지 도 1h는 종래기술에 따른 메모리셀트랜지스터의 제조방법을 도시한 공정 단면도.1A to 1H are cross-sectional views illustrating a method of manufacturing a memory cell transistor according to the prior art.

도 2는 본 발명의 일 실시예에 따른 메모리셀트랜지스터의 구조를 도시한 도면.2 is a diagram illustrating a structure of a memory cell transistor according to an embodiment of the present invention.

도 3a 내지 도 3h는 도 2에 도시된 메모리셀트랜지스터의 제조 방법을 도시한 공정단면도.
3A to 3H are cross-sectional views illustrating a method of manufacturing the memory cell transistor shown in FIG. 2.

* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings

100 : 게이트 패턴100: gate pattern

200 : 게이트 측벽200: gate sidewall

300 : 스토리지노드콘택접합영역300: storage node contact junction area

400 : 비트라인콘택접합영역
400: bit line contact junction area

본 발명은 반도체 제조 기술에 관한 것으로, 특히 비대칭 소스/드레인을 갖는 메모리셀트랜지스터 및 그 제조방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to semiconductor fabrication technology, and more particularly, to a memory cell transistor having an asymmetrical source / drain and a method of fabricating the same.

근래에 컴퓨터 등과 같은 정보 매체의 급속한 보급에 따라 반도체 메모리 등의 기능도 비약적으로 발전하고 있다. 최근의 반도체 제품들의 경우, 경쟁력 확보를 위해 낮은 비용, 고품질을 위해 필수적으로 제품의 고집적화 가 요구된다. 칩 사이즈 축소나 고집적화를 위해서는 트랜지스터 소자의 게이트 산화막 두께 및 채널 길이들을 얇고 짧게 하는 작업 등을 포함하는 스케일 다운이 수반되어지고 있다. 따라서, 보다 스케일 다운된 트랜지스터 소자의 제작기술에 대한 연구에 있어서, 트랜지스터 펀칭 마진 개선은 가장 큰 이슈 중의 하나이다.In recent years, with the rapid spread of information media such as computers, functions of semiconductor memories and the like have been rapidly developed. In the case of recent semiconductor products, high integration is essential for low cost and high quality to secure competitiveness. In order to reduce the chip size and to increase the integration, scale down is involved, which includes thinning and shortening the gate oxide thickness and channel lengths of the transistor device. Therefore, in the research on fabrication technology of more scaled down transistor device, improvement of transistor punching margin is one of the biggest issues.

도 1a 내지 도 1h는 종래기술에 따른 메모리셀 트랜지스터의 제조방법을 도시한 공정단면도이다.1A to 1H are cross-sectional views illustrating a method of manufacturing a memory cell transistor according to the prior art.

도 1a에 도시된 바와같이, 반도체 기판(11)에 소자 분리막(12)을 형성하여, 활성 영역을 구분한다. 이어, 후속 이온주입 시 손상을 감소하기 위한 스크린 산화막(13a)을 표면에 얇게 증착시킨다. As shown in FIG. 1A, an isolation layer 12 is formed on the semiconductor substrate 11 to distinguish active regions. Subsequently, a thin screen oxide film 13a is deposited on the surface to reduce damage during subsequent ion implantation.

도 1b에 도시된 바와같이, 인이온(31P)을 이온주입하여 딥 N형웰(Deep N-type Well)을 형성하고, 보론이온(11B)을 이온주입하여 P형 웰(P-type Well),필드스 톱(Field Stop), 펀치스루스톱(Punch Through Stop)을 위한 영역을 형성한다. 끝으로, 트랜지스터의 문턱전압(Vt, Threshold Voltage)을 조절하기 위한 보론이온(11B)을 소량 이온주입한다.As shown in FIG. 1B, a deep N-type well is formed by ion implantation of phosphorus ion ( 31 P), and a P-type well is implanted by boron ion ( 11 B). ), An area for field stop and punch through stop is formed. Finally, a small amount of boron ion ( 11B ) is implanted to adjust the threshold voltage (Vt) of the transistor.

도 1c에 도시된 바와같이, 스크린산화막(13a)을 제거한 후, 반도체기판(11)의 표면상에 게이트산화막(13b), 폴리실리콘막(14), 게이트 전극용 텅스텐실리사이드(15), 하드마스크질화막(16)을 차례로 증착한다. 이어, 포토 공정을 통해 하드마스크질화막(16), 텅스텐실리사이드(15), 폴리실리콘막(14) 및 게이트산화막(13b)을 식각하여 게이트 패턴을 형성한다. 계속해서, 게이트 재산화(gate-reoxidation) 과정을 통해 게이트 실리콘 산화막(17)을 형성한다.As shown in FIG. 1C, after the screen oxide film 13a is removed, the gate oxide film 13b, the polysilicon film 14, the tungsten silicide 15 for the gate electrode, and the hard mask are formed on the surface of the semiconductor substrate 11. The nitride film 16 is sequentially deposited. Subsequently, the hard mask nitride layer 16, the tungsten silicide 15, the polysilicon layer 14, and the gate oxide layer 13b are etched through a photo process to form a gate pattern. Subsequently, the gate silicon oxide film 17 is formed through a gate reoxidation process.

도 1d에 도시된 바와같이, 게이트전극을 마스크로 이용하여 상기 반도체 기판(11) 표면 내에 저농도 인이온(31P)을 이온주입하여 얕은 접합깊이를 갖는 LDD(Lightly Dopled Drain) 영역(NM1)을 형성한다.As shown in FIG. 1D, a lightly doped drain (LDD) region NM1 having a shallow junction depth is implanted by ion implanting low concentration phosphorus ion 31 P into the surface of the semiconductor substrate 11 using a gate electrode as a mask. Form.

도 1e에 도시된 바와같이, 전술한 반도체기판 표면에 후속 공정의 질화막 증착에 따른 스트레스를 완화하기 위한 버퍼용 실리콘 산화막(18)과, 게이트 스페이서 질화막(19)을 차례로 증착한다. As shown in FIG. 1E, a buffer silicon oxide film 18 and a gate spacer nitride film 19 are sequentially deposited on the surface of the semiconductor substrate as described above to alleviate stress caused by the nitride film deposition in a subsequent process.

도 1f에 도시된 바와같이, 스페이서 질화막(19)을 마스크로 이용하여 고농도의 불순물 인이온(31P)을 이온주입(NBN1&2)한다.As shown in FIG. 1F, a high concentration of impurity phosphorus ion 31 P is ion implanted (NBN1 & 2) using the spacer nitride film 19 as a mask.

도 1g에 도시된 바와같이, 전술한 게이트 스페이서 질화막(19)의 표면에 SAC(Self Align Contact) 베리어 질화막(20)을 증착한다. As shown in FIG. 1G, a SAC (Self Align Contact) barrier nitride film 20 is deposited on the surface of the gate spacer nitride film 19 described above.                         

도 1h에 도시된 바와같이, LPC(Landing Plug Contact) 공정을 진행하여 베리어 질화막(20), 게이트 스페이서 질화막(19), 버퍼용 실리콘 산화막(18)을 식각한다. 이어, LPC 불순물 인이온(31P)을 이온주입(LPC1&2)한다.As shown in FIG. 1H, the barrier nitride film 20, the gate spacer nitride film 19, and the buffer silicon oxide film 18 are etched by performing a Landing Plug Contact (LPC) process. Subsequently, the LPC impurity phosphorus ion 31 P is ion implanted (LPC1 & 2).

한편, 반도체 소자의 고집적화에 다른 MOS트랜지스터의 비례축소에 있어서, 동작 전압의 비례 축속에 비해 게이트 전극의 길이 축소가 급격하게 이루어지고 있다. 이러한 게이트 길이의 비례축소에 따라 MOS트랜지스터의 채널 영역에서의 전계나 전위에 미친 소스/드레인의 영향이 현저해진다. 이러한 현상을 숏-채널 효과라하며, 그 대표적인 것이 문턱전압의 저하이다. 이는 게이트 길이가 짧아짐에 따라 채널 영역이 게이트 전압 뿐만아니라 소스/드레인 영역의 공핍층전하, 전계 및 전위 분포의 영향을 크게 받게된기 때문이다.On the other hand, in the proportional reduction of MOS transistors different from the high integration of semiconductor elements, the length of the gate electrode is drastically reduced compared to the proportional axis speed of the operating voltage. The proportional reduction of the gate length makes the influence of the source / drain on the electric field or potential in the channel region of the MOS transistor significant. This phenomenon is called a short-channel effect, and the representative one is a drop in threshold voltage. This is because as the gate length becomes shorter, the channel region is greatly influenced not only by the gate voltage but also by the depletion layer charge, electric field, and potential distribution of the source / drain region.

통상적으로 MOS트랜지스터에서는 원하는 문턱전압을 확보하기 위하여 이온 주입을 실시하고 있다. 예를들어, NMOS트랜지스터의 경우 P형 불순물을 이용하여 문턱전압 조절용 이온주입을 실시한다.In general, MOS transistors are implanted with ion to secure a desired threshold voltage. For example, in the case of an NMOS transistor, ion implantation for threshold voltage adjustment is performed using P-type impurities.

숏-채널 MOS트랜지스터에서는 드레인 전압이 비교적 낮을 때, 기판 내부에서는 드레인의 공핍층이 직접 소스 측까지 확대되지 않지만 기판 표면은 게이트 전압에 의해 어느 정도 공핍화되어 있어 드레인 전압에 의해 소스 근방의 전위장벽의 높이를 변화시킬 수 있다. 이를 표면 펀치스루라 하는데, 문턱전압 조절용 이온 주입은 기판과 게이트 산화막 간의 계면 농도를 증가시키기 때문에 문턱전압을 조절하는 효과 뿐만 아니라 표면 펀치스루 억제하는 효과도 얻을 수 있다. In short-channel MOS transistors, when the drain voltage is relatively low, the depletion layer of the drain does not directly extend to the source side inside the substrate, but the substrate surface is somewhat depleted by the gate voltage, so that the potential barrier near the source is caused by the drain voltage. You can change the height of the. This is called surface punchthrough, and the ion implantation for adjusting the threshold voltage increases the interface concentration between the substrate and the gate oxide layer, so that not only the effect of controlling the threshold voltage but also the effect of suppressing surface punchthrough can be obtained.                         

그러나 상기 방법은 펀치스루 조절용 이온주입이 기판의 전면에 적용되기 때문에 소스/드레인 영역이 펀치스루 방지영역과 만나게된다. 따라서, NMOS트랜지스터의 경우, n형 소스/드레인 영역이 p+ 영역과 만나게되어 pn접합에 높은 전계가 걸림으로써 접합 누설전류(Junction Leakage Current)의 증가를 초래한다.However, in this method, the source / drain region encounters the punch-through prevention region because punch-through adjustment ion implantation is applied to the front surface of the substrate. Therefore, in the case of the NMOS transistor, the n-type source / drain region meets the p + region and a high electric field is applied to the pn junction, resulting in an increase in junction leakage current.

또한, 트랜지스터와 캐패시터로 단위 메모리셀을 구성하는 DRAM에 있어서, 캐패시터의 정보전하는 누설전류에 의해 시간이 지나면 감소하므로 일정시간이 경과한 후 정보전하를 재 충전해야하는 소위 리프레쉬라고 불리는 정보 재생 동작이 필요하다. 통상적으로 셀 트랜지스터는 NMOS트랜지스터이기 때문에, 상술한 바와같이 이온주입을 고농도로 실시하면, n형 소스/드레인 영역과 p+영역이 만나는 PN 접합에서의 높은 전계로 인해 접합 누설전류가 증가하여 리프레쉬 특성을 열화시킨다.In addition, in DRAMs that constitute a unit memory cell with transistors and capacitors, the information charge of the capacitor decreases over time due to leakage current, so that information regeneration operation called refresh is required to recharge the information charge after a certain time. Do. In general, since the cell transistor is an NMOS transistor, when ion implantation is carried out at a high concentration as described above, the junction leakage current increases due to the high electric field at the PN junction where the n-type source / drain region and the p + region meet, thereby improving refresh characteristics. Deteriorate

이러한 문제점을 해결하기 위한 또 다른 제조방법으로 셀(Cell) 할로(Halo) 이온주입방법이 있는데, 이와같은 경우 보론이온(11B)과 비소이온(33As)을 이온주입하기 위한 2회의 공정이 필요하며, BLC(Bit Line Contact)부에 보론이온(11B) 주입에 의해 형성되는 컨택 저항에 의한 전류손실이 발생하는 문제점이 있다.
Another manufacturing method to solve this problem is a cell halo ion implantation method, in which case two processes for ion implantation of boron ions ( 11 B) and arsenic ions ( 33 As) Necessary, there is a problem that a current loss due to the contact resistance formed by the injection of boron ions ( 11 B) in the bit line contact (BLC) portion occurs.

본 발명은 상기와 같은 종래 기술의 문제점을 해결하기 위하여 제안된 것으로, 리프레쉬특성을 향상시키고, 펀치스루 마진을 확보할 수 있는 메모리셀트랜지 스터 및 그의 제조방법을 제공하는데 그 목적이 있다.
The present invention has been proposed to solve the above problems of the prior art, and an object thereof is to provide a memory cell transistor and a method of manufacturing the same, which can improve refresh characteristics and secure punch-through margins.

상기의 기술적 과제를 달성하기 위한 본 발명의 일 측면에 따른 메모리셀트랜지스터는 반도체기판 표면 하에 국부적으로 형성되며 제1저농도불순물도핑영역으로 구성되는 비트라인콘택접합영역; 상기 반도체기판 표면 하에 국부적으로 형성되며 제2저농도불순물도핑영역 및 고농도불순물도핑영역으로 구성되는 스토리지노드콘택접합영역; 상기 제1저농도불순물도핑영역과 상기 제2저농도불순물도핑영역 사이의 상기 반도체기판 상부에 형성되는 게이트패턴; 상기 게이트패턴 하부의 상기 반도체기판 표면하에 형성된 문턱전압조절을 위한 도핑영역; 및 상기 게이트패턴 양측벽에 형성된 스페이서 - 상기 게이트패턴의 일측벽에서 상기 스페이서의 에지에 상기 고농도불순물도핑영역이 얼라인되어 형성됨 - 를 포함한다.According to an aspect of the present invention, there is provided a memory cell transistor including a bit line contact junction region formed locally under a surface of a semiconductor substrate and configured as a first low concentration impurity doped region; A storage node contact junction region formed under the surface of the semiconductor substrate, the storage node contact junction region comprising a second low concentration impurity doping region and a high concentration impurity doping region; A gate pattern formed on the semiconductor substrate between the first low concentration impurity doped region and the second low concentration impurity doped region; A doped region for controlling a threshold voltage formed under the surface of the semiconductor substrate under the gate pattern; And a spacer formed on both sidewalls of the gate pattern, wherein the highly doped impurity doped region is aligned with an edge of the spacer on one sidewall of the gate pattern.

본 발명의 다른 측면에 따른 메모리셀트랜지스터의 제조방법은 반도체기판 표면 하에 문턱전압조절을 위한 도핑영역을 형성하는 단계; 상기 반도체기판 상부에 게이트패턴을 형성하는 단계; 상기 게이트패턴을 마스크로한 이온주입으로 상기 반도체기판 표면 하에 저농도불순물도핑영역을 형성하는 단계; 상기 게이트패턴 양측벽에 스페이서를 형성하는 단계; 및 상기 게이트패턴 일측의 기판을 마스킹하고 이온주입하여 상기 게이트패턴 타측의 상기 반도체기판 표면 하에 고농도불순물도핑영역을 형성하는 단계를 포함한다.According to another aspect of the present invention, there is provided a method of manufacturing a memory cell transistor, the method comprising: forming a doped region for controlling a threshold voltage under a surface of a semiconductor substrate; Forming a gate pattern on the semiconductor substrate; Forming a low concentration impurity doped region under the surface of the semiconductor substrate by ion implantation using the gate pattern as a mask; Forming spacers on both sidewalls of the gate pattern; And masking and ion implanting a substrate on one side of the gate pattern to form a high concentration impurity doped region under the surface of the semiconductor substrate on the other side of the gate pattern.

이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.DETAILED DESCRIPTION Hereinafter, exemplary embodiments of the present invention will be described with reference to the accompanying drawings so that those skilled in the art may easily implement the technical idea of the present invention. do.

도 2는 본 발명의 제조방법에 따른 메모리셀 트랜지스터의 단면도이다.2 is a cross-sectional view of a memory cell transistor according to a manufacturing method of the present invention.

도 2에 도시된 바와같이, 메모리셀 트랜지스터는 반도체기판(31) 표면 하에 국부적으로 형성되며 저농도불순물도핑영역(40) 및 고농도불순물도핑영역(41)을 포함하는 스토리지노드콘택접합영역(300)과, 반도체기판(31) 표면 하에 국부적으로 형성되며 저농도불순물도핑영역(40)을 포함하는 비트라인콘택접합영역(400)과, 스토리지노드콘택접합영역(300) 내 형성된 저농도불순물도핑영역(40)과 비트라인 콘택접합영역(400) 내 형성된 저농도불순물도핑영역(40) 사이의 반도체기판(31) 상부에 형성되는 게이트패턴(100)과, 게이트패턴(100) 하부의 반도체기판(31) 표면하에 형성된 문턱전압조절을 위한 도핑영역(Vt, 11B)과, 게이트패턴(100) 양측벽에 형성된 스페이서(38) - 게이트 패턴(100)의 일측벽에서 스페이서(38)의 에지에 고농도불순물도핑영역(41)이 얼라인되어 형성됨 - 을 포함한다.As shown in FIG. 2, the memory cell transistor is formed under the surface of the semiconductor substrate 31 and includes a storage node contact junction region 300 including a low concentration impurity doping region 40 and a high concentration impurity doping region 41. And a bit line contact junction region 400 formed locally under the surface of the semiconductor substrate 31 and including the low concentration impurity doped region 40, and the low concentration impurity doped region 40 formed in the storage node contact junction region 300. A gate pattern 100 formed on the semiconductor substrate 31 between the low concentration impurity doped regions 40 formed in the bit line contact junction region 400 and a surface of the semiconductor substrate 31 under the gate pattern 100. Doping regions (Vt, 11B ) for controlling the threshold voltage, and spacers 38 formed on both sidewalls of the gate pattern 100-high concentration impurity doping regions at the edges of the spacers 38 on one sidewall of the gate pattern 100 ( 41) is aligned Is included.

게이트측벽(200)은 스페이서(38)와 게이트패턴(100) 사이에 형성된 버퍼용산화막(37)과, 스페이서(38)의 측면에 형성된 콘택식각베리어(39)와, 스페이서(38)를 포함한다.The gate side wall 200 includes a buffer oxide film 37 formed between the spacer 38 and the gate pattern 100, a contact etching barrier 39 formed on the side of the spacer 38, and a spacer 38. .

스토리지노드콘택접합영역(300) 및 비트라인콘택접합영역(400)은 랜딩플러그콘택의 형성에 따른 저항을 감소시키기 위한 랜딩플러그콘택접합영역(42)을 더 포함한다. 랜딩플러그콘택접합영역(42)은 게이트 측벽(200)의 에지에 얼라인되어 형 성된다.The storage node contact junction region 300 and the bit line contact junction region 400 further include a landing plug contact junction region 42 for reducing resistance due to the formation of the landing plug contact. The landing plug contact junction 42 is formed at the edge of the gate sidewall 200.

게이트패턴(100)은 차례로 증착된 게이트 산화막(33), 폴리실리콘막(34), 게이트 전극용 텅스텐실리사이드(35), 및 하드마스크질화막(36)을 포함한다.The gate pattern 100 includes a gate oxide film 33, a polysilicon film 34, a tungsten silicide 35 for a gate electrode, and a hard mask nitride film 36 that are sequentially deposited.

반도체기판의 표면 하에는 소자 분리용 실리콘 산화막(32)을 더 포함한다.A silicon oxide film 32 for device isolation is further included under the surface of the semiconductor substrate.

다음 도 3a 내지 도 3h는 도 2의 메모리셀 트랜지스터를 제조하는 방법을 도시한 도면이다.3A through 3H illustrate a method of manufacturing the memory cell transistor of FIG. 2.

도 3a에 도시된 바와같이, 반도체 기판(51)에 소자 분리용 실리콘 산화막(52)을 형성하여, 활성 영역을 구분한다. 이어, 이온주입 시 손상을 감소시키기 위한 스크린산화막(53a)을 반도체기판(51)의 표면에 50 ∼ 100 Å두께로 증착한다. As shown in FIG. 3A, a silicon oxide film 52 for element isolation is formed on the semiconductor substrate 51 to distinguish active regions. Subsequently, a screen oxide film 53a is deposited on the surface of the semiconductor substrate 51 at a thickness of 50 to 100 GPa to reduce damage during ion implantation.

도 3b에 도시된 바와같이, 1×1013 ∼ 2×1013atoms/㎤농도와 1.0MeV의 에너지로 인이온(31P)을 이온주입하여 딥 N형웰을 형성하고, 1×1013 ∼ 3×1013 atoms/㎤농도와 300KeV의 에너지로 보론이론(11B)을 이온주입하여 P형 웰을 형성한다. 이어, 3×1012 atoms/㎤농도와 80 ∼ 100KeV의 에너지로 보론이론(11B)을 이온주입하여 필드스톱을 형성하고, 3×1012 ∼ 4×1012 atoms/㎤농도와 40 ∼ 60KeV의 에너지로 보론이론(11B)을 이온주입하여 펀치스루스톱을 위한 영역을 형성한다. 끝으로, 트랜지스터의 문턱전압(Vt)을 조절하기 위한 보론이온(11B)을 소량 이온주입한다. As shown in FIG. 3B, a deep N-type well is formed by ion implantation of phosphorus ion ( 31 P) at a concentration of 1 × 10 13 to 2 × 10 13 atoms / cm 3 and an energy of 1.0 MeV, to form a 1 × 10 13 to 3 Boron theory ( 11B ) is ion implanted at a concentration of 10 13 atoms / cm 3 and an energy of 300 KeV to form a P-type well. Subsequently, the boron theory ( 11B ) is ion-implanted at a concentration of 3 × 10 12 atoms / cm 3 and an energy of 80 to 100 KeV to form a field stop, and a concentration of 3 × 10 12 to 4 × 10 12 atoms / cm 3 and 40 to 60 KeV Boron theory ( 11 B) is ion-implanted with the energy of to form an area for punch-through stop. Finally, a small amount of ion is injected into the boron ion 11B for adjusting the threshold voltage Vt of the transistor.

도 3c에 도시된 바와같이, 스크린산화막(53a)을 제거하고, 반도체기판(51) 상에 게이트 산화막(53b)을 증착하고, 게이트산화막(53b)의 표면상에 폴리실리콘막(54), 게이트 전극용 텅스텐실리사이드(55), 하드마스크질화막(56)을 차례로 증착한다. 이어, 포토 공정을 통해 하드마스크질화막(56), 텅스텐실리사이드(55), 폴리실리콘막(54) 및 게이트 산화막(53b)을 식각하여 게이트 패턴을 형성한다. 계속해서, 게이트 재산화를 진행하여 게이트 실리콘 산화막(57)을 30 ∼ 60Å 두께로 형성한다.As shown in FIG. 3C, the screen oxide film 53a is removed, the gate oxide film 53b is deposited on the semiconductor substrate 51, and the polysilicon film 54 and the gate are formed on the surface of the gate oxide film 53b. The electrode tungsten silicide 55 and the hard mask nitride film 56 are sequentially deposited. Next, the hard mask nitride layer 56, the tungsten silicide 55, the polysilicon layer 54, and the gate oxide layer 53b are etched through a photo process to form a gate pattern. Subsequently, gate reoxidation is performed to form the gate silicon oxide film 57 in a thickness of 30 to 60 Å.

도 3d에 도시된 바와같이, 게이트 전극을 마스크로 이용하여 전술한 반도체 기판(51) 표면 내에 2×1012 ∼ 5×1012 ㏖/㎤농도와 20 ∼ 40KeV의 에너지로 인이온(31P)을 이온주입하여 얕은 접합깊이를 갖는 LDD(Lightly Dopled Drain) 영역(NM1)을 형성한다.As shown in FIG. 3D, phosphorus ions ( 31 P) at a concentration of 2 × 10 12 to 5 × 10 12 mol / cm 3 and an energy of 20 to 40 KeV in the surface of the semiconductor substrate 51 described above using the gate electrode as a mask. Ion implantation to form a lightly doped drain (LDD) region NM1 having a shallow junction depth.

도 3e에 도시된 바와같이, 전술한 반도체 기판(51) 표면에 후속 공정의 질화막 증착에 따른 스트레스를 완화하기 위한 버퍼용 실리콘 산화막(58)을 50 ∼ 100Å 두께로 증착하고, 게이트 스페이서 질화막(59)을 100 ∼ 150Å 두께로 증착한다. As shown in FIG. 3E, a buffer silicon oxide film 58 is deposited to a thickness of 50 to 100 GPa on the surface of the semiconductor substrate 51 described above to reduce stress caused by the deposition of a nitride film in a subsequent process, and the gate spacer nitride film 59 is formed. ) Is deposited to a thickness of 100 to 150 Å.

도 3f는 도시된 바와같이, BLC부를 마스킹하기 위한 포토 레지스트(60)를 형성한 후, 게이트 스페이서 질화막(59) 및 포토 레지스트(60)를 마스크로 이용하여 7×1012 ∼ 10×1012㏖/㎤ 농도의 인이온(31P)을 각각 50 ∼ 80KeV의 에너지와, 90 ∼ 120KeV의 에너지로 이온주입하여 NBN 불순물영역(NBN1&2)을 형성한다. 형성된 NBN 불순물 영역(NBN1&2)은 NM1 불순물영역(NM1)과 150Å 정도 떨어져 형성된다.3F shows that after forming the photoresist 60 for masking the BLC portion, using the gate spacer nitride film 59 and the photoresist 60 as a mask, 7 × 10 12 to 10 × 10 12 mol Phosphor ions 31 P having a concentration of / cm 3 are ion-implanted with energy of 50 to 80 KeV and energy of 90 to 120 KeV, respectively, to form NBN impurity regions (NBN1 & 2). The formed NBN impurity regions NBN1 & 2 are formed at about 150 떨어져 away from the NM1 impurity region NM1.

도 3g에 도시된 바와같이, 이어, 포토 레지스트(60)를 제거하고, 반도체 기판(51) 표면에 SAC(Self Align Contact) 베리어(Barrier) 질화막(61)을 200 ∼ 400Å 두께로 증착한다. As shown in FIG. 3G, the photoresist 60 is then removed, and a Self Align Contact (SAC) barrier nitride film 61 is deposited on the surface of the semiconductor substrate 51 to a thickness of 200 to 400 GPa.

도 3h에 도시된 바와같이, 전술한 SAC 베리어 질화막(61)을 마스크로 하여 LPC(Landing Pad Contact) 에치(Etch)을 수행하므로, 베리어 질화막(61), 게이트 스페이서 질화막(59), 버퍼용 실리콘 산화막(58)이 식각된다. 끝으로, 5×1012 atoms/㎤ 농도와, 8×1012 atoms/㎤ 농도의 인이온(31P)을 각각 20 ∼ 40KeV의 에너지와, 40 ∼ 80KeV의 에너지로 이온주입하여 LPC 불순물 영역(LPC1&2)을 형성한다.As shown in FIG. 3H, since the LAC (Landing Pad Contact) etching is performed using the SAC barrier nitride layer 61 as a mask, the barrier nitride layer 61, the gate spacer nitride layer 59, and the buffer silicon are performed. The oxide film 58 is etched. Finally, phosphorus ions 31 P having a concentration of 5 × 10 12 atoms / cm 3 and an concentration of 8 × 10 12 atoms / cm 3 are ion-implanted with energy of 20 to 40 KeV and energy of 40 to 80 KeV, respectively, to form an LPC impurity region ( LPC1 & 2).

전술한 반도체소자는 SNC부를 NM, NBN, 및 LPC 과정을 통해 형성하는 반면, BLC부는 NBN 과정은 생략하고 NM 및 LPC과정을 통해 형성한다. SNC부는 이후 과정을 통해 커패시터가 연결되기 때문에 리키지 전류를 최소화하는 것이 중요하므로 전술한 바와같은 과정을 거친다. 그러나 BLC부는 바이어스 전압이 인가되기 때문에 리키지 전류에 대해 민감하지 않으므로, 인이온의 농도를 최소화할 수 있도록 NBN과정을 생략하고, 대신 플러그 컨택저항에 영향을 주는 LPC 과정은 수행한다.The semiconductor device described above forms the SNC part through the NM, NBN, and LPC processes, whereas the BLC part forms the NNC through the NM and LPC processes, omitting the NBN process. Since the SNC part is connected to the capacitor through the following process, it is important to minimize the leakage current, so the process is as described above. However, since the BLC part is not sensitive to the leakage current because the bias voltage is applied, the NLC process is omitted to minimize the concentration of phosphorus ion, and the LPC process that affects the plug contact resistance is performed instead.

그러므로, 전술한 본 발명의 제조방법에 따른 반도체소자는 BLC부의 인이온의 농도를 최소화하여 인이온이 확산되는 영역의 범위를 줄이므로, 펀치스루마진이 커진다.Therefore, the semiconductor device according to the manufacturing method of the present invention described above reduces the range of the region where the phosphorus ion is diffused by minimizing the concentration of the phosphorus ion of the BLC portion, thereby increasing the punch through margin.

또한, 이와같이 BLC부의 인이온의 농도를 최소화하여 펀치스루마진을 확보하 기때문에, 문턱전압 확보를 위한 이온주입 시 불순물의 농도를 줄여줄 수 있어 종래에 비해 필드전계가 줄어들어 리프레쉬 특성이 향상된다.In addition, since the punch-through margin is secured by minimizing the concentration of phosphorus ions in the BLC, the concentration of impurities during ion implantation for securing the threshold voltage can be reduced, thereby reducing the field electric field and improving the refresh characteristics.

이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속한 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
The present invention described above is not limited to the above-described embodiments and the accompanying drawings, and various substitutions, modifications, and changes are possible in the art without departing from the technical spirit of the present invention. It will be clear to those of ordinary knowledge.

전술한 본 발명은 BLC부의 이온주입의 농도를 낮추므로 BLC부의 확산영역이 줄어들어 BLC부와 SNC부 사이의 펀치스루마진이 커지며, 확산영역을 줄여 펀치스루마진을 확보하였기 때문에 종래 펀치스루마진과의 상관관계로 인해 문턱전압을 위한 불순의 농도를 낮출 수 없었던 불순물의 농도를 낮출 수 있어 리프레쉬 특성을향상시킨다.
The present invention described above reduces the concentration of ion implantation in the BLC portion, so that the diffusion region of the BLC portion is reduced, so that the punch through margin between the BLC portion and the SNC portion is increased, and the punch through margin is secured by reducing the diffusion region. Due to the correlation, it is possible to lower the concentration of impurities which could not lower the concentration of impurities for the threshold voltage, thereby improving the refresh characteristics.

Claims (15)

반도체기판 표면 하에 국부적으로 형성되며 제1저농도불순물도핑영역으로 구성되는 비트라인콘택접합영역;A bit line contact junction region formed under the surface of the semiconductor substrate and composed of the first low concentration impurity doping region; 상기 반도체기판 표면 하에 국부적으로 형성되며 제2저농도불순물도핑영역 및 고농도불순물도핑영역으로 구성되는 스토리지노드콘택접합영역;A storage node contact junction region formed under the surface of the semiconductor substrate, the storage node contact junction region comprising a second low concentration impurity doping region and a high concentration impurity doping region; 상기 제1저농도불순물도핑영역과 상기 제2저농도불순물도핑영역 사이의 상기 반도체기판 상부에 형성되는 게이트패턴;A gate pattern formed on the semiconductor substrate between the first low concentration impurity doped region and the second low concentration impurity doped region; 상기 게이트패턴 하부의 상기 반도체기판 표면하에 형성된 문턱전압조절을 위한 도핑영역; 및A doped region for controlling a threshold voltage formed under the surface of the semiconductor substrate under the gate pattern; And 상기 게이트패턴 양측벽에 형성된 스페이서 - 상기 게이트패턴의 일측벽에서 상기 스페이서의 에지에 상기 고농도불순물도핑영역이 얼라인되어 형성됨 - Spacers formed on both sidewalls of the gate pattern, wherein the high concentration impurity doping region is aligned at an edge of the spacer on one sidewall of the gate pattern; 를 포함하는 메모리셀 트랜지스터.Memory cell transistor comprising a. 제1항에 있어서,The method of claim 1, 상기 스페이서 측벽에 형성된 콘택식각베리어; 및A contact etching barrier formed on the spacer sidewalls; And 상기 콘택식각베리어의 에지에 얼라인되어 상기 반도체기판 표면 하에 형성된 콘택저항개선을 위한 불순물도핑영역을 더 포함하는 메모리셀 트랜지스터.And an impurity doped region for improving contact resistance formed on a surface of the semiconductor substrate aligned with an edge of the contact etching barrier. 제1항 또는 제2항에 있어서,The method according to claim 1 or 2, 상기 제1 및 제2 저농도불순물도핑영역은 같은 불순물이 이온주입된 것을 특징으로 하는 메모리셀 트랜지스터.And the first and second low concentration impurity doped regions are ion implanted with the same impurity. 제3항에 있어서,The method of claim 3, 상기 제1 및 제2 저농도불순물도핑영역은 2×1012 ∼ 5×1012 atoms/㎤의 인이온(31P)이 이온주입된 것The first and second low concentration impurity doped regions are ion implanted with phosphorus ions ( 31 P) of 2 × 10 12 to 5 × 10 12 atoms / cm 3. 을 특징으로 하는 메모리셀 트랜지스터.A memory cell transistor, characterized in that. 제4항에 있어서,The method of claim 4, wherein 상기 고농도불순물도핑영역은 7×1012 ∼ 10×1012 atoms/㎤농도의 인이온(31 P)을 이온주입하여 형성된 것The high concentration impurity doping region is formed by ion implantation of phosphorus ion ( 31 P) having a concentration of 7 × 10 12 to 10 × 10 12 atoms / cm 3. 을 특징으로 하는 메모리셀 트랜지스터.A memory cell transistor, characterized in that. 반도체기판 표면 하에 문턱전압조절을 위한 도핑영역을 형성하는 단계;Forming a doped region for adjusting a threshold voltage under the surface of the semiconductor substrate; 상기 반도체기판 상부에 게이트패턴을 형성하는 단계;Forming a gate pattern on the semiconductor substrate; 상기 게이트패턴을 마스크로한 이온주입으로 상기 반도체기판 표면 하에 저농도불순물도핑영역을 형성하는 단계;Forming a low concentration impurity doped region under the surface of the semiconductor substrate by ion implantation using the gate pattern as a mask; 상기 게이트패턴 양측벽에 스페이서를 형성하는 단계; 및Forming spacers on both sidewalls of the gate pattern; And 상기 게이트패턴 일측의 기판을 마스킹하고 이온주입하여 상기 게이트패턴 타측의 상기 반도체기판 표면 하에 고농도불순물도핑영역을 형성하는 단계를 포함하는 메모리셀 트랜지스터의 제조 방법.Masking and ion implanting a substrate on one side of the gate pattern to form a high concentration impurity doped region under the surface of the semiconductor substrate on the other side of the gate pattern. 제6항에 있어서,The method of claim 6, 상기 게이트패턴을 포함한 전면에 층간절연막을 형성하는 단계;Forming an interlayer insulating film on the entire surface including the gate pattern; 자기정렬콘택 공정으로 상기 스페이서가 형성된 게이트패턴 측벽에 플러그콘택홀을 형성하는 단계; 및Forming a plug contact hole on a sidewall of the gate pattern on which the spacer is formed by a self-aligned contact process; And 이온주입에 의해 노출된 반도체기판 표면 하에 콘택저항개선을 위한 불순물도핑영역을 형성하는 단계를 더 포함하는메모리셀 트랜지스터의 제조 방법.Forming an impurity doped region for improving contact resistance under the surface of the semiconductor substrate exposed by ion implantation. 제7항에 있어서,The method of claim 7, wherein 상기 저농도불순물도핑영역은 2×1012 ∼ 5×1012 atoms/㎤농도와 20 ∼ 40KeV 에너지로 인이온(31P)을 이온주입하여 형성하는 것The low concentration impurity doping region is formed by ion implantation of phosphorus ion ( 31 P) at a concentration of 2 × 10 12 to 5 × 10 12 atoms / cm 3 and an energy of 20 to 40 KeV. 을 특징으로 하는 메모리셀 트랜지스터의 제조방법.Method of manufacturing a memory cell transistor, characterized in that. 제8항에 있어서,The method of claim 8, 상기 고농도불순물도핑영역은 7×1012 ∼ 10×1012 atoms/㎤농도의 인이온(31 P)을 50 ∼ 80KeV 또는 90 ∼ 120KeV 에너지로 이온주입하여 형성하는 것The high concentration impurity doping region is formed by ion implantation of phosphorus ion ( 31 P) having a concentration of 7 × 10 12 to 10 × 10 12 atoms / cm 3 with 50 to 80 KeV or 90 to 120 KeV energy. 을 특징으로 하는 메모리셀 트랜지스터의 제조방법.Method of manufacturing a memory cell transistor, characterized in that. 반도체 기판 표면 아래에 문턱전압조절을 위한 도핑영역을 형성하는 단계:Forming a doped region for controlling a threshold voltage under the surface of the semiconductor substrate: 상기 반도체 기판 상부에 게이트패턴을 형성하는 단계;Forming a gate pattern on the semiconductor substrate; 상기 게이트패턴 양측의 반도체 기판-비트라인콘택접합영역과 스토리지노드콘택접합영역- 내에 저농도도핑영역을 형성하는 단계;Forming a lightly doped region in the semiconductor substrate on both sides of the gate pattern, the bit line contact junction region and the storage node contact junction region; 상기 게이트패턴 양측벽에 스페이서를 형성하는 단계;Forming spacers on both sidewalls of the gate pattern; 상기 게이트패턴 일측의 상기 스토리지노드콘택접합영역 내에 상기 저농도도핑영역과 접하는 고농도도핑영역을 형성하는 단계Forming a heavily doped region in contact with the lightly doped region in the storage node contact junction region on one side of the gate pattern; 를 포함하는 메모리 셀 트랜지스터의 제조 방법.Method of manufacturing a memory cell transistor comprising a. 제10항에 있어서,The method of claim 10, 상기 게이트패턴을 포함한 전면에 층간절연막을 형성하는 단계;Forming an interlayer insulating film on the entire surface including the gate pattern; 상기 층간절연막을 선택적으로 식각하여 상기 비트라인콘택접합영역과 스토리지노드콘택접합영역을 오픈시키는 콘택홀을 형성하는 단계; 및Selectively etching the interlayer insulating layer to form a contact hole for opening the bit line contact junction region and the storage node contact junction region; And 상기 콘택홀 아래에 오픈된 상기 비트라인콘택접합영역과 스토리지노드콘택접합영역내에 콘택저항 개선을 위한 불순물을 이온주입하는 단계Implanting impurities to improve contact resistance in the bit line contact junction region and the storage node contact junction region opened below the contact hole; 를 더 포함하는 메모리 셀 트랜지스터의 제조방법.Method of manufacturing a memory cell transistor further comprising. 제11항에 있어서,The method of claim 11, 상기 불순물을 이온주입하는 단계는,Ion implantation of the impurity, 인이온을 이온주입하는 것을 특징으로 하는 메모리 셀 트랜지스터의 제조방법.A method of manufacturing a memory cell transistor comprising ion implantation of phosphorus ions. 제10항 또는 제11항에 있어서,The method according to claim 10 or 11, wherein 상기 고농도도핑영역을 형성하는 단계는,Forming the high concentration doped region, 상기 반도체 기판 전면에 포토레지스트를 도포하는 단계;Applying a photoresist to the entire surface of the semiconductor substrate; 상기 포토레지스트를 노광 및 현상으로 패터닝하여 상기 게이트패턴의 타측 의 비트라인콘택접합영역을 덮는 마스크를 형성하는 단계; 및Patterning the photoresist with exposure and development to form a mask covering the bit line contact junction region on the other side of the gate pattern; And 상기 마스크를 이온주입배리어로 상기 스토리지노드콘택접합영역에 고농도 불순물을 이온주입하는 단계Implanting high concentration impurities into the storage node contact junction region using the mask as an ion implantation barrier 를 포함하는 메모리셀트랜지스터의 제조 방법.Method of manufacturing a memory cell transistor comprising a. 제13항에 있어서,The method of claim 13, 상기 저농도도핑영역을 형성하는 단계는,Forming the low concentration doped region, 2×1012 ∼ 5×1012 atoms/㎤농도와 20 ∼ 40KeV 에너지로 인이온(31P)을 이온주입하여 형성하는 것Formed by ion implantation of phosphorus ion ( 31 P) at a concentration of 2 × 10 12 to 5 × 10 12 atoms / cm 3 and 20 to 40 KeV energy 을 특징으로 하는 메모리셀트랜지스터의 제조 방법.Method of manufacturing a memory cell transistor, characterized in that. 제13항에 있어서,The method of claim 13, 상기 고농도도핑영역을 형성하는 단계는,Forming the high concentration doped region, 상기 고농도불순물도핑영역은 7×1012 ∼ 10×1012 atoms/㎤농도의 인이온(31 P)을 50 ∼ 80KeV 또는 90 ∼ 120KeV 에너지로 이온주입하여 형성하는 것The high concentration impurity doping region is formed by ion implantation of phosphorus ion ( 31 P) having a concentration of 7 × 10 12 to 10 × 10 12 atoms / cm 3 with 50 to 80 KeV or 90 to 120 KeV energy. 을 특징으로 하는 메모리셀트랜지스터의 제조 방법.Method of manufacturing a memory cell transistor, characterized in that.
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