KR20050121521A - Method for manufacturing semiconductor device having air gaps - Google Patents
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Abstract
본 발명은 에어 갭을 갖는 반도체 소자의 제조 방법을 개시한다. 개시된 본 발명은, 게이트와 접합영역이 형성된 기판을 제공하는 단계; 상기 게이트의 양측벽 및 기판 일부 상에 산화막을 형성하는 단계; 상기 게이트의 양측벽에 형성된 산화막 상에 스페이서를 형성하는 단계; 상기 산화막을 일부 제거하여 상기 게이트와 상기 스페이서 사이에 리세스된 영역을 형성하는 단계; 상기 기판 전면 상에 금속막을 형성하여, 상기 리세스된 영역을 에어 갭으로 형성하는 단계; 및 상기 금속막을 열처리하여 상기 접합영역 상에는 상대적으로 얇은 두께의 금속실리사이드를 형성하고, 상기 게이트 상에는 상대적으로 두꺼운 금속실리사이드를 형성하는 단계를 포함하는 것을 특징으로 한다. 본 발명에 의하면, 게이트 양측벽에는 리세스된 산화막 형성에 따른 에어 갭이 형성되어 게이트와 접합영역 사이에 유발되는 기생 용량(parasitic capacitance)이 억제 또는 제거되는 효과가 있다. 그리고, 게이트 상에 증대된 표면적과 두께를 가지는 금속실리사이드막을 형성할 수 있게 되어 낮은 저항을 갖게 되는 효과가 있다.The present invention discloses a method for manufacturing a semiconductor device having an air gap. Disclosed is a method of providing a substrate including a gate and a junction region; Forming an oxide film on both sidewalls of the gate and a portion of the substrate; Forming a spacer on oxide films formed on both sidewalls of the gate; Removing a portion of the oxide layer to form a recessed region between the gate and the spacer; Forming a metal film on an entire surface of the substrate to form the recessed area as an air gap; And heat treating the metal film to form a metal silicide having a relatively thin thickness on the junction region, and forming a relatively thick metal silicide on the gate. According to the present invention, an air gap is formed on both sidewalls of the gate to form a recessed oxide film, so that parasitic capacitance caused between the gate and the junction region is suppressed or eliminated. In addition, it is possible to form a metal silicide film having an increased surface area and a thickness on the gate, thereby having an effect of having a low resistance.
Description
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 보다 상세하게는 에어 갭을 갖는 반도체 소자의 제조 방법에 관한 것이다.The present invention relates to a method for manufacturing a semiconductor device, and more particularly, to a method for manufacturing a semiconductor device having an air gap.
최근 반도체 소자의 고성능(high performance)에 대한 필요성이 지속적으로 요구되고 있으며, 이를 구현하기 위해 반도체 소자의 저항(resistance)과 기생용량(parasitic capacitance)를 줄이고자 하는 시도가 이루어지고 있다. 실제적으로 저항을 줄이기 위한 방법의 하나가 실리사이드(silicide) 공정의 적용이 활발하게 이루어지고 있다. 이와 같은 실리사이드 공정은 공정 기술(technology)의 스케일링 다운(scaling down)에 따라 실리사이드 재료의 종류를 달리하고 있다.Recently, there is a continuous demand for high performance of semiconductor devices, and in order to realize this, attempts to reduce resistance and parasitic capacitance of semiconductor devices have been made. In practice, one of methods for reducing resistance has been actively applied to the silicide process. Such silicide processes vary the type of silicide material depending on scaling down of process technology.
한편, 현재의 고성능을 요구하는 소자 개발에 있어서 위와 같은 방법에 따른 저항을 줄이는 것이외에 기생용량(parasitic capacitance)을 줄이기 위한 시도는 상대적으로 많지 않은 편이다.Meanwhile, in the development of devices requiring high performance, there are relatively few attempts to reduce parasitic capacitance in addition to reducing the resistance according to the above method.
이에 본 발명은 상기한 종래 기술상의 요구와 필요에 의해 안출된 것으로, 본 발명의 목적은 저항을 줄임과 동시에 기생용량을 줄여 고성능을 발휘할 수 있는 반도체 소자의 제조 방법을 제공함에 있다.Accordingly, the present invention has been made in view of the above-described demands and needs of the prior art, and an object of the present invention is to provide a method for manufacturing a semiconductor device capable of exhibiting high performance by reducing parasitic capacitance while reducing resistance.
상기 목적을 달성하기 위한 본 발명에 따른 반도체 소자의 제조 방법은 게이트 스페이서 공정을 개선하여 저항은 물론 기생용량을 최소화하는 것을 특징으로 한다.The method of manufacturing a semiconductor device according to the present invention for achieving the above object is characterized by minimizing resistance as well as parasitic capacitance by improving the gate spacer process.
상기 특징을 구현할 수 있는 본 발명에 따른 에어 갭을 갖는 반도체 소자의 제조 방법은, a) 게이트와 접합영역이 형성된 기판을 제공하는 단계; b) 상기 게이트의 양측벽 및 기판 일부 상에 산화막을 형성하는 단계; c) 상기 게이트의 양측벽에 형성된 산화막 상에 스페이서를 형성하는 단계; d) 상기 산화막을 일부 제거하여 상기 게이트와 상기 스페이서 사이에 리세스된 영역을 형성하는 단계; e) 상기 기판 전면 상에 금속막을 형성하여, 상기 리세스된 영역을 에어 갭으로 형성하는 단계; 및 f) 상기 금속막을 열처리하여 상기 접합영역 상에는 상대적으로 얇은 두께의 금속실리사이드를 형성하고, 상기 게이트 상에는 상대적으로 두꺼운 금속실리사이드를 형성하는 단계를 포함하는 것을 특징으로 한다.According to an aspect of the present invention, there is provided a method of manufacturing a semiconductor device having an air gap, the method including: a) providing a substrate on which a gate and a junction region are formed; b) forming an oxide film on both side walls of the gate and a portion of the substrate; c) forming spacers on oxide films formed on both sidewalls of the gate; d) removing the oxide layer to form a recessed region between the gate and the spacer; e) forming a metal film on the entire surface of the substrate to form the recessed area into an air gap; And f) heat treating the metal film to form a metal silicide having a relatively thin thickness on the junction region, and forming a relatively thick metal silicide on the gate.
본 발명의 실시예에 있어서, 상기 d) 단계는, 상기 기판 전면상에 포토레지스트를 도포하는 단계; 상기 게이트의 상단부가 노출되로록 상기 포토레지스트를 일부 제거하는 단계; 상기 잔류된 포토레지스트를 마스크로 하는 습식 세정으로 상기 산화막을 일부 제거하는 단계; 및 상기 잔류된 포토레지스트를 제거하는 단계를 포함할 수 있다.In an embodiment of the present invention, step d) comprises: applying a photoresist on the entire surface of the substrate; Partially removing the photoresist to expose an upper end of the gate; Partially removing the oxide film by wet cleaning using the remaining photoresist as a mask; And removing the remaining photoresist.
상기 d) 단계와 상기 e) 단계 사이에는, 상기 기판에 형성된 게이트 중에서 어느 일부의 게이트를 소정의 막으로 덮는 단계를 더 포함할 수 있다.Between step d) and step e), the method may further include covering a part of the gates of the gate formed on the substrate with a predetermined film.
상기 게이트는 실리콘막으로 형성하고, 스페이서는 질화막으로 형성할 수 있다. 상기 금속막은 타이타늄(Ti), 코발트(Co), 백금(Pt), 니켈(Ni), 및 팔라듐(Pd)으로 이루어진 군에서 선택된 어느 하나의 금속으로 형성할 수 있다.The gate may be formed of a silicon film, and the spacer may be formed of a nitride film. The metal layer may be formed of any one metal selected from the group consisting of titanium (Ti), cobalt (Co), platinum (Pt), nickel (Ni), and palladium (Pd).
상기 게이트 상에 형성된 금속실리사이드는 상기 게이트의 상부 표면에 형성된 상대적으로 작은 두께의 미들부와 상기 게이트의 양가장자리 측벽 상부에 형성된 상대적으로 큰 두께의 가장자리부로 이루어질 수 있다. 상기 리세스된 영역은 상기 금속막이 완전히 매립되지 않을 정도의 깊이와 폭을 가질 수 있다.The metal silicide formed on the gate may include a middle portion having a relatively small thickness formed on the upper surface of the gate and an edge portion having a relatively large thickness formed on both sidewalls of the gate. The recessed region may have a depth and width such that the metal film is not completely buried.
본 발명에 따르면, 게이트 양측벽에는 리세스된 산화막 형성에 따른 에어 갭이 형성되므로, 게이트와 접합영역 사이에 유발되는 기생 용량(parasitic capacitance)이 억제 또는 제거된다. 그리고, 게이트 상부 표면 및 양측 가장자리부에 증대된 표면적과 두께를 가지는 금속실리사이드막을 형성할 수 있어서 더 우수한 전도성, 즉 낮은 저항을 갖는 반도체 소자를 제조할 수 있게 된다.According to the present invention, since an air gap is formed on both sidewalls of the gate due to the formation of the recessed oxide film, parasitic capacitance caused between the gate and the junction region is suppressed or eliminated. In addition, the metal silicide film having the increased surface area and thickness can be formed on the upper surface of the gate and on both edges thereof, whereby a semiconductor device having higher conductivity, that is, lower resistance can be manufactured.
이하, 본 발명에 따른 에어 갭을 갖는 반도체 소자의 제조 방법을 첨부한 도면을 참조하여 상세히 설명한다.Hereinafter, a method of manufacturing a semiconductor device having an air gap according to the present invention will be described in detail with reference to the accompanying drawings.
본 발명은 여기서 설명되는 실시예에 한정되지 않고 다른 형태로 구현될 수 있다. 여기서 소개되는 실시예는 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상과 특징이 충분히 전달될 수 있도록 하기 위해 제공되는 것이다. 도면에 있어서, 각각의 장치는 본 발명의 명확성을 기하기 위하여 과장적으로 그리고 개략적으로 도시된 것이다. 또한, 각각의 장치에는 본 명세서에서 자세히 설명되지 아니한 각종의 다양한 부가 장치가 더 구비되어 있을 수 있다. 명세서 전체에 걸쳐서 동일한 도면부호는 동일한 구성요소를 나타낸다.The invention is not limited to the embodiments described herein but may be embodied in other forms. The embodiments introduced herein are provided to make the disclosed contents thorough and complete, and to fully convey the spirit and features of the present invention to those skilled in the art. In the drawings, each device is shown exaggeratedly and schematically, for clarity of the invention. In addition, each device may be further provided with a variety of additional devices not described in detail herein. Like reference numerals denote like elements throughout the specification.
(실시예)(Example)
도 1 내지 도 6은 본 발명에 따른 에어 갭을 갖는 반도체 소자의 제조 방법을 설명하기 위한 단면도이다.1 to 6 are cross-sectional views illustrating a method of manufacturing a semiconductor device having an air gap according to the present invention.
도 1을 참조하면, 트랜치 산화막(105)에 의해 활성영역이 정의된 실리콘(Si)과 같은 반도체 원소 등으로 구성된 기판(100)을 준비한다. 주지된 공정을 이용하여 기판(100)의 활성영역상에 게이트 산화막(110)과 게이트(120)와 접합영역(130)을 형성한다. 게이트 산화막(110)은 기판(100)을 열산화시켜 형성할 수 있고, 게이트(120)는 전도성있는 물질, 예를 들어, 폴리실리콘, 단결정실리콘, 에피택셜실리콘, 또는 비정질 실리콘으로 형성할 수 있다. 접합영역(130)은 설계에 따라 붕소(B) 또는 인(P)을 포함하는 불순물을 확산이나 이온주입 공정으로 게이트(120)의 양측면에 형성한다.Referring to FIG. 1, a substrate 100 made of a semiconductor element such as silicon (Si) in which an active region is defined by a trench oxide film 105 is prepared. The gate oxide film 110, the gate 120, and the junction region 130 are formed on the active region of the substrate 100 by using a known process. The gate oxide layer 110 may be formed by thermally oxidizing the substrate 100, and the gate 120 may be formed of a conductive material, for example, polysilicon, single crystal silicon, epitaxial silicon, or amorphous silicon. . The junction region 130 may form impurities including boron (B) or phosphorus (P) on both sides of the gate 120 by a diffusion or ion implantation process, depending on the design.
게이트(120)가 형성된 기판(100) 전면상에 산화막(140)을 형성한다. 산화막(140) 형성에는 증착법을 사용할 수 있다. 게이트(120)를 비롯한 기판(100) 전면상에 형성된 산화막(140) 상에 질화막(150)을 형성한다. 질화막(150)의 형성에 있어서도 산화막(140)에서와 마찬가지로 증착법을 이용할 수 있다.An oxide layer 140 is formed on the entire surface of the substrate 100 on which the gate 120 is formed. The deposition method may be used to form the oxide film 140. The nitride film 150 is formed on the oxide film 140 formed on the entire surface of the substrate 100 including the gate 120. Also in the formation of the nitride film 150, a vapor deposition method can be used as in the oxide film 140.
도 2를 참조하면, 식각 공정으로 질화막(150)과 산화막(140)을 일부 제거하여 게이트(120)의 양측벽에 산화막(140)과 질화막(150;이하, 스페이서 또는 스페이서 질화막)이 형성된 트랜지스터(A,B)를 형성한다. 이때, 게이트(120)의 양측벽에 형성된 산화막(140a)은 "L"자형으로 형태를 띄고, 스페이서 질화막(150)은 그 "L"자형 산화막(140a) 상에 올려진 형태를 띄게 된다. 한편, 도 1 내지 도 2에선 게이트(120)의 양측벽에 두 개의 막(140a,150a)이 형성되었지만, 그 이상의 복합막, 예를 들어, 산화막과 질화막과 산화막이 3중으로 겹쳐진 형태로 형성할 수 있다.Referring to FIG. 2, a transistor in which an oxide layer 140 and a nitride layer 150 (hereinafter, referred to as a spacer or a spacer nitride layer) are formed on both sidewalls of the gate 120 by partially removing the nitride layer 150 and the oxide layer 140 by an etching process. A, B) is formed. At this time, the oxide film 140a formed on both side walls of the gate 120 has a shape of "L" shape, and the spacer nitride film 150 has a shape of being placed on the "L" shape oxide film 140a. Meanwhile, although two films 140a and 150a are formed on both side walls of the gate 120 in FIGS. 1 and 2, more composite films, for example, an oxide film, a nitride film, and an oxide film may be formed in the form of three layers. Can be.
도 3을 참조하면, 트랜지스터(A,B)가 형성된 기판(100) 전면상에 포토레지스트(170)를 도포한다. 여기서, 기판(100) 전면을 가리는 역할을 하는 막질은 본 실시예의 포토레지스트(170)에 한정되지 아니하고 임의적이다.Referring to FIG. 3, the photoresist 170 is coated on the entire surface of the substrate 100 on which the transistors A and B are formed. Here, the film quality that serves to cover the entire surface of the substrate 100 is not limited to the photoresist 170 of the present embodiment and is arbitrary.
도 4를 참조하면, 기판(100) 전면에 도포된 포토레지스트(170)의 일부를 제거한다. 그리하여, 높이가 낮아진 포토레지스트(170a)의 표면위로 게이트(120) 상단 일부분이 외부로 노출되도록 한다.Referring to FIG. 4, a portion of the photoresist 170 applied to the entire surface of the substrate 100 is removed. Thus, the upper portion of the gate 120 is exposed to the outside on the surface of the lowered photoresist 170a.
그런 다음, 게이트(120) 양측벽에 형성된 산화막(140a)을 제거하여 게이트(120)의 상단 측벽이 노출되도록 한다. 여기서의 산화막(140a) 제거는 습식 세정(wet cleaning)을 적용할 수 있고, 기타 산화막을 선택적으로 식각할 수 있는 여하한 공정도 적용 가능하다. 그결과, 게이트(120)와 스페이서(150a) 사이에는 게이트(120)의 표면 높이보다 낮은 표면을 갖는 산화막(140a)이 형성된다. 즉, 산화막(140a) 제거 공정 이후에는, 게이트(120)와 스페이서(150a) 사이에는 리세스된 영역이 형성되어진다. 리세스된 영역의 폭과 깊이는 산화막 공정 조건(예: 산화막 증착 두께, 산화막 제거시간, 케미컬 등)에 따라 조절될 것이나, 적절한 좁은 폭과 큰 깊이를 가져서 후속하는 막질 증착시 리세스된 영역이 매립되지 않아 에어 갭이 남아있을 정도인 것이 바람직하다.Then, the oxide layer 140a formed on both sidewalls of the gate 120 is removed to expose the top sidewall of the gate 120. The oxide film 140a may be removed by wet cleaning, and any other process of selectively etching the oxide film may be applied. As a result, an oxide film 140a having a surface lower than the surface height of the gate 120 is formed between the gate 120 and the spacer 150a. That is, after the oxide film 140a is removed, a recessed region is formed between the gate 120 and the spacer 150a. The width and depth of the recessed region will be adjusted according to the oxide process conditions (e.g. oxide deposition thickness, oxide removal time, chemical, etc.), but the appropriate narrow width and depth will allow the recessed region to be deposited during subsequent film deposition. It is preferable that the gap is not embedded so that an air gap remains.
도 5를 참조하면, 잔류된 포토레지스트(170a)를 제거한 후, 기판(100) 전면상에 금속막(190)을 형성한다. 금속막(190)은 게이트(120)의 상단부와 기판(100)과 스페이서(150a)와 리세스된 영역을 덮는다. 여기서, 금속막(190)은 리세스된 영역의 큰 깊이 때문에 리세스된 영역을 완전히 매립하지 못하고 부분적으로만 매립한다. 따라서, 게이트(120)와 스페이서(150a) 사이에 형성된 산화막(140a) 위로는 금속막(190)에 의해 막혀진 에어 갭(200)이 형성된다.Referring to FIG. 5, after the remaining photoresist 170a is removed, the metal film 190 is formed on the entire surface of the substrate 100. The metal layer 190 covers the upper end of the gate 120, the substrate 100, the spacer 150a, and the recessed region. Here, the metal film 190 does not completely fill the recessed region because of the large depth of the recessed region, but only partially fills the recessed region. Thus, an air gap 200 that is blocked by the metal layer 190 is formed on the oxide layer 140a formed between the gate 120 and the spacer 150a.
여기서의 금속막(190)은 실리콘과 반응하여 실리사이드(silicide)막을 형성할 금속, 예를 들어, 타이타늄(Ti), 코발트(Co), 백금(Pt), 니켈(Ni), 팔라듐(Pd), 또는 기타 내열성 금속(refractory metal)을 증착하여 형성한다. Herein, the metal film 190 is a metal which will react with silicon to form a silicide film, for example, titanium (Ti), cobalt (Co), platinum (Pt), nickel (Ni), palladium (Pd), Or by depositing other refractory metals.
한편, 양 트랜지스터(A,B) 중에서 어느 하나의 트랜지스터(A)만을 실리사이드 공정을 적용하고, 다른 하나의 트랜지스터(B)는 실리사이드 공정을 적용하지 않을 경우에는 실리사이드 공정을 적용하지 아니할 트랜지스터(B) 전면상에 실리사이드 반응을 방지할 수 있는 소정의 막(180)으로 마스킹한다. 이 트랜지스터(B)의 게이트(120) 양측벽에도 에어 갭(200')이 형성될 수 있다.On the other hand, when only one of the transistors (A) of both transistors (A, B) is applied to the silicide process, and the other transistor (B) does not apply the silicide process, the transistor (B) not to apply the silicide process It is masked with a predetermined film 180 which can prevent silicide reaction on the front surface. An air gap 200 ′ may also be formed on both sidewalls of the gate 120 of the transistor B.
도 6을 참조하면, 실리사이드 공정을 위하여 열공정을 진행한다. 이 열공정에 의해서 금속막(190)은 실리콘으로 구성된 게이트(120)와 접합영역(130)과 반응하여 금속실리사이드막(190a,190b), 예를 들어, 타이타늄 실리사이드(TiSi2)막, 코발트 실리사이드(CoSi2)막, 백금 실리사이드(PtSi2), 팔라듐 실리사이드(PdSi2 )막, 또는 니켈 실리사이드(NiSi2)막으로 형성된다. 실리사이드 반응을 하지 않은 금속막은 습식 식각 등으로 제거한다.Referring to FIG. 6, a thermal process is performed for the silicide process. By the thermal process, the metal film 190 reacts with the gate 120 made of silicon and the junction region 130 to form metal silicide films 190a and 190b, for example, a titanium silicide (TiSi 2 ) film and a cobalt silicide. (CoSi 2 ) film, platinum silicide (PtSi 2 ), palladium silicide (PdSi 2 ) film, or nickel silicide (NiSi 2 ) film. The metal film not subjected to the silicide reaction is removed by wet etching or the like.
여기서, 도 5에 도시된 바와 같이, 금속막(190)은 게이트(120)의 상단 표면 뿐만 아니라 게이트(120)의 양측벽의 상단부까지 형성되므로, 게이트(120) 상에 형성되는 금속실리사이드막(190a)은 게이트(120)의 상부 표면뿐만 아니라 그 측벽 상부에도 형성된다. 즉, 게이트(120) 상의 금속실리사이드막(190a)은 상대적으로 넓은 두께를 가진 가장자리부와 상대적으로 좁은 두께를 가진 미들부로 형성된다. 이에 따라, 게이트(120) 상에 형성되는 금속실리사이드막(190a)은 접합영역(130) 상에 형성되는 금속실리사이드막(190b)에 비해 큰 두께를 가진다.Here, as shown in FIG. 5, the metal film 190 is formed not only on the top surface of the gate 120 but also on the top portions of both side walls of the gate 120, so that the metal silicide film formed on the gate 120 ( 190a is formed on the top surface of the gate 120 as well as on top of the sidewalls thereof. That is, the metal silicide layer 190a on the gate 120 is formed of an edge portion having a relatively wide thickness and a middle portion having a relatively narrow thickness. Accordingly, the metal silicide layer 190a formed on the gate 120 has a larger thickness than the metal silicide layer 190b formed on the junction region 130.
한 번의 실리사이드 공정으로 접합영역(130) 상에는 얇은 두께를 가지는 금속실리사이드막(190b)을 형성하고, 게이트(120) 상에는 두꺼운 두께를 가진 금속실리사이드막(190a)을 형성하게 된다. 접합영역 상에는 실리콘 소모가 크지 않도록 얇은 금속실리사이드막 형성이 요구되고, 게이트 상에는 낮은 저항을 갖도록 두꺼운 금속실리사이드막 형성이 요구되므로, 본 실시예의 금속실리사이드 공정은 이 두 요구를 충분히 충족시킨다.In one silicide process, a thin metal silicide layer 190b is formed on the junction region 130, and a metal silicide layer 190a having a thick thickness is formed on the gate 120. Since the formation of a thin metal silicide film is required to minimize silicon consumption on the junction region and the formation of a thick metal silicide film to have a low resistance on the gate, the metal silicide process of this embodiment satisfies these two requirements sufficiently.
상기와 같은 일련의 공정을 거치게 되면, 게이트(120) 양측벽에는 리세스된 산화막(140a) 형성에 따른 에어 갭(200)이 형성되므로, 게이트(120)와 접합영역(130) 사이에 유발되는 기생 용량(parasitic capacitance)이 억제 또는 제거된다. 그리고, 게이트(120) 상부 표면 및 양측 가장자리부에 두껍고 넓은 금속실리사이드막(190a)이 형성된다. 따라서, 선폭이 줄어들게 되더라도 증대된 표면적과 두께를 가지는 금속실리사이드막을 형성할 수 있어서 더 우수한 전도성, 즉 낮은 저항을 갖는 반도체 소자를 제조할 수 있다.After the series of processes as described above, the air gap 200 is formed on both sidewalls of the gate 120 to form the recessed oxide layer 140a, which is caused between the gate 120 and the junction region 130. Parasitic capacitance is suppressed or eliminated. In addition, a thick and wide metal silicide layer 190a is formed on the upper surface and both edges of the gate 120. Therefore, even if the line width is reduced, a metal silicide film having an increased surface area and thickness can be formed, whereby a semiconductor device having better conductivity, that is, low resistance can be manufactured.
이상의 상세한 설명은 본 발명을 예시하는 것이다. 또한 전술한 내용은 본 발명의 바람직한 실시 형태를 나타내고 설명하는 것에 불과하며, 본 발명은 다양한 다른 조합, 변경 및 환경에서 사용할 수 있다. 그리고, 본 명세서에 개시된 발명의 개념의 범위, 저술한 개시 내용과 균등한 범위 및/또는 당업계의 기술 또는 지식의 범위 내에서 변경 또는 수정이 가능하다. 전술한 실시예들은 본 발명을 실시하는데 있어 최선의 상태를 설명하기 위한 것이며, 본 발명과 같은 다른 발명을 이용하는데 당업계에 알려진 다른 상태로의 실시, 그리고 발명의 구체적인 적용 분야 및 용도에서 요구되는 다양한 변경도 가능하다. 따라서, 이상의 발명의 상세한 설명은 개시된 실시 상태로 본 발명을 제한하려는 의도가 아니다. 또한 첨부된 청구범위는 다른 실시 상태도 포함하는 것으로 해석되어야 한다.The foregoing detailed description illustrates the present invention. In addition, the foregoing description merely shows and describes preferred embodiments of the present invention, and the present invention can be used in various other combinations, modifications, and environments. And, it is possible to change or modify within the scope of the concept of the invention disclosed in this specification, the scope equivalent to the written description, and / or the skill or knowledge in the art. The above-described embodiments are for explaining the best state in carrying out the present invention, the use of other inventions such as the present invention in other state known in the art, and the specific fields of application and uses of the present invention. Various changes are also possible. Accordingly, the detailed description of the invention is not intended to limit the invention to the disclosed embodiments. Also, the appended claims should be construed to include other embodiments.
이상에서 상세히 설명한 바와 같이, 본 발명에 따르면, 게이트 양측벽에는 리세스된 산화막 형성에 따른 에어 갭이 형성된다. 따라서, 게이트와 접합영역 사이에 유발되는 기생 용량(parasitic capacitance)이 억제 또는 제거되는 효과가 있게 된다. 그리고, 게이트 상부 표면 및 양측 가장자리부에 증대된 표면적과 두께를 가지는 금속실리사이드막을 형성할 수 있게 되어, 더 우수한 전도성, 즉 낮은 저항을 갖는 반도체 소자를 제조할 수 있게 되는 효과가 있다.As described in detail above, according to the present invention, an air gap is formed on both side walls of the gate according to the formation of the recessed oxide film. Therefore, there is an effect that the parasitic capacitance caused between the gate and the junction region is suppressed or eliminated. In addition, it is possible to form a metal silicide film having an increased surface area and a thickness at the gate upper surface and both edge portions, thereby producing a semiconductor device having better conductivity, that is, lower resistance.
도 1 내지 도 6은 본 발명에 따른 에어 갭을 갖는 반도체 소자의 제조 방법을 설명하기 위한 공정별 단면도이다.1 to 6 are process cross-sectional views illustrating a method of manufacturing a semiconductor device having an air gap according to the present invention.
< 도면의 주요부분에 대한 부호의 설명 ><Description of Symbols for Major Parts of Drawings>
100; 기판 105; 트랜치 산화막100; Substrate 105; Trench oxide
110; 게이트 산화막 120; 게이트110; A gate oxide film 120; gate
130; 접합영역 140,140a,140b; 산화막130; Junction regions 140,140a, 140b; Oxide film
150,150a; 스페이서 170,170a; 포토레지스트150,150a; Spacer 170, 170a; Photoresist
180; 실리사이드 방지막 190; 금속막180; Silicide prevention layer 190; Metal film
190a,190b; 금속실리사이드막 200,200'; 에어 갭190a, 190b; Metal silicide film 200,200 '; Air gap
Claims (7)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020040046681A KR20050121521A (en) | 2004-06-22 | 2004-06-22 | Method for manufacturing semiconductor device having air gaps |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020040046681A KR20050121521A (en) | 2004-06-22 | 2004-06-22 | Method for manufacturing semiconductor device having air gaps |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR20050121521A true KR20050121521A (en) | 2005-12-27 |
Family
ID=37293661
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020040046681A KR20050121521A (en) | 2004-06-22 | 2004-06-22 | Method for manufacturing semiconductor device having air gaps |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR20050121521A (en) |
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2004
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