DE102017126049A1 - SEMICONDUCTOR COMPONENT AND METHOD FOR THE PRODUCTION THEREOF - Google Patents

SEMICONDUCTOR COMPONENT AND METHOD FOR THE PRODUCTION THEREOF Download PDF

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Abstract

Bei einem Verfahren zur Herstellung eines Halbleiter-Bauelements wird eine Gate-Struktur über einer Kanalschicht und einer dielektrischen Trennschicht hergestellt. Eine erste Seitenwand-Abstandshalterschicht wird auf einer Seitenfläche der Gate-Struktur hergestellt. Eine Opferschicht wird so hergestellt, dass ein oberer Teil der Gate-Struktur mit der ersten Seitenwand-Abstandshalterschicht frei von der Opferschicht ist und ein unterer Teil der Gate-Struktur mit der ersten Seitenwand-Abstandshalterschicht in der ersten Opferschicht eingebettet ist. Zwischen dem unteren Teil der Gate-Struktur und der Opferschicht wird ein Zwischenraum durch Entfernen zumindest eines Teils der ersten Seitenwand-Abstandshalterschicht hergestellt. Nachdem die erste Seitenwand-Abstandshalterschicht entfernt worden ist, wird ein Luftspalt zwischen dem unteren Teil der Gate-Struktur und der Opferschicht durch Herstellen einer zweiten Seitenwand-Abstandshalterschicht über der Gate-Struktur hergestellt.

Figure DE102017126049A1_0000
In a method of manufacturing a semiconductor device, a gate structure is fabricated over a channel layer and a dielectric isolation layer. A first sidewall spacer layer is fabricated on a side surface of the gate structure. A sacrificial layer is formed such that an upper part of the gate structure having the first sidewall spacer layer is free of the sacrificial layer and a lower part of the gate structure is embedded with the first sidewall spacer layer in the first sacrificial layer. Between the lower part of the gate structure and the sacrificial layer, a gap is made by removing at least part of the first sidewall spacer layer. After the first sidewall spacer layer has been removed, an air gap is established between the bottom of the gate structure and the sacrificial layer by forming a second sidewall spacer layer over the gate structure.
Figure DE102017126049A1_0000

Description

Diese Anmeldung beansprucht die Priorität der am 29. August 2017 eingereichten vorläufigen Patentanmeldung mit dem Aktenzeichen 62/551.669, die durch Bezugnahme aufgenommen ist.This application claims priority to Provisional Patent Application Serial No. 62 / 551,669 filed Aug. 29, 2017, which is incorporated by reference.

Technisches GebietTechnical area

Die Erfindung betrifft Verfahren zur Herstellung von integrierten Halbleiterschaltkreisen und insbesondere ein Verfahren zur Herstellung von HalbleiterBauelementen mit Finnen-Feldeffekttransistoren (FinFETs) sowie Halbleiter-Bauelemente.The invention relates to methods for the production of semiconductor integrated circuits and more particularly to a method of manufacturing semiconductor devices with fin field effect transistors (FinFETs) and semiconductor devices.

Hintergrundbackground

Wenn die Halbleiterindustrie neue Generationen von integrierten Schaltkreisen (ICs) mit höherer Leistung und größerer Funktionalität einführt, nimmt die Dichte der Elemente, die die ICs bilden, zu, während die Abmessungen und die Abstände zwischen Komponenten oder Elementen der ICs verringert werden, was zu verschiedenen Problemen führt. Wenn zum Beispiel der Abstand zwischen jeweils zwei benachbarten leitfähigen Strukturelementen abnimmt, nimmt die resultierende Kapazität (parasitäre Kapazität) zu. Die erhöhte Kapazität führt zu einem Anstieg des Energieverbrauchs und einer Zunahme der resistiv-kapazitiven (RC) Zeitkonstante, d. h. zu einem Anstieg von Signalverzögerungen. Die Kapazität zwischen zwei benachbarten leitfähigen Strukturelementen ist eine Funktion der Dielektrizitätskonstante (k-Wert) eines Isoliermaterials, das in den Zwischenraum zwischen den leitfähigen Strukturelementen gefüllt ist (sowie eine Funktion eines Abstands zwischen den leitfähigen Strukturelementen und einer Größe der Seitenflächen der leitfähigen Strukturelemente). Daher hängt die weitere Verbesserung der Leistung und Funktionalität von Halbleiterschaltkreisen von der Entwicklung von Isoliermaterialien (dielektrischen Materialien) mit niedrigen k-Werten ab. Da die Substanz mit der niedrigsten Dielektrizitätskonstante Luft ist (k = 1,0), werden Luftspalte hergestellt, um den effektiven k-Wert von leitfähigen Schichten weiter zu verringern.As the semiconductor industry introduces new generations of integrated circuits (ICs) with higher performance and greater functionality, the density of the elements forming the ICs increases while the dimensions and spacing between components or elements of the ICs are reduced, resulting in different Problems leads. For example, when the distance between each two adjacent conductive features decreases, the resulting capacitance (parasitic capacitance) increases. The increased capacitance leads to an increase in power consumption and an increase in the resistive-capacitive (RC) time constant, ie. H. to an increase of signal delays. The capacitance between two adjacent conductive features is a function of the dielectric constant (k-value) of an insulating material filled in the gap between the conductive features (as well as a function of a spacing between the conductive features and a size of the faces of the conductive features). Therefore, the further improvement in performance and functionality of semiconductor circuits is dependent on the development of low k insulating materials (dielectric materials). Since the substance with the lowest dielectric constant is air (k = 1.0), air gaps are created to further reduce the effective k-value of conductive layers.

Figurenlistelist of figures

Aspekte der vorliegenden Erfindung lassen sich am besten anhand der nachstehenden detaillierten Beschreibung in Verbindung mit den beigefügten Zeichnungen verstehen. Es ist zu beachten, dass entsprechend der üblichen Praxis in der Branche verschiedene Elemente nicht maßstabsgetreu gezeichnet sind. Vielmehr können der Übersichtlichkeit der Erörterung halber die Abmessungen der verschiedenen Elemente beliebig vergrößert oder verkleinert sein.

  • 1A zeigt eine perspektivische Darstellung eines Halbleiter-Bauelements mit Luftspalten, die zu einer Gate-Elektrode benachbart sind, gemäß einer Ausführungsform der vorliegenden Erfindung. Die 1B und 1C zeigen Misch-Darstellungen aus einer Schnittansicht und einer Seitenansicht eines Halbleiter-Bauelements mit Luftspalten, die zu einer Gate-Elektrode benachbart sind, gemäß einer Ausführungsform der vorliegenden Erfindung. 1D ist eine vergrößerte Darstellung, die dem Bereich A1 von 1B entspricht.
  • Die 2A bis 2C zeigen verschiedene Stufen eines Halbleiter-Bauelement-Herstellungsprozesses gemäß einer Ausführungsform der vorliegenden Erfindung. 2A zeigt eine Draufsicht, 2B zeigt eine Schnittansicht, die der Linie X1 - X1 von 2A entspricht, und 2C zeigt eine Schnittansicht, die der Linie Y1 - Y1 von 2A entspricht.
  • 3A zeigt eine der verschiedenen Stufen eines Halbleiter-Bauelement-Herstellungsprozesses gemäß einer Ausführungsform der vorliegenden Erfindung.
  • 3B zeigt eine der verschiedenen Stufen eines Halbleiter-Bauelement-Herstellungsprozesses gemäß einer Ausführungsform der vorliegenden Erfindung.
  • 3C zeigt eine der verschiedenen Stufen eines Halbleiter-Bauelement-Herstellungsprozesses gemäß einer Ausführungsform der vorliegenden Erfindung.
  • 3D zeigt eine der verschiedenen Stufen eines Halbleiter-Bauelement-Herstellungsprozesses gemäß einer Ausführungsform der vorliegenden Erfindung.
  • 3E zeigt eine der verschiedenen Stufen eines Halbleiter-Bauelement-Herstellungsprozesses gemäß einer Ausführungsform der vorliegenden Erfindung.
  • 3F zeigt eine der verschiedenen Stufen eines Halbleiter-Bauelement-Herstellungsprozesses gemäß einer Ausführungsform der vorliegenden Erfindung.
  • 4A zeigt eine der verschiedenen Stufen eines Halbleiter-Bauelement-Herstellungsprozesses gemäß einer Ausführungsform der vorliegenden Erfindung.
  • 4B zeigt eine der verschiedenen Stufen eines Halbleiter-Bauelement-Herstellungsprozesses gemäß einer Ausführungsform der vorliegenden Erfindung.
  • 4C zeigt eine der verschiedenen Stufen eines Halbleiter-Bauelement-Herstellungsprozesses gemäß einer Ausführungsform der vorliegenden Erfindung.
  • 4D zeigt eine der verschiedenen Stufen eines Halbleiter-Bauelement-Herstellungsprozesses gemäß einer Ausführungsform der vorliegenden Erfindung.
  • 4E zeigt eine der verschiedenen Stufen eines Halbleiter-Bauelement-Herstellungsprozesses gemäß einer Ausführungsform der vorliegenden Erfindung.
  • 4F zeigt eine der verschiedenen Stufen eines Halbleiter-Bauelement-Herstellungsprozesses gemäß einer Ausführungsform der vorliegenden Erfindung.
  • 4G zeigt eine der verschiedenen Stufen eines Halbleiter-Bauelement-Herstellungsprozesses gemäß einer Ausführungsform der vorliegenden Erfindung.
  • 4H zeigt eine der verschiedenen Stufen eines Halbleiter-Bauelement-Herstellungsprozesses gemäß einer Ausführungsform der vorliegenden Erfindung.
  • 5A zeigt eine der verschiedenen Stufen eines Halbleiter-Bauelement-Herstellungsprozesses gemäß einer weiteren Ausführungsform der vorliegenden Erfindung.
  • 5B zeigt eine der verschiedenen Stufen eines Halbleiter-Bauelement-Herstellungsprozesses gemäß einer weiteren Ausführungsform der vorliegenden Erfindung.
  • 5C zeigt eine der verschiedenen Stufen eines Halbleiter-Bauelement-Herstellungsprozesses gemäß einer weiteren Ausführungsform der vorliegenden Erfindung.
  • 5D zeigt eine der verschiedenen Stufen eines Halbleiter-Bauelement-Herstellungsprozesses gemäß einer weiteren Ausführungsform der vorliegenden Erfindung.
  • 5E zeigt eine der verschiedenen Stufen eines Halbleiter-Bauelement-Herstellungsprozesses gemäß einer weiteren Ausführungsform der vorliegenden Erfindung.
  • 5F zeigt eine der verschiedenen Stufen eines Halbleiter-Bauelement-Herstellungsprozesses gemäß einer weiteren Ausführungsform der vorliegenden Erfindung.
  • 5G zeigt eine der verschiedenen Stufen eines Halbleiter-Bauelement-Herstellungsprozesses gemäß einer weiteren Ausführungsform der vorliegenden Erfindung.
  • 5H zeigt eine der verschiedenen Stufen eines Halbleiter-Bauelement-Herstellungsprozesses gemäß einer weiteren Ausführungsform der vorliegenden Erfindung.
  • 6A zeigt eine der verschiedenen Stufen eines Halbleiter-Bauelement-Herstellungsprozesses gemäß einer weiteren Ausführungsform der vorliegenden Erfindung.
  • 6B zeigt eine der verschiedenen Stufen eines Halbleiter-Bauelement-Herstellungsprozesses gemäß einer weiteren Ausführungsform der vorliegenden Erfindung.
  • 6C zeigt eine der verschiedenen Stufen eines Halbleiter-Bauelement-Herstellungsprozesses gemäß einer weiteren Ausführungsform der vorliegenden Erfindung.
  • 6D zeigt eine der verschiedenen Stufen eines Halbleiter-Bauelement-Herstellungsprozesses gemäß einer weiteren Ausführungsform der vorliegenden Erfindung.
  • 6E zeigt eine der verschiedenen Stufen eines Halbleiter-Bauelement-Herstellungsprozesses gemäß einer weiteren Ausführungsform der vorliegenden Erfindung.
  • 6F zeigt eine der verschiedenen Stufen eines Halbleiter-Bauelement-Herstellungsprozesses gemäß einer weiteren Ausführungsform der vorliegenden Erfindung.
  • 6G zeigt eine der verschiedenen Stufen eines Halbleiter-Bauelement-Herstellungsprozesses gemäß einer weiteren Ausführungsform der vorliegenden Erfindung.
  • 6H zeigt eine der verschiedenen Stufen eines Halbleiter-Bauelement-Herstellungsprozesses gemäß einer weiteren Ausführungsform der vorliegenden Erfindung.
  • 61 zeigt eine der verschiedenen Stufen eines Halbleiter-Bauelement-Herstellungsprozesses gemäß einer weiteren Ausführungsform der vorliegenden Erfindung.
  • 7A zeigt eine der verschiedenen Stufen eines Halbleiter-Bauelement-Herstellungsprozesses gemäß einer Ausfiihrungsform der vorliegenden Erfindung.
  • 7B zeigt eine der verschiedenen Stufen eines Halbleiter-Bauelement-Herstellungsprozesses gemäß einer Ausführungsform der vorliegenden Erfindung.
  • 7C zeigt eine der verschiedenen Stufen eines Halbleiter-Bauelement-Herstellungsprozesses gemäß einer Ausführungsform der vorliegenden Erfindung.
  • 7D zeigt eine der verschiedenen Stufen eines Halbleiter-Bauelement-Herstellungsprozesses gemäß einer Ausführungsform der vorliegenden Erfindung.
  • 8A zeigt eine der verschiedenen Stufen eines Halbleiter-Bauelement-Herstellungsprozesses gemäß einer weiteren Ausführungsform der vorliegenden Erfindung.
  • 8B zeigt eine der verschiedenen Stufen eines Halbleiter-Bauelement-Herstellungsprozesses gemäß einer weiteren Ausführungsform der vorliegenden Erfindung.
  • 8C zeigt eine der verschiedenen Stufen eines Halbleiter-Bauelement-Herstellungsprozesses gemäß einer weiteren Ausführungsform der vorliegenden Erfindung.
  • 8D zeigt eine der verschiedenen Stufen eines Halbleiter-Bauelement-Herstellungsprozesses gemäß einer weiteren Ausführungsform der vorliegenden Erfindung.
Aspects of the present invention will be best understood from the following detailed description taken in conjunction with the accompanying drawings. It should be noted that, according to common practice in the industry, various elements are not drawn to scale. Rather, for the sake of clarity of the discussion, the dimensions of the various elements can be arbitrarily increased or reduced.
  • 1A shows a perspective view of a semiconductor device with air gaps, which are adjacent to a gate electrode, according to an embodiment of the present invention. The 1B and 1C 10 are mixed views of a sectional view and a side view of a semiconductor device having air gaps adjacent to a gate electrode according to an embodiment of the present invention. 1D is an enlarged view of the area A1 from 1B equivalent.
  • The 2A to 2C show different stages of a semiconductor device Manufacturing process according to an embodiment of the present invention. 2A shows a plan view, 2 B shows a sectional view of the line X1 - X1 from 2A corresponds, and 2C shows a sectional view of the line Y1 - Y1 from 2A equivalent.
  • 3A shows one of the various stages of a semiconductor device manufacturing process according to an embodiment of the present invention.
  • 3B shows one of the various stages of a semiconductor device manufacturing process according to an embodiment of the present invention.
  • 3C shows one of the various stages of a semiconductor device manufacturing process according to an embodiment of the present invention.
  • 3D shows one of the various stages of a semiconductor device manufacturing process according to an embodiment of the present invention.
  • 3E shows one of the various stages of a semiconductor device manufacturing process according to an embodiment of the present invention.
  • 3F shows one of the various stages of a semiconductor device manufacturing process according to an embodiment of the present invention.
  • 4A shows one of the various stages of a semiconductor device manufacturing process according to an embodiment of the present invention.
  • 4B shows one of the various stages of a semiconductor device manufacturing process according to an embodiment of the present invention.
  • 4C shows one of the various stages of a semiconductor device manufacturing process according to an embodiment of the present invention.
  • 4D shows one of the various stages of a semiconductor device manufacturing process according to an embodiment of the present invention.
  • 4E shows one of the various stages of a semiconductor device manufacturing process according to an embodiment of the present invention.
  • 4F shows one of the various stages of a semiconductor device manufacturing process according to an embodiment of the present invention.
  • 4G shows one of the various stages of a semiconductor device manufacturing process according to an embodiment of the present invention.
  • 4H shows one of the various stages of a semiconductor device manufacturing process according to an embodiment of the present invention.
  • 5A shows one of the different stages of a semiconductor device Manufacturing process according to another embodiment of the present invention.
  • 5B shows one of the various stages of a semiconductor device manufacturing process according to another embodiment of the present invention.
  • 5C shows one of the various stages of a semiconductor device manufacturing process according to another embodiment of the present invention.
  • 5D shows one of the various stages of a semiconductor device manufacturing process according to another embodiment of the present invention.
  • 5E shows one of the various stages of a semiconductor device manufacturing process according to another embodiment of the present invention.
  • 5F shows one of the various stages of a semiconductor device manufacturing process according to another embodiment of the present invention.
  • 5G shows one of the various stages of a semiconductor device manufacturing process according to another embodiment of the present invention.
  • 5H shows one of the various stages of a semiconductor device manufacturing process according to another embodiment of the present invention.
  • 6A shows one of the various stages of a semiconductor device manufacturing process according to another embodiment of the present invention.
  • 6B shows one of the various stages of a semiconductor device manufacturing process according to another embodiment of the present invention.
  • 6C shows one of the various stages of a semiconductor device manufacturing process according to another embodiment of the present invention.
  • 6D shows one of the various stages of a semiconductor device manufacturing process according to another embodiment of the present invention.
  • 6E shows one of the various stages of a semiconductor device manufacturing process according to another embodiment of the present invention.
  • 6F shows one of the various stages of a semiconductor device manufacturing process according to another embodiment of the present invention.
  • 6G shows one of the various stages of a semiconductor device manufacturing process according to another embodiment of the present invention.
  • 6H shows one of the various stages of a semiconductor device manufacturing process according to another embodiment of the present invention.
  • 61 shows one of the various stages of a semiconductor device manufacturing process according to another embodiment of the present invention.
  • 7A 1 shows one of the various stages of a semiconductor device fabrication process according to an embodiment of the present invention.
  • 7B shows one of the various stages of a semiconductor device manufacturing process according to an embodiment of the present invention.
  • 7C shows one of the various stages of a semiconductor device manufacturing process according to an embodiment of the present invention.
  • 7D shows one of the various stages of a semiconductor device manufacturing process according to an embodiment of the present invention.
  • 8A shows one of the various stages of a semiconductor device manufacturing process according to another embodiment of the present invention.
  • 8B shows one of the various stages of a semiconductor device manufacturing process according to another embodiment of the present invention.
  • 8C shows one of the various stages of a semiconductor device manufacturing process according to another embodiment of the present invention.
  • 8D shows one of the various stages of a semiconductor device manufacturing process according to another embodiment of the present invention.

Detaillierte BeschreibungDetailed description

Es ist klar, dass die nachstehende Beschreibung viele verschiedene Ausführungsformen oder Beispiele zum Implementieren verschiedener Merkmale der Erfindung bereitstellt. Nachstehend werden spezielle Ausführungsformen oder Beispiele für Komponenten und Anordnungen beschrieben, um die vorliegende Erfindung zu vereinfachen. Diese sind natürlich lediglich Beispiele und sollen nicht beschränkend sein. Zum Beispiel sind die Abmessungen von Elementen nicht auf den angegebenen Bereich oder die angegebenen Werte beschränkt, sondern sie können von Prozessbedingungen und/oder gewünschten Eigenschaften des Bauelements abhängig sein. Außerdem kann die Herstellung eines ersten Elements über oder auf einem zweiten Element in der nachstehenden Beschreibung Ausführungsformen umfassen, bei denen das erste und das zweite Element in direktem Kontakt ausgebildet werden, und sie kann auch Ausführungsformen umfassen, bei denen zusätzliche Elemente zwischen dem ersten und dem zweiten Element so ausgebildet werden können, dass das erste und das zweite Element nicht in direktem Kontakt sind. Verschiedene Elemente können der Einfachheit und Übersichtlichkeit halber beliebig in verschiedenen Maßstäben gezeichnet sein. In den beigefügten Zeichnungen können einige Schichten oder Strukturelemente der Einfachheit halber weggelassen sein.It is understood that the description below provides many different embodiments or examples for implementing various features of the invention. Hereinafter, specific embodiments or examples of components and arrangements will be described in order to simplify the present invention. Of course these are just examples and should not be limiting. For example, the dimensions of elements are not limited to the specified range or values, but may be dependent upon process conditions and / or desired characteristics of the device. Moreover, the fabrication of a first element over or on a second element in the description below may include embodiments in which the first and second elements are formed in direct contact, and may also include embodiments in which additional elements are interposed between the first and second elements second element can be formed so that the first and the second element are not in direct contact. Various elements may be drawn arbitrarily in different scales for the sake of simplicity and clarity. In the accompanying drawings, some layers or structural elements may be omitted for simplicity.

Darüber hinaus können hier räumlich relative Begriffe, wie etwa „darunter befindlich“, „unter“, „untere(r)“/„unteres“, „darüber befindlich“, „obere(r)“/„oberes“ und dergleichen, zur einfachen Beschreibung der Beziehung eines Elements oder einer Struktur zu einem oder mehreren anderen Elementen oder Strukturen verwendet werden, die in den Figuren dargestellt sind. Die räumlich relativen Begriffe sollen zusätzlich zu der in den Figuren dargestellten Orientierung andere Orientierungen des in Gebrauch oder in Betrieb befindlichen Bauelements umfassen. Das Bauelement kann anders ausgerichtet werden (um 90 Grad gedreht oder in einer anderen Orientierung), und die räumlich relativen Deskriptoren, die hier verwendet werden, können ebenso entsprechend interpretiert werden. Darüber hinaus kann der Begriff „hergestellt aus“ entweder „weist auf“ oder „besteht aus“ bedeuten. Außerdem können in dem nachstehenden Herstellungsprozess ein oder mehrere weitere Schritte zwischen den beschriebenen Schritten ausgeführt werden, und die Reihenfolge der Schritte kann geändert werden.Moreover, spatially relative terms such as "underlying", "below", "lower" / "lower", "above", "upper", "upper", and the like, may be simply used Description of the relationship of an element or a structure to one or more other elements or structures are used, which are shown in the figures. The spatially relative terms are intended to include, in addition to the orientation shown in the figures, other orientations of the device in use or in service. The device may be reoriented (rotated 90 degrees or in a different orientation), and the spatially relative descriptors used herein may also be interpreted accordingly. In addition, the term "made from" may mean either "points to" or "consists of". In addition, in the following manufacturing process, one or more further steps may be performed between the described steps, and the order of the steps may be changed.

Offenbarte Ausführungsformen betreffen ein Halbleiter-Bauelement, das einen Luftspalt in einem Seitenwand-Abstandshalter einer Gate-Elektrode eines Feldeffekttransistors (FET) hat, und dessen Herstellungsverfahren. Bei einigen Ausführungsformen ist der FET ein Finnen-Feldeffekttransistor (FinFET). Die Ausführungsformen, wie etwa die, die hier offenbart werden, können im Allgemeinen nicht nur für FinFETs, sondern auch für Doppel-Gate-, Surround-Gate-, Omega-Gate- oder Gate-all-around(GAA)-Transistoren, zweidimensionale FET- und/oder Nanodraht-Transistoren oder für jedes andere geeignete Bauelement verwendet werden, das einen Gate-Seitenwand-Abstandshalter hat.Disclosed embodiments relate to a semiconductor device having an air gap in a sidewall spacer of a gate electrode of a field effect transistor (FET) and its fabrication method. In some embodiments, the FET is a fin field effect transistor (FinFET). The embodiments such as those disclosed herein may generally be used not only for FinFETs, but also for dual gate, surround gate, omega gate, or gate all around (GAA) transistors, two-dimensional FET and / or nanowire transistors or any other suitable device having a gate sidewall spacer.

Die 1A bis 1D zeigen verschiedene Darstellungen eines Halbleiter-Bauelements mit einem Luftspalt gemäß einigen Ausführungsformen der vorliegenden Erfindung. 1A zeigt eine perspektivische Darstellung eines Halbleiter-Bauelements mit Luftspalten, die zu einer Gate-Elektrode benachbart sind, gemäß einer Ausführungsform der vorliegenden Erfindung. Die 1B und 1C zeigen Misch-Darstellungen aus einer Schnittansicht und einer Seitenansicht eines Halbleiter-Bauelements mit Luftspalten, die zu einer Gate-Elektrode benachbart sind, gemäß einer Ausführungsform der vorliegenden Erfindung. 1D ist eine vergrößerte Darstellung, die dem Bereich A1 von 1B entspricht. Bei den nachstehenden Ausführungsformen kann es ein oder mehrere weitere Elemente, wie etwa eine Schicht, einen Teil oder einen Bereich, geben, die der Einfachheit halber nicht dargestellt sind.The 1A to 1D 12 show various representations of a semiconductor device having an air gap according to some embodiments of the present invention. 1A shows a perspective view of a semiconductor device with air gaps, which are adjacent to a gate electrode, according to an embodiment of the present invention. The 1B and 1C 10 are mixed views of a sectional view and a side view of a semiconductor device having air gaps adjacent to a gate electrode according to an embodiment of the present invention. 1D is an enlarged view of the area A1 from 1B equivalent. In the embodiments below, there may be one or more further elements, such as a layer, a part or a region, which are not shown for the sake of simplicity.

Die 1A bis 1D zeigen die Struktur nach der Durchführung verschiedener Schritte zum Herstellen einer FinFET-Struktur. Wie in den 1A bis 1C gezeigt ist, werden eine Source-/Drain-Struktur 60 und ein Gate 40, das eine Gate-Elektrodenschicht 44 und eine dielektrische Gate-Schicht 42 umfasst, über einem Substrat 10 hergestellt. In den 1A bis 1D weist das Halbleiter-Bauelement ein Substrat 10 auf, das eine oder mehrere Finnenstrukturen 20, zum Beispiel zwei Finnenstrukturen, hat. Es ist klar, dass die zwei Finnenstrukturen nur zur Erläuterung dargestellt sind und andere Ausführungsformen jede Anzahl von Finnenstrukturen haben können. Bei einigen Ausführungsformen werden eine oder mehrere Dummy-Finnenstrukturen benachbart zu der Finnenstruktur eines aktiven FinFET hergestellt. Die Finnenstrukturen 20 verlaufen in der x-Richtung und ragen aus einer dielektrischen Trennschicht 30 (flache Grabenisolation; STI) heraus, die in der z-Richtung über dem Substrat 10 angeordnet ist, während das Gate 40 in der y-Richtung verläuft.The 1A to 1D show the structure after performing various steps to fabricate a FinFET structure. As in the 1A to 1C is shown, a source / drain structure 60 and a gate 40 that has a gate electrode layer 44 and a gate dielectric layer 42 includes, over a substrate 10 produced. In the 1A to 1D the semiconductor device has a substrate 10 on, that one or more fin structures 20 , for example, has two fin structures. It will be understood that the two fin structures are illustrated for illustration only and other embodiments may have any number of fin structures. In some embodiments, one or more dummy fin structures adjacent to the fin structure become active FinFET produced. The fin structures 20 extend in the x-direction and protrude from a dielectric separation layer 30 (shallow trench isolation; STI) extending in the z-direction above the substrate 10 is arranged while the gate 40 in the y-direction.

Das Substrat 10 kann in Abhängigkeit von den Entwurfsanforderungen (z. B. p- oder n-Substrat) verschiedene dotierte Bereiche aufweisen. Bei einigen Ausführungsformen können die dotierten Bereiche mit p- oder n-Dotanden dotiert sein. Zum Beispiel können die dotierten Bereiche mit p-Dotanden, wie etwa Bor oder BF2, mit n-Dotanden, wie etwa Phosphor oder Arsen, und/oder mit Kombinationen davon dotiert sein. Die dotierten Bereiche können für einen n-FinFET oder alternativ für einen p-FinFET konfiguriert sein.The substrate 10 may have different doped regions depending on the design requirements (eg, p or n substrate). In some embodiments, the doped regions may be doped with p or n dopants. For example, the doped regions may be doped with p-type dopants, such as boron or BF 2 , with n-type dopants, such as phosphorus or arsenic, and / or with combinations thereof. The doped regions may be configured for an n-FinFET or alternatively for a p-FinFET.

Bei einigen Ausführungsformen kann das Substrat 10 aus Folgendem bestehen: einem geeigneten elementaren Halbleiter, wie etwa Silizium, Diamant oder Germanium; einem geeigneten Legierungs- oder Verbindungshalbleiter, wie etwa einem Verbindungshalbleiter der Gruppe IV, z. B. Siliziumgermanium (SiGe), Siliziumcarbid (SiC), Siliziumgermaniumcarbid (SiGeC), GeSn, SiSn, SiGeSn; einem Verbindungshalbleiter der Gruppe III-V, z. B. Galliumarsenid (GaAs), Indiumgalliumarsenid (InGaAs), Indiumarsenid (InAs), Indiumphosphid (InP), Indiumantimonid (InSb), Galliumarsenphosphid (GaAsP) oder Galliumindiumphosphid (GaInP); oder dergleichen. Außerdem kann das Substrat 10 eine Epitaxialschicht aufweisen, die zur Verbesserung der Leistung verspannt sein kann, oder es kann eine Silizium-auf-Isolator(SOI)-Struktur aufweisen.In some embodiments, the substrate 10 consisting of: a suitable elemental semiconductor, such as silicon, diamond or germanium; a suitable alloy or compound semiconductor, such as a Group IV compound semiconductor, e.g. Silicon germanium (SiGe), silicon carbide (SiC), silicon germanium carbide (SiGeC), GeSn, SiSn, SiGeSn; a compound semiconductor group III-V, z. Gallium arsenide (GaAs), indium gallium arsenide (InGaAs), indium arsenide (InAs), indium phosphide (InP), indium antimonide (InSb), gallium arsenic phosphide (GaAsP) or gallium indium phosphide (GaInP); or similar. In addition, the substrate can 10 an epitaxial layer that may be strained to improve performance, or may have a silicon-on-insulator (SOI) structure.

Die Gate-Struktur 40 ist über einem Teil der Finnenstrukturen 20 angeordnet. Über den Finnenstrukturen, die nicht von der Gate-Struktur 40 bedeckt sind, wird eine Source-/Drain-Epitaxialschicht 60 hergestellt. Die Gate-Struktur 40 umfasst eine Gate-Elektrodenschicht 44 und eine dielektrische Gate-Schicht 42. Bei einigen Ausführungsformen weist die Gate-Elektrodenschicht 44 ein metallisches Material auf, das aus der Gruppe W, Cu, Ti, Ag, Al, TiAl, TiAlN, TaC, TaCN, TaSiN, Mn, Co, Pd, Ni, Re, Ir, Ru, Pt und Zr gewählt ist. Bei einigen Ausführungsformen weist die Gate-Elektrodenschicht 44 ein Metall auf, das aus der Gruppe TiN, WN, TaN und Ru gewählt ist. Es können auch Metalllegierungen, wie etwa Ti-Al, Ru-Ta, Ru-Zr, Pt-Ti, Co-Ni und Ni-Ta, und/oder Metallnitride, wie etwa WNx, TiNx, MoNx, TaNx und TaSixNy, verwendet werden. Die Gate-Elektrodenschicht 44 kann mit einem geeigneten Verfahren wie Atomlagenabscheidung (ALD), chemische Aufdampfung (CVD), physikalische Aufdampfung (PVD), Plattierung oder Kombinationen davon hergestellt werden.The gate structure 40 is over a part of the fin structures 20 arranged. About the fin structures, not from the gate structure 40 become a source / drain epitaxial layer 60 produced. The gate structure 40 includes a gate electrode layer 44 and a gate dielectric layer 42 , In some embodiments, the gate electrode layer 44 a metallic material selected from the group consisting of W, Cu, Ti, Ag, Al, TiAl, TiAlN, TaC, TaCN, TaSiN, Mn, Co, Pd, Ni, Re, Ir, Ru, Pt and Zr. In some embodiments, the gate electrode layer 44 a metal selected from TiN, WN, TaN and Ru. Also, metal alloys such as Ti-Al, Ru-Ta, Ru-Zr, Pt-Ti, Co-Ni and Ni-Ta, and / or metal nitrides such as WN x , TiN x , MoN x , TaN x and TaSi x N y , can be used. The gate electrode layer 44 can be prepared by a suitable method such as atomic layer deposition (ALD), chemical vapor deposition (CVD), physical vapor deposition (PVD), plating or combinations thereof.

Bei bestimmten Ausführungsformen der vorliegenden Erfindung umfasst die Gate-Elektrodenschicht 44 eine oder mehrere Austrittsarbeits-Einstellungsschichten (nicht dargestellt), die auf der dielektrischen Gate-Schicht 42 angeordnet sind. Die Austrittsarbeits-Einstellungsschicht besteht aus einem leitfähigen Material, wie etwa einer Einfachschicht aus TiN, TaN, TaAlC, TiC, TaC, Co, Al, TiAl, HfTi, TiSi, TaSi oder TiAlC, oder einer Mehrfachschicht aus zwei oder mehr dieser Materialien. Für einen n-Kanal-FinFET werden ein oder mehrere der Verbindungen/Elemente TaN, TaAlC, TiN, TiC, Co, TiAl, HfTi, TiSi und TaSi als die Austrittsarbeits-Einstellungsschicht verwendet, und für einen p-Kanal-FinFET werden ein oder mehrere der Verbindungen/Elemente TiAlC, Al, TiAl, TaN, TaAlC, TiN, TiC und Co als die Austrittsarbeits-Einstellungsschicht verwendet.In certain embodiments of the present invention, the gate electrode layer comprises 44 one or more work function adjustment layers (not shown) disposed on the gate dielectric layer 42 are arranged. The work function adjustment layer is made of a conductive material such as a single layer of TiN, TaN, TaAlC, TiC, TaC, Co, Al, TiAl, HfTi, TiSi, TaSi or TiAlC, or a multiple layer of two or more of these materials. For an n-channel FinFET, one or more of the compounds / elements TaN, TaAlC, TiN, TiC, Co, TiAl, HfTi, TiSi, and TaSi are used as the work function adjustment layer, and for a p-channel FinFET, one or more a plurality of the compounds / elements TiAlC, Al, TiAl, TaN, TaAlC, TiN, TiC, and Co are used as the work function adjusting layer.

Die dielektrische Gate-Schicht 42 umfasst eine oder mehrere dielektrische High-k-Schichten (die z. B. eine Dielektrizitätskonstante von mehr als 3,9 haben). Die eine oder die mehreren dielektrischen Gate-Schichten können zum Beispiel eine oder mehrere Schichten aus einem Metalloxid oder einem Silicat von Hf, Al, Zr oder Kombinationen davon und Mehrfachschichten davon umfassen. Andere geeignete Materialien sind La, Mg, Ba, Ti, Pb und Zr in der Form von Metalloxiden und Metalllegierungsoxiden und Kombinationen davon. Beispielhafte Materialien sind MgOx, BaTixOy, BaSrxTiyOz, PbTixOy, PbZrxTiyOz, SiCN, SiON, SiN, Al2O3, La2O3, Ta2O3, Y2O3, HfO2, ZrO2, HfSiON, YGexOy, YSixOy und LaAlO3 und dergleichen. Die Herstellungsverfahren für die dielektrische Gate-Schicht 42 umfassen Molekularstrahlabscheidung (MBD), ALD, PVD und dergleichen. Bei einigen Ausführungsformen hat die dielektrische Gate-Schicht 42 eine Dicke von etwa 0,5 nm bis etwa 5 nm.The gate dielectric layer 42 includes one or more high-k dielectric layers (eg, having a dielectric constant greater than 3.9). The one or more gate dielectric layers may comprise, for example, one or more layers of a metal oxide or a silicate of Hf, Al, Zr or combinations thereof and multiple layers thereof. Other suitable materials are La, Mg, Ba, Ti, Pb and Zr in the form of metal oxides and metal alloy oxides and combinations thereof. Exemplary materials are MgO x , BaTi x O y , BaSr x Ti y O z , PbTi x O y , PbZr x Ti y O z , SiCN, SiON, SiN, Al 2 O 3 , La 2 O 3 , Ta 2 O 3 , Y 2 O 3 , HfO 2 , ZrO 2 , HfSiON, YGe x O y , YSi x O y and LaAlO 3 and the like. The manufacturing methods for the gate dielectric layer 42 include molecular beam deposition (MBD), ALD, PVD and the like. In some embodiments, the gate dielectric layer 42 a thickness of about 0.5 nm to about 5 nm.

Die Gate-Struktur 40 weist weiterhin Seitenwand-Abstandshalterschichten 51 auf, wie in 1A gezeigt ist. Der Seitenwand-Abstandshalter 51 weist einen oberen Teil 56 und einen unteren Teil 53 auf. Der untere Teil 56 umfasst wiederum einen ersten Teil 52, einen zweiten Teil 54 und einen Luftspalt 50, der zwischen dem ersten Teil 52 und dem zweiten Teil 54 angeordnet ist. Der erste Teil 52 ist näher an der Gate-Elektrode 40 als an dem zweiten Teil 54 angeordnet. Der obere Teil 56 nimmt etwa die oberen 25 % der Gesamthöhe der Seitenwand-Abstandshalter 51 ein und hat keinen Luftspalt.The gate structure 40 further has sidewall spacer layers 51 on, like in 1A is shown. The sidewall spacer 51 has an upper part 56 and a lower part 53 on. The lower part 56 again comprises a first part 52 , a second part 54 and an air gap 50 that is between the first part 52 and the second part 54 is arranged. The first part 52 is closer to the gate electrode 40 as at the second part 54 arranged. The upper part 56 takes up about the top 25% of the total height of the sidewall spacers 51 and has no air gap.

1B ist eine Misch-Darstellung aus einer Schnittansicht, die eine Gate-Struktur in der x-Richtung schneidet, aber nicht die Finnenstruktur 20 schneidet, und einer Seitenansicht, die eine Seitenfläche der Source-/Drain-Epitaxialschicht 60 zeigt. Wie in 1B gezeigt ist, weist das Halbleiter-Bauelement weiterhin eine Ätzstoppschicht (ESL) 62 auf. Die ESL 62 bedeckt die Source-/Drain-Epitaxialschicht 60 und ist auf der dielektrischen Trennschicht 30 angeordnet. Die ESL, die auf den Seitenflächen der Source-/Drain-Epitaxialschicht 60 angeordnet ist, ist nicht dargestellt. 1B Fig. 12 is a mixed view of a sectional view that intersects a gate structure in the x-direction, but not the fin structure 20 and a side view showing a side surface of the source / drain epitaxial layer 60 shows. As in 1B is shown, the semiconductor device further comprises an etch stop layer (ESL) 62 on. The ESL 62 covers the source / drain epitaxial layer 60 and is on the dielectric barrier 30 arranged. The ESL, on the side surfaces of the source / drain epitaxial layer 60 is arranged is not shown.

Wie in 1B gezeigt ist, hat die Gate-Struktur 40 (oder die Seitenwand-Abstandshalterschichten 51) eine Höhe H2, die von der Oberseite der dielektrischen Trennschicht 30 gemessen wird. Eine Höhe H1 des obersten Teils des Luftspalts, die von der dielektrischen Trennschicht 30 gemessen wird, beträgt bei einigen Ausführungsformen etwa 20 bis 70 % der Höhe H2. Bei anderen Ausführungsformen beträgt die Höhe H1 etwa 30 bis 60 % der Höhe H2. Wie vorstehend dargelegt worden ist, hat der obere Teil 56 keinen Luftspalt. Mit anderen Worten, das Halbleiter-Bauelement der vorliegenden Erfindung weist im Allgemeinen einen Luftspalt in einem unteren Teil des Seitenwand-Abstandshalters auf.As in 1B shown has the gate structure 40 (or the sidewall spacer layers 51 ) a height H2 coming from the top of the dielectric interface 30 is measured. A height H1 of the uppermost part of the air gap, that of the dielectric separation layer 30 is about 20 to 70% of the height in some embodiments H2 , In other embodiments, the height is H1 about 30 to 60% of the height H2 , As stated above, the upper part has 56 no air gap. In other words, the semiconductor device of the present invention generally has an air gap in a lower portion of the sidewall spacer.

Bei einigen Ausführungsformen ist die Höhe H1 gleich einer oder größer als eine Höhe H5 der Source-/Drain-Epitaxialschicht 60. Bei anderen Ausführungsformen ist die Höhe H1 kleiner als die Höhe H5.In some embodiments, the height is H1 equal to or greater than a height H5 the source / drain epitaxial layer 60 , In other embodiments, the height is H1 less than the height H5 ,

1C zeigt eine Gate-Struktur 40 mit einer Gate-Deckisolierschicht 48. Bei dieser Struktur sind die Seitenwand-Abstandshalter 51 auf Seitenwänden der Gate-Elektrodenschicht 44 und der Gate-Deckisolierschicht 48 angeordnet. In diesem Fall beträgt die Höhe H1 des obersten Teils des Luftspalts, die von der dielektrischen Trennschicht 30 gemessen wird, bei einigen Ausführungsformen etwa 20 % mehr als die Höhe H3 der Gate-Elektrodenschicht 44, die von der Oberseite der dielektrischen Trennschicht 30 gemessen wird. Bei einigen Ausführungsformen ist der oberste Teil des Luftspalts 50 kleiner als ein oberster Teil der Gate-Elektrode 40, d. h. H1 < H3. Bei bestimmten Ausführungsformen beträgt H1 etwa 50 bis 90 % von H3. 1C shows a gate structure 40 with a gate cover insulating layer 48 , In this structure, the sidewall spacers 51 on sidewalls of the gate electrode layer 44 and the gate cover insulating layer 48 arranged. In this case, the height is H1 of the uppermost part of the air gap, that of the dielectric separation layer 30 20% more than height is measured in some embodiments H3 the gate electrode layer 44 coming from the top of the dielectric interface 30 is measured. In some embodiments, the uppermost part of the air gap 50 smaller than a top part of the gate electrode 40 ie H1 <H3. In certain embodiments, H1 is about 50 to 90% of H3.

Wie in 1D gezeigt ist, ist bei einigen Ausführungsformen eine untere Isolierschicht 56 zwischen der Unterseite des Luftspalts 50 und der dielektrischen Trennschicht 30 angeordnet. Eine Höhe H4 der unteren Isolierschicht 56 liegt bei einigen Ausführungsformen in dem Bereich von etwa 0,5 nm bis etwa 20 nm. Bei anderen Ausführungsformen liegt die Unterseite des Luftspalts 50 zu der Oberseite der dielektrischen Trennschicht 30 frei (d. h. sie kontaktiert diese direkt). Eine Breite W1 des Luftspalts 50 (die größte Breite in der x-Richtung) liegt bei einigen Ausführungsformen in dem Bereich von etwa 0,5 bis etwa 8,0 nm. Bei anderen Ausführungsformen liegt die Breite W1 in dem Bereich von etwa 1,0 nm bis etwa 5,0 nm. Der Luftspalt 50 ist ein zusammenhängender Zwischenraum, der auf einem Seitenwand-Abstandshalter hergestellt ist, und sollte von Poren in einem porösen Material unterschieden werden. Bei einigen Ausführungsformen liegt die Höhe H1 in dem Bereich von etwa 10 nm bis etwa 70 nm. Ein Seitenverhältnis des Luftspalts 50 (H1/W1) liegt bei einigen Ausführungsformen in dem Bereich von etwa 2 bis etwa 200.As in 1D is a lower insulating layer in some embodiments 56 between the bottom of the air gap 50 and the dielectric separation layer 30 arranged. A height H4 the lower insulating layer 56 is in the range of about 0.5 nm to about 20 nm in some embodiments. In other embodiments, the underside of the air gap is located 50 to the top of the dielectric separation layer 30 free (ie contact them directly). A width W1 of the air gap 50 (the largest width in the x-direction) is in the range of about 0.5 to about 8.0 nm in some embodiments. In other embodiments, the width is W1 in the range of about 1.0 nm to about 5.0 nm. The air gap 50 is a contiguous gap made on a sidewall spacer and should be distinguished from pores in a porous material. In some embodiments, the height is H1 in the range of about 10 nm to about 70 nm. An aspect ratio of the air gap 50 (H1 / W1) is in the range of about 2 to about 200 in some embodiments.

Bei einigen Ausführungsformen, die in 1C gezeigt sind, ist die Querschnittsform des Luftspalts 50 ein dünnes Oval.In some embodiments, in 1C are shown is the cross-sectional shape of the air gap 50 a thin oval.

Die 2A bis 3F zeigen verschiedene Stufen eines Halbleiter-Bauelement-Herstellungsprozesses gemäß einer Ausführungsform der vorliegenden Erfindung. Es ist klar, dass weitere Schritte vor, während und nach den in den 2A bis 3F gezeigten Prozessen vorgesehen werden können und einige der nachstehend beschriebenen Schritte bei weiteren Ausführungsformen des Verfahrens ersetzt oder weggelassen werden können. Die Reihenfolge der Schritte/Prozesse ist austauschbar. Darüber hinaus können Materialien, Konfigurationen, Abmessungen und/oder Prozesse, die denen der vorstehenden Ausführungsformen, die unter Bezugnahme auf die 1A bis 1D beschrieben worden sind, gleichen oder ähnlich sind, in den folgenden Ausführungsformen verwendet werden, und ihre detaillierte Erläuterung kann entfallen.The 2A to 3F show various stages of a semiconductor device manufacturing process according to an embodiment of the present invention. It is clear that further steps before, during and after the in the 2A to 3F can be provided and some of the steps described below in other embodiments of the method can be replaced or omitted. The sequence of steps / processes is interchangeable. In addition, materials, configurations, dimensions and / or processes similar to those of the previous embodiments, with reference to the 1A to 1D have been described, the same or similar, are used in the following embodiments, and their detailed explanation may be omitted.

2A zeigt eine Draufsicht, 2B zeigt eine Schnittansicht, die der Linie X1 - X1 von 2A entspricht, und 2C zeigt eine Schnittansicht, die der Linie Y1 - Y1 von 2A entspricht, die eine Halbleiter-Bauelementstruktur nach der Herstellung einer Polysilizium-Gate-Elektrode über einer Kanalschicht (eine Finnenstruktur) zeigen. Bei einigen Ausführungsformen ist die Polysilizium-Gate-Elektrode eine Dummy-Gate-Elektrode, die anschließend durch ein metallisches Gate ersetzt wird. 2A shows a plan view, 2 B shows a sectional view of the line X1 - X1 from 2A corresponds, and 2C shows a sectional view of the line Y1 - Y1 from 2A showing a semiconductor device structure after the formation of a polysilicon gate electrode over a channel layer (a fin structure). In some embodiments, the polysilicon gate electrode is a dummy gate electrode, which is subsequently replaced by a metallic gate.

Zunächst werden Finnenstrukturen 120 über einem Substrat 110 zum Beispiel mit einem Strukturierungsprozess hergestellt. Die Finnenstrukturen 120 können mit einem geeigneten Verfahren strukturiert werden. Die Finnenstrukturen können zum Beispiel mit einem oder mehreren fotolithografischen Prozessen, wie etwa Doppelstrukturierungs- oder Mehrfachstrukturierungsprozess, strukturiert werden. Im Allgemeinen vereinen Doppelstrukturierungs- oder Mehrfachstrukturierungsprozess fotolithografische und selbstjustierte Prozesse, sodass Strukturen erzeugt werden können, die zum Beispiel Abstände haben, die kleiner als die sind, die andernfalls mit einem einzelnen direkten fotolithografischen Prozess erzielt werden können. Zum Beispiel wird bei einer Ausführungsform eine Opferschicht über einem Substrat hergestellt und mit einem fotolithografischen Prozess strukturiert. Entlang der strukturierten Opferschicht werden Abstandshalter mit einem selbstjustierten Prozess hergestellt. Dann wird die Opferschicht entfernt, und die verbliebenen Abstandshalter, oder Dorne, können dann zum Strukturieren der Finnenstrukturen verwendet werden.First, fin structures 120 over a substrate 110 For example, produced with a structuring process. The fin structures 120 can be structured with a suitable method. For example, the fin structures may be patterned with one or more photolithographic processes, such as a double patterning or multiple patterning process. In general, double structuring or multiple structuring processes combine photolithographic and self-aligned processes so that structures can be created that have, for example, distances smaller than those that can otherwise be achieved with a single direct photolithographic process. For example, in one embodiment, a sacrificial layer is formed over a substrate and patterned with a photolithographic process. Spacers are fabricated along the patterned sacrificial layer using a self-aligned process. Then the sacrificial layer is removed, and the remaining ones Spacers, or mandrels, can then be used to pattern the fin structures.

Nachdem die Finnenstrukturen hergestellt worden sind, wird eine dielektrische Trennschicht 130 (STI) über den Finnenstrukturen 120 und dem Substrat 110 abgeschieden. Bevor ein dielektrischer Trennbereich 130 hergestellt wird, werden bei einigen Ausführungsformen eine oder mehrere Deckschichten über dem Substrat 110 und Seitenwänden des unteren Teils der Finnenstrukturen 120 hergestellt. Bei einigen Ausführungsformen umfassen die Deckschichten eine erste Finnen-Deckschicht, die auf dem Substrat 110 und Seitenwänden des unteren Teils der Finnenstrukturen 120 hergestellt ist, und eine zweite Finnen-Deckschicht, die auf der ersten Finnen-Deckschicht hergestellt ist. Die Deckschichten haben bei einigen Ausführungsformen jeweils eine Dicke von etwa 1 nm bis etwa 20 nm. Bei einigen Ausführungsformen weist die erste Finnen-Deckschicht Siliziumoxid auf und sie hat eine Dicke von etwa 0,5 nm bis etwa 5 nm, und die zweite Finnen-Deckschicht weist Siliziumnitrid auf und hat ebenfalls eine Dicke von etwa 0,5 nm bis etwa 5 nm. Die Deckschichten können mit einem oder mehreren Verfahren abgeschieden werden, wie etwa physikalische Aufdampfung (PVD), chemische Aufdampfung (CVD) oder Atomlagenabscheidung (ALD), aber es kann auch ein anderes geeignetes Verfahren verwendet werden.After the fin structures have been fabricated, a dielectric barrier layer is formed 130 (STI) about the fin structures 120 and the substrate 110 deposited. Before a dielectric separation area 130 In some embodiments, one or more cover layers are formed over the substrate 110 and side walls of the lower part of the fin structures 120 produced. In some embodiments, the cover layers include a first fin cover layer disposed on the substrate 110 and side walls of the lower part of the fin structures 120 and a second fin cover layer made on the first fin cover layer. The cover layers, in some embodiments, each have a thickness of about 1 nm to about 20 nm. In some embodiments, the first fin cover layer comprises silicon oxide and has a thickness of about 0.5 nm to about 5 nm, and the second fin layer. Cover layer comprises silicon nitride and also has a thickness of about 0.5 nm to about 5 nm. The cover layers may be deposited by one or more methods such as physical vapor deposition (PVD), chemical vapor deposition (CVD) or atomic layer deposition (ALD). but another suitable method may be used.

Die dielektrische Trennschicht 130 kann aus den folgenden Materialien bestehen: geeigneten dielektrischen Materialien, wie etwa Siliziumoxid, Siliziumnitrid, Siliziumoxidnitrid oder Fluorsilicatglas (FSG); Low-k-Dielektrika, wie etwa mit Kohlenstoff dotierten Oxiden; Extrem-Low-k-Dielektrika, wie etwa mit porösem Kohlenstoff dotiertem Siliziumdioxid; Polymeren, wie etwa Polyimid; Kombinationen davon oder dergleichen. Bei einigen Ausführungsformen wird die dielektrische Trennschicht 130 mit einem Verfahren wie CVD, fließfähige CVD (FCVD) oder Spin-on-Glass-Prozess hergestellt, aber es kann auch ein anderes geeignetes Verfahren verwendet werden. Anschließend werden Teile der dielektrischen Trennschicht 130, die über die Oberseiten der Finnenstrukturen 120 überstehen, und Teile der Deckschichten über den Oberseiten der Finnenstrukturen 120 zum Beispiel mit einem Ätzprozess, einer chemisch-mechanische Polierung (CMP) oder dergleichen entfernt. Außerdem wird die dielektrische Trennschicht 130 ausgespart, um den oberen Teil der Finnenstrukturen 120 freizulegen. Bei einigen Ausführungsformen wird die dielektrische Trennschicht 130 mit einem einzelnen Ätzprozess oder mit mehreren Ätzprozessen ausgespart. Bei einigen Ausführungsformen, bei denen die dielektrische Trennschicht 130 aus Siliziumoxid besteht, kann der Ätzprozess zum Beispiel eine Trockenätzung, eine chemische Ätzung oder ein Nassreinigungsprozess sein. Für die chemische Ätzung kann zum Beispiel eine fluorhaltige Chemikalie, wie etwa verdünnte Fluorwasserstoffsäure (dHF), verwendet werden. Es können auch andere Materialien, Prozesse und Abmessungen verwendet werden.The dielectric separation layer 130 may be made of the following materials: suitable dielectric materials such as silicon oxide, silicon nitride, silicon oxynitride or fluorosilicate glass (FSG); Low-k dielectrics, such as carbon-doped oxides; Extreme low-k dielectrics, such as porous carbon-doped silica; Polymers, such as polyimide; Combinations thereof or the like. In some embodiments, the dielectric separation layer becomes 130 A process such as CVD, flowable CVD (FCVD) or spin-on-glass process may be used, but another suitable method may be used. Subsequently, parts of the dielectric separation layer 130 passing over the tops of the fin structures 120 survive, and parts of the cover layers over the tops of the fin structures 120 For example, with an etching process, a chemical mechanical polishing (CMP) or the like removed. In addition, the dielectric separation layer becomes 130 recessed to the upper part of the fin structures 120 expose. In some embodiments, the dielectric separation layer becomes 130 recessed with a single etch process or with multiple etch processes. In some embodiments, where the dielectric separation layer 130 For example, the etching process may be a dry etching, a chemical etching or a wet cleaning process. For the chemical etching, for example, a fluorine-containing chemical such as dilute hydrofluoric acid (dHF) may be used. Other materials, processes and dimensions may also be used.

Nachdem die Finnenstruktur 120 hergestellt worden ist, wird ein Dummy-Gate 142, das eine dielektrische Dummy-Gate-Schicht und eine Dummy-Gate-Elektrodenschicht umfasst, über der freigelegten Finnenstruktur 120 hergestellt, die anschließend als eine Kanalschicht verwendet wird. Die dielektrische Dummy-Gate-Schicht und die Dummy-Gate-Elektrodenschicht werden anschließend zum Definieren und Herstellen der Source-/Drain-Bereiche verwendet. Bei einigen Ausführungsformen werden die dielektrische Dummy-Gate-Schicht und die Dummy-Gate-Elektrodenschicht durch Abscheiden und Strukturieren einer dielektrischen Dummy-Schicht, die über den freigelegten Finnenstrukturen 120 hergestellt ist, und einer Dummy-Elektrodenschicht über der dielektrischen Dummy-Gate-Schicht hergestellt. Die dielektrische Dummy-Schicht kann durch thermische Oxidation, CVD, Sputtern oder mit anderen Verfahren hergestellt werden, die auf dem Fachgebiet für die Herstellung einer dielektrischen Dummy-Schicht bekannt sind und verwendet werden. Bei einigen Ausführungsformen kann die dielektrische Dummy-Schicht aus den folgenden Materialien bestehen: einem oder mehreren geeigneten dielektrischen Materialien, wie etwa Siliziumoxid, Siliziumnitrid, SiCN, SiON und SiN; Low-k-Dielektrika, wie etwa mit Kohlenstoff dotierten Oxiden; Extrem-Low-k-Dielektrika, wie etwa mit porösem Kohlenstoff dotiertem Siliziumdioxid; Polymeren, wie etwa Polyimid; oder dergleichen oder Kombinationen davon. Bei einigen Ausführungsformen wird SiO2 verwendet.After the fin structure 120 has been made, becomes a dummy gate 142 comprising a dummy gate dielectric layer and a dummy gate electrode layer over the exposed fin structure 120 which is subsequently used as a channel layer. The dummy gate dielectric layer and the dummy gate electrode layer are then used to define and fabricate the source / drain regions. In some embodiments, the dummy gate dielectric layer and the dummy gate electrode layer are formed by depositing and patterning a dummy dielectric layer over the exposed fin structures 120 and a dummy electrode layer is formed over the dummy gate dielectric layer. The dummy dielectric layer may be formed by thermal oxidation, CVD, sputtering, or other methods known and used in the art for the preparation of a dummy dielectric layer. In some embodiments, the dummy dielectric layer may be composed of the following materials: one or more suitable dielectric materials such as silicon oxide, silicon nitride, SiCN, SiON, and SiN; Low-k dielectrics, such as carbon-doped oxides; Extreme low-k dielectrics, such as porous carbon-doped silica; Polymers, such as polyimide; or the like, or combinations thereof. In some embodiments, SiO 2 is used.

Anschließend wird die Dummy-Gate-Elektrodenschicht über der dielektrischen Dummy-Gate-Schicht hergestellt. Bei einigen Ausführungsformen ist die Dummy-Gate-Elektrodenschicht ein leitfähiges Material, das aus der Gruppe amorphes Silizium, Polysilizium, amorphes Germanium, Polygermanium, amorphes Siliziumgermanium, Polysiliziumgermanium, Metallnitride, Metallsilizide, Metalloxide und Metalle gewählt ist. Die Dummy-Elektrodenschicht kann durch PVD, CVD, Sputtern oder mit anderen Verfahren abgeschieden werden, die auf dem Fachgebiet zum Abscheiden von leitfähigen Materialien bekannt sind und verwendet werden. Es können auch andere leitfähige oder nicht-leitfähige Materialien verwendet werden. Bei einer Ausführungsform wird Polysilizium verwendet.Subsequently, the dummy gate electrode layer is formed over the dummy gate dielectric layer. In some embodiments, the dummy gate electrode layer is a conductive material selected from the group consisting of amorphous silicon, polysilicon, amorphous germanium, polygermanium, amorphous silicon germanium, polysilicon germanium, metal nitrides, metal silicides, metal oxides, and metals. The dummy electrode layer may be deposited by PVD, CVD, sputtering, or other methods known and used in the art for depositing conductive materials. Other conductive or non-conductive materials may also be used. In one embodiment, polysilicon is used.

Über der Dummy-Gate-Elektrodenschicht kann eine Maskenstruktur zum Unterstützen der Strukturierung hergestellt werden. Die Maskenstruktur weist eine erste Maskenschicht 144 und eine zweite Maskenschicht 146 auf, die auf der ersten Maskenschicht 144 angeordnet ist. Die Maskenstruktur weist eine oder mehrere Schichten aus SiO2, SiCN, SiON, Al2O3, SiN oder anderen geeigneten Materialien auf. Bei einigen Ausführungsformen weist die erste Maskenschicht 144 SiCN oder SiOCN auf, und die zweite Maskenschicht 146 weist Siliziumoxid auf. Unter Verwendung der Maskenstruktur als eine Ätzmaske wird die Dummy-Elektrodenschicht zu einer Dummy-Gate-Elektrode 142 strukturiert. Bei einigen Ausführungsformen wird auch die dielektrische Dummy-Schicht strukturiert, um die dielektrische Dummy-Gate-Schicht zu definieren. Auf diese Weise entstehen Dummy-Gate-Strukturen 140, die in den 2A bis 2C gezeigt sind. Die Finnenstrukturen 120 verlaufen in der x-Richtung, und die Dummy-Gate-Strukturen 140 verlaufen in der y-Richtung, die im Wesentlichen senkrecht zu der x-Richtung ist. In den 2A bis 2C sind zwei Finnenstrukturen und zwei Dummy-Gate-Strukturen dargestellt, aber die Anzahlen der Finnenstrukturen und der Dummy-Gate-Strukturen sind nicht auf zwei beschränkt.Over the dummy gate electrode layer, a mask pattern for assisting structuring can be produced. The mask structure has a first mask layer 144 and a second mask layer 146 on that on the first one mask layer 144 is arranged. The mask structure comprises one or more layers of SiO 2 , SiCN, SiON, Al 2 O 3 , SiN or other suitable materials. In some embodiments, the first mask layer 144 SiCN or SiOCN, and the second mask layer 146 has silicon oxide. By using the mask pattern as an etching mask, the dummy electrode layer becomes a dummy gate electrode 142 structured. In some embodiments, the dummy dielectric layer is also patterned to define the dummy gate dielectric layer. This creates dummy gate structures 140 that in the 2A to 2C are shown. The fin structures 120 extend in the x-direction, and the dummy gate structures 140 extend in the y-direction, which is substantially perpendicular to the x-direction. In the 2A to 2C For example, two fin structures and two dummy gate structures are shown, but the numbers of the fin structures and the dummy gate structures are not limited to two.

Die 3A bis 3F zeigen verschiedene Stufen eines Halbleiter-Bauelement-Herstellungsprozesses gemäß einer Ausführungsform der vorliegenden Erfindung. Die 3A bis 3F zeigen eine Misch-Darstellung aus einer Seitenansicht aus der Richtung Y2 von 2A und einer Schnittansicht, die der Linie X2 - X2 von 2A entspricht. In den 3A bis 3F sind ein Bereich pF für einen p-FinFET und ein Bereich nF für einen n-FinFET dargestellt, die die Finnenstruktur 120 gemeinsam verwenden. Diese Bereiche sind jedoch nicht unbedingt zueinander benachbart angeordnet. Zwischen den beiden Finnenstrukturen kann es weitere Strukturelemente geben, die eine Finnenstruktur gemeinsam verwenden oder auch nicht.The 3A to 3F show various stages of a semiconductor device manufacturing process according to an embodiment of the present invention. The 3A to 3F show a mixed representation of a side view from the direction Y2 from 2A and a sectional view of the line X2 - X2 from 2A equivalent. In the 3A to 3F For example, an area pF for a p-type FinFET and an area nF for an n-type FinFET showing the fin structure are shown 120 use together. However, these areas are not necessarily adjacent to each other. Between the two fin structures, there may be other structural elements that may or may not share a fin structure.

Wie in 3A gezeigt ist, werden Finnenstrukturen für einen p-FinFET und einen n-FinFET hergestellt. Dann wird eine Seitenwand-Abstandshalterschicht 150 über den Dummy-Gate-Strukturen 140, der Finnenstruktur 120 und der dielektrischen Trennschicht 130 hergestellt, und anschließend wird eine Schutzschicht 160 über der Seitenwand-Abstandshalterschicht 150 hergestellt, wie in 3B gezeigt ist.As in 3A 1, fin structures for a p-type FinFET and an n-type FinFET are fabricated. Then, a sidewall spacer layer becomes 150 over the dummy gate structures 140 , the fin structure 120 and the dielectric separation layer 130 and then a protective layer 160 over the sidewall spacer layer 150 made as in 3B is shown.

Die Seitenwand-Abstandshalterschicht 150 weist eine oder mehrere dielektrische Schichten auf. Bei einer Ausführungsform weist die Seitenwand-Abstandshalterschicht 150 drei Schichten mit einer ersten Teilschicht 152, die auf der Dummy-Gate-Struktur 140 angeordnet ist, einer Hauptschicht 154, die auf der ersten Teilschicht 152 angeordnet ist, und einer zweiten Teilschicht 156 auf, die auf der Hauptschicht 154 angeordnet ist, wie in 4A gezeigt ist. Bei einer anderen Ausführungsform weist die Seitenwand-Abstandshalterschicht 150 zwei Schichten mit einer ersten Teilschicht 152, die auf der Dummy-Gate-Struktur 140 angeordnet ist, und einer Hauptschicht 154 auf, die auf der ersten Teilschicht 152 angeordnet ist, wie in 5A gezeigt ist. Bei anderen Ausführungsformen weist die Seitenwand-Abstandshalterschicht 150 nur eine Schicht, die Hauptschicht 154, auf, wie in 6A gezeigt ist.The sidewall spacer layer 150 has one or more dielectric layers. In one embodiment, the sidewall spacer layer 150 three layers with a first sub-layer 152 on the dummy gate structure 140 is arranged, a main layer 154 that on the first sublayer 152 is arranged, and a second sub-layer 156 on that on the main layer 154 is arranged as in 4A is shown. In another embodiment, the sidewall spacer layer 150 two layers with a first sub-layer 152 on the dummy gate structure 140 is arranged, and a main layer 154 on that on the first sub-layer 152 is arranged as in 5A is shown. In other embodiments, the sidewall spacer layer 150 only one layer, the main layer 154 , on, as in 6A is shown.

Die Hauptschicht 154 besteht aus einem anderen Material als die erste Teilschicht 152 und die zweite Teilschicht 156. Bei einigen Ausführungsformen weisen die Hauptschicht 154, die erste Teilschicht 152 und die zweite Teilschicht 156 Siliziumoxid, SiN, SiOCN, SiCN, AlO, AlCO oder AlCN oder ein anderes geeignetes dielektrisches Material auf. Bei bestimmten Ausführungsformen weisen die erste Teilschicht 152 und die zweite Teilschicht 156 SiOCN auf, und die Hauptschicht 154 weist Siliziumoxidnitrid auf. Bei einigen Ausführungsformen liegt die Dicke der ersten Teilschicht 152 in dem Bereich von etwa 1 nm bis etwa 5 nm, die Dicke der Hauptschicht 154 liegt in dem Bereich von etwa 2 nm bis etwa 10 nm, und die Dicke der zweiten Teilschicht 156 liegt in dem Bereich von 1 nm bis etwa 5 nm. Somit liegt bei einigen Ausführungsformen die Gesamtdicke der Seitenwand-Abstandshalterschicht 150 in dem Bereich von etwa 2 nm bis etwa 25 nm. Bei bestimmten Ausführungsformen liegt die Gesamtdicke der Seitenwand-Abstandshalterschicht 150 in dem Bereich von etwa 5 nm bis etwa 15 nm. Die Schichten der Seitenwand-Abstandshalterschicht 150 können jeweils durch CVD, PVD oder ALD hergestellt werden. Die Schutzschicht 160 besteht aus einem anderen Material als die Seitenwand-Abstandshalterschicht 150, und sie besteht bei einigen Ausführungsformen aus SiN.The main layer 154 consists of a different material than the first sub-layer 152 and the second sub-layer 156 , In some embodiments, the main layer 154 , the first sub-layer 152 and the second sub-layer 156 Silicon oxide, SiN, SiOCN, SiCN, AlO, AlCO or AlCN or other suitable dielectric material. In certain embodiments, the first sub-layer 152 and the second sub-layer 156 SiOCN on, and the main layer 154 has silicon oxide nitride. In some embodiments, the thickness of the first sub-layer is 152 in the range of about 1 nm to about 5 nm, the thickness of the main layer 154 is in the range of about 2 nm to about 10 nm, and the thickness of the second sub-layer 156 is in the range of 1 nm to about 5 nm. Thus, in some embodiments, the total thickness of the sidewall spacer layer is 150 in the range of about 2 nm to about 25 nm. In certain embodiments, the total thickness of the sidewall spacer layer is 150 in the range of about 5 nm to about 15 nm. The sidewall spacer layer layers 150 can each be made by CVD, PVD or ALD. The protective layer 160 is made of a different material than the sidewall spacer layer 150 and, in some embodiments, is SiN.

Nachdem die Schutzschicht 160 hergestellt worden ist, wird der p-FinFET-Bereich pF mit einer Deckschicht 162 bedeckt, wie in 3C gezeigt ist. Die Deckschicht 162 ist bei einigen Ausführungsformen eine Fotoresist-Struktur. Dann werden die Schutzschicht 160 und die Seitenwand-Abstandshalterschicht 150, die über den Source-/Drain-Bereichen der Finnenstruktur 120 angeordnet ist und nicht von der Dummy-Gate-Struktur und der Deckschicht 162 bedeckt ist, entfernt, wie in 3D gezeigt ist. Anschließend wird eine Source-/Drain-Epitaxialschicht 170 über den freigelegten Source-/Drain-Bereichen der Finnenstruktur 120 hergestellt, nachdem die Deckschicht 162 entfernt worden ist, wie in 3E gezeigt ist. Nachdem die Source-/Drain-Epitaxialschicht 170 für den p-FinFET hergestellt worden ist, wird die Schutzschicht 160 in dem n-Bereich entfernt, wie in 3F gezeigt ist. Bei einigen Ausführungsformen wird eine n-Source-/Drain-Epitaxialschicht auch für den n-FinFET hergestellt, während der p-Bereich von der Deckschicht bedeckt ist, wie vorstehend dargelegt worden ist.After the protective layer 160 has been made, the p-type FinFET region pF with a cover layer 162 covered, as in 3C is shown. The cover layer 162 In some embodiments, it is a photoresist pattern. Then the protective layer 160 and the sidewall spacer layer 150 over the source / drain regions of the fin structure 120 is arranged and not by the dummy gate structure and the cover layer 162 covered, away, as in 3D is shown. Subsequently, a source / drain epitaxial layer 170 over the exposed source / drain regions of the fin structure 120 made after the top coat 162 has been removed, as in 3E is shown. After the source / drain epitaxial layer 170 for the p-FinFET, the protective layer becomes 160 removed in the n-range, as in 3F is shown. In some embodiments, an n-type source / drain epitaxial layer is also made for the n-type FinFET while the p-type region is covered by the overcoat layer, as set forth above.

Die Materialien, die für die Source-/Drain-Epitaxialschicht 170 verwendet werden, können für die n- und die p-FinFETs unterschiedlich sein, sodass eine Art von Material für die n-FinFETs verwendet wird, um eine Zugspannung in den Kanalbereich einzutragen, und eine andere Art von Material für die p-FinFETs verwendet wird, um eine Druckspannung einzutragen. Zum Beispiel kann SiP oder SiC zum Herstellen von n-FinFETs verwendet werden, und SiGe oder Ge kann zum Herstellen von p-FinFETs verwendet werden. Es können auch andere Materialien verwendet werden. Bei einigen Ausführungsformen weist die Source-/Drain-Epitaxialschicht 170 zwei oder mehr Epitaxialschichten mit unterschiedlichen Zusammensetzungen und/oder unterschiedlichen Dotierungskonzentrationen auf. The materials used for the source / drain epitaxial layer 170 may be different for the n-type and p-type finFETs, so that one type of material is used for the n-type finFETs to introduce a tensile strain into the channel region and another type of material is used for the p-type finFETs to enter a compressive stress. For example, SiP or SiC may be used to fabricate n-FinFETs, and SiGe or Ge may be used to make p-FinFETs. Other materials may be used. In some embodiments, the source / drain epitaxial layer 170 two or more epitaxial layers with different compositions and / or different doping concentrations.

Die 4A bis 4H zeigen verschiedene Stufen eines Halbleiter-Bauelement-Herstellungsprozesses gemäß einer Ausführungsform der vorliegenden Erfindung. Es ist klar, dass weitere Schritte vor, während und nach den in den 4A bis 4H gezeigten Prozessen vorgesehen werden können und einige der nachstehend beschriebenen Schritte bei weiteren Ausführungsformen des Verfahrens ersetzt oder weggelassen werden können. Die Reihenfolge der Schritte/Prozesse ist austauschbar. Darüber hinaus können Materialien, Konfigurationen, Abmessungen und/oder Prozesse, die denen der vorstehenden Ausführungsformen, die unter Bezugnahme auf die 1A bis 3F beschrieben worden sind, gleichen oder ähnlich sind, in den folgenden Ausführungsformen verwendet werden, und ihre detaillierte Erläuterung kann entfallen.The 4A to 4H show various stages of a semiconductor device manufacturing process according to an embodiment of the present invention. It is clear that further steps before, during and after the in the 4A to 4H can be provided and some of the steps described below in other embodiments of the method can be replaced or omitted. The sequence of steps / processes is interchangeable. In addition, materials, configurations, dimensions and / or processes similar to those of the previous embodiments, with reference to the 1A to 3F have been described, the same or similar, are used in the following embodiments, and their detailed explanation may be omitted.

Die 4A bis 4H zeigen eine Ausführungsform, bei der eine dreischichtige Seitenwand-Abstandshalterschicht verwendet wird. In den 4A bis 4H sind drei Dummy-Gate-Strukturen und zwei Source-/Drain-Epitaxialschichten 170 dargestellt, aber die Konfiguration ist nicht darauf beschränkt. Die 4A bis 4H zeigen eine Misch-Darstellung aus einer Seitenansicht und einer Schnittansicht, ähnlich wie bei den Finnen 3A bis 3F.The 4A to 4H show an embodiment in which a three-layer sidewall spacer layer is used. In the 4A to 4H are three dummy gate structures and two source / drain epitaxial layers 170 but the configuration is not limited to this. The 4A to 4H show a mixed representation of a side view and a sectional view, similar to the Finns 3A to 3F ,

Nachdem die Source-/Drain-Epitaxialschicht 170 hergestellt worden ist, wird ein Ätzprozess durchgeführt, um die Schutzschicht 160 zu entfernen, wie in 4A gezeigt ist.After the source / drain epitaxial layer 170 has been made, an etching process is performed to the protective layer 160 to remove as in 4A is shown.

Dann wird eine Kontakt-Ätzstoppschicht (CESL) 180 über der Dummy-Gate-Struktur konform abgeschieden, wie in 4B gezeigt ist. Bei einigen Ausführungsformen weist die CESL 180 SiN, SiOCN, SiOC oder Siliziumoxid auf und wird durch CVD und/oder ALD hergestellt. Bei einigen Ausführungsformen wird SiN für die CESL 180 verwendet. Die CESL 180 wird auch über der Source-/Drain-Epitaxialschicht 170 und der dielektrischen Trennschicht 130 hergestellt. Die Dicke der CESL 180 liegt bei einigen Ausführungsformen in dem Bereich von etwa 1 nm bis etwa 5 nm.Then a contact etch stop layer (CESL) 180 Completely deposited over the dummy gate structure, as in 4B is shown. In some embodiments, the CESL 180 SiN, SiOCN, SiOC or silicon oxide and is produced by CVD and / or ALD. In some embodiments, SiN becomes CESL 180 used. The CESL 180 is also over the source / drain epitaxial layer 170 and the dielectric separation layer 130 produced. The thickness of the CESL 180 is in the range of about 1 nm to about 5 nm in some embodiments.

Über den Dummy-Gate-Strukturen wird eine Opferschicht 185 hergestellt. Dann wird ein Planarisierungsprozess, wie etwa ein Rückätzprozess oder ein CMP-Prozess, so lange durchgeführt, bis die Maskenschicht 144 freigelegt ist, wie in 4C gezeigt ist. Die Opferschicht 185 weist amorphes Silizium, amorphes Germanium, amorphen Kohlenstoff oder ein dielektrisches Material auf, wie etwa Siliziumoxid. Bei einigen Ausführungsformen wird ein Low-k-Material oder Aufschleuderglas (SOG) als die Opferschicht 185 verwendet.Over the dummy gate structures becomes a sacrificial layer 185 produced. Then, a planarization process such as an etch back process or a CMP process is performed until the mask layer 144 is exposed, as in 4C is shown. The sacrificial layer 185 has amorphous silicon, amorphous germanium, amorphous carbon, or a dielectric material such as silicon oxide. In some embodiments, a low-k material or spin-on-glass (SOG) is used as the sacrificial layer 185 used.

Dann wird die Opferschicht 185 mit einem geeigneten Ätzverfahren ausgespart, um den oberen Teil der Dummy-Gate-Strukturen freizulegen, wie in 4D gezeigt ist. Bei einigen Ausführungsformen wird die Opferschicht 185 nicht so tief ausgespart, dass die CESL 180 auf der Source-/Drain-Epitaxialschicht 170 freigelegt wird.Then the sacrificial layer becomes 185 recessed with a suitable etching process to expose the top of the dummy gate structures, as in 4D is shown. In some embodiments, the sacrificial layer becomes 185 not so deeply omitted that the CESL 180 on the source / drain epitaxial layer 170 is exposed.

Wie in 4E gezeigt ist, werden dann die CESL 180 und die zweiten Teilschichten 156 und die Hauptschichten 154 des Seitenwand-Abstandhalters 150, die auf den freigelegten oberen Teilen der Dummy-Gate-Strukturen angeordnet sind, mit einem oder mehreren geeigneten Ätzprozessen entfernt. Außerdem werden auch die Hauptschichten 154 entfernt, die auf dem unteren Teil der Dummy-Gate-Strukturen angeordnet sind. Da die Hauptschicht 154 aus einem anderen Material (z. B. Siliziumoxidnitrid) als die ersten und die zweiten Teilschichten 152 und 156 (z. B. SiOCN) besteht, kann die Hauptschicht 154 selektiv von dem Seitenwand-Abstandhalter 150 entfernt werden. Durch Entfernen der Hauptschicht 154 entsteht ein Zwischenraum 155 zwischen der ersten Teilschicht 152 und der zweiten Teilschicht 156 an dem unteren Teil der Dummy-Gate-Struktur. Da der Zwischenraum 155 nur an dem unteren Teil der Dummy-Gate-Struktur entsteht, kann die Hauptschicht 154 leichter und vollständiger als in dem Fall entfernt werden, dass ein Zwischenraum (oder ein Luftspalt) im Wesentlichen auf der gesamten Seitenfläche der Dummy-Gate-Struktur entsteht.As in 4E shown, then become the CESL 180 and the second sublayers 156 and the main layers 154 of the sidewall spacer 150 located on the exposed top portions of the dummy gate structures, removed with one or more suitable etching processes. In addition, the main layers are also 154 removed, which are arranged on the lower part of the dummy gate structures. Because the main layer 154 of a different material (eg, silicon oxynitride) than the first and second sublayers 152 and 156 (eg SiOCN), the main layer 154 selectively from the sidewall spacer 150 be removed. By removing the main layer 154 creates a gap 155 between the first sub-layer 152 and the second sub-layer 156 at the lower part of the dummy gate structure. Because of the gap 155 Only at the lower part of the dummy gate structure, the main layer can 154 more easily and completely than in the case are removed, that a gap (or an air gap) arises substantially on the entire side surface of the dummy gate structure.

Nachdem die Zwischenräume 155 entstanden sind, werden sie durch Herstellen einer oberen Seitenwand-Abstandshalterschicht 190 abgedichtet, wie in 4F gezeigt ist. Die obere Seitenwand-Abstandshalterschicht 190 weist SiCN, SiOCN oder SiOC auf und kann durch ALD und/oder CVD hergestellt werden. Bei einigen Ausführungsformen besteht die obere Seitenwand-Abstandshalterschicht 190 aus dem gleichen Material wie die erste und die zweite Teilschicht 152 und 156. Durch Herstellen der oberen Seitenwand-Abstandshalterschicht 190 entstehen Luftspalte 200, wie in 4F gezeigt ist. Bei bestimmten Ausführungsformen wird vor der Herstellung der oberen Seitenwand-Abstandshalterschicht 190 eine dünne Deckschicht in den Zwischenräumen 155 konform hergestellt. Das Material der dünnen Schicht kann das Gleiche wie das der oberen Seitenwand-Abstandshalterschicht 190 sein. Durch Einstellen der Abscheidungsbedingungen kann die obere Öffnung der Zwischenräume 155 schneller gefüllt werden, als eine Schicht in den Zwischenräumen 155 hergestellt werden kann.After the spaces 155 They are formed by making an upper sidewall spacer layer 190 sealed, as in 4F is shown. The upper sidewall spacer layer 190 has SiCN, SiOCN or SiOC and can be prepared by ALD and / or CVD. In some embodiments, the upper sidewall spacer layer is 190 of the same material as the first and second sub-layers 152 and 156 , By manufacturing the upper sidewall spacer layer 190 arise air gaps 200 , as in 4F is shown. In certain embodiments, before Preparation of Upper Sidewall Spacer Layer 190 a thin topcoat in the interstices 155 produced in conformity. The material of the thin film may be the same as that of the upper sidewall spacer film 190 be. By adjusting the deposition conditions, the upper opening of the gaps 155 Filled faster than a layer in the interstices 155 can be produced.

Nachdem die Luftspalte 200 hergestellt worden sind, wird eine anisotrope Ätzung durchgeführt, um obere Seitenwand-Abstandshalter 190 herzustellen, wie in 4G gezeigt ist. Anschließend wird die Opferschicht entfernt, und dann wird eine Zwischenschichtdielektrikum-Schicht (ILD-Schicht) 205 hergestellt, wie in 4H gezeigt ist. Die ILD-Schicht 205 weist Siliziumoxid, SiCN, SiOC, SiCN oder ein anderes geeignetes Material auf.After the air gaps 200 Anisotropic etch is performed to upper sidewall spacers 190 to produce, as in 4G is shown. Subsequently, the sacrificial layer is removed, and then an interlayer dielectric (ILD) layer is formed. 205 made as in 4H is shown. The ILD layer 205 has silicon oxide, SiCN, SiOC, SiCN or other suitable material.

Die 5A bis 5H zeigen verschiedene Stufen eines Halbleiter-Bauelement-Herstellungsprozesses gemäß einer weiteren Ausführungsform der vorliegenden Erfindung. Es ist klar, dass weitere Schritte vor, während und nach den in den 5A bis 5H gezeigten Prozessen vorgesehen werden können und einige der nachstehend beschriebenen Schritte bei weiteren Ausführungsformen des Verfahrens ersetzt oder weggelassen werden können. Die Reihenfolge der Schritte/Prozesse ist austauschbar. Darüber hinaus können Materialien, Konfigurationen, Abmessungen und/oder Prozesse, die denen der vorstehenden Ausführungsformen, die unter Bezugnahme auf die 1A bis 4H beschrieben worden sind, gleichen oder ähnlich sind, in den folgenden Ausführungsformen verwendet werden, und ihre detaillierte Erläuterung kann entfallen.The 5A to 5H show various stages of a semiconductor device manufacturing process according to another embodiment of the present invention. It is clear that further steps before, during and after the in the 5A to 5H can be provided and some of the steps described below in other embodiments of the method can be replaced or omitted. The sequence of steps / processes is interchangeable. In addition, materials, configurations, dimensions and / or processes similar to those of the previous embodiments, with reference to the 1A to 4H have been described, the same or similar, are used in the following embodiments, and their detailed explanation may be omitted.

Die 5A bis 5H zeigen eine Ausführungsform, bei der eine zweischichtige Seitenwand-Abstandshalterschicht verwendet wird. In den 5A bis 5H sind drei Dummy-Gate-Strukturen und zwei Source-/Drain-Epitaxialschichten 170 dargestellt, aber die Konfiguration ist nicht darauf beschränkt. Die 5A bis 5H zeigen eine Misch-Darstellung aus einer Seitenansicht und einer Schnittansicht, ähnlich wie bei den Finnen 3A bis 4H.The 5A to 5H show an embodiment in which a two-layer sidewall spacer layer is used. In the 5A to 5H are three dummy gate structures and two source / drain epitaxial layers 170 but the configuration is not limited to this. The 5A to 5H show a mixed representation of a side view and a sectional view, similar to the Finns 3A to 4H ,

Nachdem die Source-/Drain-Epitaxialschicht 170 hergestellt worden ist, wird ein Ätzprozess durchgeführt, um die Schutzschicht 160 zu entfernen, wie in 5A gezeigt ist.After the source / drain epitaxial layer 170 has been made, an etching process is performed to the protective layer 160 to remove as in 5A is shown.

Dann wird eine Kontakt-Ätzstoppschicht (CESL) 180 über der Dummy-Gate-Struktur konform abgeschieden, wie in 5B gezeigt ist. Bei einigen Ausführungsformen weist die CESL 180 SiN, SiOCN, SiOC oder Siliziumoxid auf und wird durch CVD und/oder ALD hergestellt. Bei einigen Ausführungsformen wird SiN für die CESL 180 verwendet. Die CESL 180 wird auch über der Source-/Drain-Epitaxialschicht 170 und der dielektrischen Trennschicht 130 hergestellt.Then a contact etch stop layer (CESL) 180 Completely deposited over the dummy gate structure, as in 5B is shown. In some embodiments, the CESL 180 SiN, SiOCN, SiOC or silicon oxide and is produced by CVD and / or ALD. In some embodiments, SiN becomes CESL 180 used. The CESL 180 is also over the source / drain epitaxial layer 170 and the dielectric separation layer 130 produced.

Anschließend wird über den Dummy-Gate-Strukturen eine Opferschicht 185 hergestellt. Dann wird ein Planarisierungsprozess, wie etwa ein Rückätzprozess oder ein CMP-Prozess, so lange durchgeführt, bis die erste Maskenschicht 144 freigelegt ist, wie in 5C gezeigt ist. Die Opferschicht 185 weist amorphes Silizium, amorphes Germanium, amorphen Kohlenstoff oder ein dielektrisches Material auf, wie etwa Siliziumoxid. Ein Low-k-Material oder Aufschleuderglas (SOG) kann ebenfalls als die Opferschicht 185 verwendet werden.Subsequently, a sacrificial layer is formed over the dummy gate structures 185 produced. Then, a planarization process such as an etch back process or a CMP process is performed until the first mask layer 144 is exposed, as in 5C is shown. The sacrificial layer 185 has amorphous silicon, amorphous germanium, amorphous carbon, or a dielectric material such as silicon oxide. A low-k material or spin-on-glass (SOG) may also be considered the sacrificial layer 185 be used.

Dann wird die Opferschicht 185 mit einem geeigneten Ätzverfahren ausgespart, um den oberen Teil der Dummy-Gate-Strukturen freizulegen, wie in 5D gezeigt ist. Bei einigen Ausführungsformen wird die Opferschicht 185 nicht so tief ausgespart, dass die CESL 180 auf der Source-/Drain-Epitaxialschicht 170 freigelegt wird.Then the sacrificial layer becomes 185 recessed with a suitable etching process to expose the top of the dummy gate structures, as in 5D is shown. In some embodiments, the sacrificial layer becomes 185 not so deeply omitted that the CESL 180 on the source / drain epitaxial layer 170 is exposed.

Wie in 5E gezeigt ist, werden dann die CESL 180 und die Hauptschichten 154 des Seitenwand-Abstandhalters 150, die auf den freigelegten oberen Teilen der Dummy-Gate-Strukturen angeordnet sind, mit einem oder mehreren geeigneten Ätzprozessen entfernt. Außerdem werden auch die Hauptschichten 154 entfernt, die auf dem unteren Teil der Dummy-Gate-Strukturen angeordnet sind. Da die Hauptschicht 154 aus einem anderen Material (z. B. Siliziumoxidnitrid) als die erste Teilschicht 152 (z. B. SiOCN) besteht, kann die Hauptschicht 154 selektiv von dem Seitenwand-Abstandhalter 150 entfernt werden. Durch Entfernen der Hauptschicht 154 entsteht ein Zwischenraum 155 zwischen der ersten Teilschicht 152 und der CESL 180 an dem unteren Teil der Dummy-Gate-Struktur.As in 5E shown, then become the CESL 180 and the main layers 154 of the sidewall spacer 150 located on the exposed top portions of the dummy gate structures, removed with one or more suitable etching processes. In addition, the main layers are also 154 removed, which are arranged on the lower part of the dummy gate structures. Because the main layer 154 of a different material (eg, silicon oxynitride) than the first sublayer 152 (eg SiOCN), the main layer 154 selectively from the sidewall spacer 150 be removed. By removing the main layer 154 creates a gap 155 between the first sub-layer 152 and the CESL 180 at the lower part of the dummy gate structure.

Nachdem die Zwischenräume 155 hergestellt worden sind, werden sie durch Herstellen einer oberen Seitenwand-Abstandshalterschicht 190 abgedichtet, wie in 5F gezeigt ist. Die obere Seitenwand-Abstandshalterschicht 190 weist SiCN, SiOCN oder SiOC auf und kann durch ALD und/oder CVD hergestellt werden. Bei einigen Ausführungsformen besteht die obere Seitenwand-Abstandshalterschicht 190 aus dem gleichen Material wie die erste und die zweite Teilschicht 152 und 156. Durch Herstellen der oberen Seitenwand-Abstandshalterschicht 190 entstehen Luftspalte 200, wie in 5F gezeigt ist. Bei bestimmten Ausführungsformen wird vor der Herstellung der oberen Seitenwand-Abstandshalterschicht 190 eine dünne Deckschicht in den Zwischenräumen 155 konform hergestellt. Das Material der dünnen Schicht kann das Gleiche wie das der oberen Seitenwand-Abstandshalterschicht 190 sein.After the spaces 155 They are made by making an upper sidewall spacer layer 190 sealed, as in 5F is shown. The upper sidewall spacer layer 190 has SiCN, SiOCN or SiOC and can be prepared by ALD and / or CVD. In some embodiments, the upper sidewall spacer layer is 190 of the same material as the first and second sub-layers 152 and 156 , By manufacturing the upper sidewall spacer layer 190 arise air gaps 200 , as in 5F is shown. In certain embodiments, prior to the fabrication of the upper sidewall spacer layer 190 a thin topcoat in the interstices 155 produced in conformity. The material of the thin film may be the same as that of the upper sidewall spacer film 190 be.

Nachdem die Luftspalte 200 hergestellt worden sind, wird eine anisotrope Ätzung durchgeführt, um obere Seitenwand-Abstandshalter 190 herzustellen, wie in 5G gezeigt ist. Anschließend wird die Opferschicht entfernt, und dann wird eine Zwischenschichtdielektrikum-Schicht (ILD-Schicht) 205 hergestellt, wie in 5H gezeigt ist. Die ILD-Schicht 205 weist Siliziumoxid, SiCN, SiOC, SiCN oder ein anderes geeignetes dielektrisches Material auf. After the air gaps 200 Anisotropic etch is performed to upper sidewall spacers 190 to produce, as in 5G is shown. Subsequently, the sacrificial layer is removed, and then an interlayer dielectric (ILD) layer is formed. 205 made as in 5H is shown. The ILD layer 205 has silicon oxide, SiCN, SiOC, SiCN or other suitable dielectric material.

Die 6A bis 6I zeigen verschiedene Stufen eines Halbleiter-Bauelement-Herstellungsprozesses gemäß einer weiteren Ausführungsform der vorliegenden Erfindung. Es ist klar, dass weitere Schritte vor, während und nach den in den 6A bis 6H gezeigten Prozessen vorgesehen werden können und einige der nachstehend beschriebenen Schritte bei weiteren Ausführungsformen des Verfahrens ersetzt oder weggelassen werden können. Die Reihenfolge der Schritte/Prozesse ist austauschbar. Darüber hinaus können Materialien, Konfigurationen, Abmessungen und/oder Prozesse, die denen der vorstehenden Ausführungsformen, die unter Bezugnahme auf die 1A bis 5H beschrieben worden sind, gleichen oder ähnlich sind, in den folgenden Ausführungsformen verwendet werden, und ihre detaillierte Erläuterung kann entfallen.The 6A to 6I show various stages of a semiconductor device manufacturing process according to another embodiment of the present invention. It is clear that further steps before, during and after the in the 6A to 6H can be provided and some of the steps described below in other embodiments of the method can be replaced or omitted. The sequence of steps / processes is interchangeable. In addition, materials, configurations, dimensions and / or processes similar to those of the previous embodiments, with reference to the 1A to 5H have been described, the same or similar, are used in the following embodiments, and their detailed explanation may be omitted.

Die 6A bis 6I zeigen eine Ausführungsform, bei der eine einschichtige Seitenwand-Abstandshalterschicht verwendet wird. In den 6A bis 6I sind drei Dummy-Gate-Strukturen und zwei Source-/Drain-Epitaxialschichten 170 dargestellt, aber die Konfiguration ist nicht darauf beschränkt. Die 6A bis 6I zeigen eine Misch-Darstellung aus einer Seitenansicht und einer Schnittansicht, ähnlich wie bei den Finnen 3A bis 5H.The 6A to 6I show an embodiment in which a single-layer sidewall spacer layer is used. In the 6A to 6I are three dummy gate structures and two source / drain epitaxial layers 170 but the configuration is not limited to this. The 6A to 6I show a mixed representation of a side view and a sectional view, similar to the Finns 3A to 5H ,

Nachdem die Source-/Drain-Epitaxialschicht 170 hergestellt worden ist, wird ein Ätzprozess durchgeführt, um die Schutzschicht 160 zu entfernen, wie in 6A gezeigt ist.After the source / drain epitaxial layer 170 has been made, an etching process is performed to the protective layer 160 to remove as in 6A is shown.

Dann wird eine Kontakt-Ätzstoppschicht (CESL) 180 über der Dummy-Gate-Struktur konform abgeschieden, wie in 6B gezeigt ist. Bei einigen Ausführungsformen weist die CESL 180 SiN, SiOCN, SiOC oder Siliziumoxid auf und wird durch CVD und/oder ALD hergestellt. Bei einigen Ausführungsformen wird SiN für die CESL 180 verwendet. Die CESL 180 wird auch über der Source-/Drain-Epitaxialschicht 170 und der dielektrischen Trennschicht 130 hergestellt.Then a contact etch stop layer (CESL) 180 Completely deposited over the dummy gate structure, as in 6B is shown. In some embodiments, the CESL 180 SiN, SiOCN, SiOC or silicon oxide and is produced by CVD and / or ALD. In some embodiments, SiN becomes CESL 180 used. The CESL 180 is also over the source / drain epitaxial layer 170 and the dielectric separation layer 130 produced.

Anschließend wird über den Dummy-Gate-Strukturen eine Opferschicht 185 hergestellt. Dann wird ein Planarisierungsprozess, wie etwa ein Rückätzprozess oder ein CMP-Prozess, so lange durchgeführt, bis die erste Maskenschicht 144 freigelegt ist, wie in 6C gezeigt ist. Die Opferschicht 185 weist amorphes Silizium, amorphes Germanium, amorphen Kohlenstoff oder ein dielektrisches Material auf, wie etwa Siliziumoxid. Ein Low-k-Material oder Aufschleuderglas (SOG) kann ebenfalls als die Opferschicht 185 verwendet werden.Subsequently, a sacrificial layer is formed over the dummy gate structures 185 produced. Then, a planarization process such as an etch back process or a CMP process is performed until the first mask layer 144 is exposed, as in 6C is shown. The sacrificial layer 185 has amorphous silicon, amorphous germanium, amorphous carbon, or a dielectric material such as silicon oxide. A low-k material or spin-on-glass (SOG) may also be considered the sacrificial layer 185 be used.

Dann wird die Opferschicht 185 mit einem geeigneten Ätzverfahren ausgespart, um den oberen Teil der Dummy-Gate-Strukturen freizulegen, wie in 6D gezeigt ist. Bei einigen Ausführungsformen wird die Opferschicht 185 nicht so tief ausgespart, dass die CESL 180 auf der Source-/Drain-Epitaxialschicht 170 freigelegt wird.Then the sacrificial layer becomes 185 recessed with a suitable etching process to expose the top of the dummy gate structures, as in 6D is shown. In some embodiments, the sacrificial layer becomes 185 not so deeply omitted that the CESL 180 on the source / drain epitaxial layer 170 is exposed.

Wie in 6E gezeigt ist, werden dann die CESL 180 und die Hauptschichten 154 des Seitenwand-Abstandhalters 150, die auf den freigelegten oberen Teilen der Dummy-Gate-Strukturen angeordnet sind, mit einem oder mehreren geeigneten Ätzprozessen entfernt. Außerdem werden auch die Hauptschichten 154 entfernt, die auf dem unteren Teil der Dummy-Gate-Strukturen angeordnet sind. Da die Hauptschicht 154 aus einem anderen Material (z. B. Siliziumoxidnitrid) als die CESL 180 besteht (z. B. SiN), kann die Hauptschicht 154 selektiv entfernt werden. Durch Entfernen der Hauptschicht 154 entsteht ein Zwischenraum 155 zwischen der Dummy-Gate-Elektrode 142 und der CESL 180 an dem unteren Teil der Dummy-Gate-Struktur.As in 6E shown, then become the CESL 180 and the main layers 154 of the sidewall spacer 150 located on the exposed top portions of the dummy gate structures, removed with one or more suitable etching processes. In addition, the main layers are also 154 removed, which are arranged on the lower part of the dummy gate structures. Because the main layer 154 of a different material (eg, silicon oxynitride) than the CESL 180 consists (eg SiN), the main layer 154 be selectively removed. By removing the main layer 154 creates a gap 155 between the dummy gate electrode 142 and the CESL 180 at the lower part of the dummy gate structure.

Bei einigen Ausführungsformen wird eine dünne Deckschicht 192 in den Zwischenräumen 155 und dem oberen Teil der Dummy-Gate-Strukturen konform hergestellt, wie in 6F gezeigt ist. Das Material der dünnen Deckschicht 192 kann SiOCN oder SiOC sein und kann durch ALD und/oder CVD abgeschieden werden. Die Dicke der dünnen Deckschicht 192 liegt bei einigen Ausführungsformen in dem Bereich von etwa 1 nm bis etwa 5 nm.In some embodiments, a thin cover layer is used 192 in the interstices 155 and conformed to the upper part of the dummy gate structures as in 6F is shown. The material of the thin cover layer 192 may be SiOCN or SiOC and may be deposited by ALD and / or CVD. The thickness of the thin cover layer 192 is in the range of about 1 nm to about 5 nm in some embodiments.

Die Zwischenräume 155 werden durch Herstellen einer oberen Seitenwand-Abstandshalterschicht 190 abgedichtet, wie in 6G gezeigt ist. Die obere Seitenwand-Abstandshalterschicht 190 weist SiCN, SiOCN oder SiOC auf und kann durch ALD und/oder CVD hergestellt werden. Bei einigen Ausführungsformen besteht die obere Seitenwand-Abstandshalterschicht 190 aus dem gleichen Material wie die dünne Deckschicht 192. Durch Herstellen der oberen Seitenwand-Abstandshalterschicht 190 entstehen Luftspalte 200, wie in 6G gezeigt ist.The gaps 155 are made by forming an upper sidewall spacer layer 190 sealed, as in 6G is shown. The upper sidewall spacer layer 190 has SiCN, SiOCN or SiOC and can be prepared by ALD and / or CVD. In some embodiments, the upper sidewall spacer layer is 190 made of the same material as the thin cover layer 192 , By manufacturing the upper sidewall spacer layer 190 arise air gaps 200 , as in 6G is shown.

Nachdem die Luftspalte 200 hergestellt worden sind, wird eine anisotrope Ätzung durchgeführt, um obere Seitenwand-Abstandshalter 190 herzustellen, wie in 6H gezeigt ist. Anschließend wird die Opferschicht entfernt, und dann wird eine Zwischenschichtdielektrikum-Schicht (ILD-Schicht) 205 hergestellt, wie in 6I gezeigt ist. Die ILD-Schicht 205 weist Siliziumoxid, SiOC, SiCN oder ein anderes geeignetes dielektrisches Material auf.After the air gaps 200 Anisotropic etch is performed to upper sidewall spacers 190 to produce, as in 6H is shown. Subsequently, the sacrificial layer is removed, and then an interlayer dielectric (ILD) layer is formed. 205 made as in 6I is shown. The ILD layer 205 has silicon oxide, SiOC, SiCN or other suitable dielectric material.

Die 7A bis 7D zeigen verschiedene Stufen eines Halbleiter-Bauelement-Herstellungsprozesses gemäß einer Ausführungsform der vorliegenden Erfindung. Es ist klar, dass weitere Schritte vor, während und nach den in den 7A bis 7D gezeigten Prozessen vorgesehen werden können und einige der nachstehend beschriebenen Schritte bei weiteren Ausführungsformen des Verfahrens ersetzt oder weggelassen werden können. Die Reihenfolge der Schritte/Prozesse ist austauschbar. Darüber hinaus können Materialien, Konfigurationen, Abmessungen und/oder Prozesse, die denen der vorstehenden Ausführungsformen, die unter Bezugnahme auf die 1A bis 6I beschrieben worden sind, gleichen oder ähnlich sind, in den folgenden Ausführungsformen verwendet werden, und ihre detaillierte Erläuterung kann entfallen.The 7A to 7D show various stages of a semiconductor device manufacturing process according to an embodiment of the present invention. It is clear that further steps before, during and after the in the 7A to 7D can be provided and some of the steps described below in other embodiments of the method can be replaced or omitted. The sequence of steps / processes is interchangeable. In addition, materials, configurations, dimensions and / or processes similar to those of the previous embodiments, with reference to the 1A to 6I have been described, the same or similar, are used in the following embodiments, and their detailed explanation may be omitted.

Die 7A bis 7D zeigen verschiedene Stufen der Herstellung einer metallischen Gate-Struktur unter Verwendung der Gate-Ersetzungstechnologie. Die 7A bis 7D zeigen eine Misch-Darstellung aus einer Seitenansicht und einer Schnittansicht, ähnlich wie bei den 3A bis 6I.The 7A to 7D show various stages of fabrication of a metallic gate structure using gate replacement technology. The 7A to 7D show a mixed representation of a side view and a sectional view, similar to the 3A to 6I ,

Nachdem die Struktur, die in 4H, 5H oder 6I gezeigt ist, hergestellt worden ist, wird ein Planarisierungsprozess, wie etwa eine CMP, durchgeführt, um die erste Maskenschicht 144 zu entfernen, wie in 7A gezeigt ist. 7A zeigt den Fall, dass die Seitenwand-Abstandhalterschicht 150 drei Schichten aufweist. Die Gate-Ersetzungstechnologie, die nachstehend beschrieben wird, ist jedoch die Gleiche wie für die anderen Fälle (die zweischichtige oder einschichtige Seitenwand-Abstandshalterschicht), und die Schritte für die Herstellung des metallischen Gates werden anhand der dreischichtigen Seitenwand-Abstandshalterschicht erläutert.After the structure in 4H . 5H or 6I 12, a planarization process, such as a CMP, is performed to form the first mask layer 144 to remove as in 7A is shown. 7A shows the case that the sidewall spacer layer 150 has three layers. However, the gate replacement technology described below is the same as the other cases (the two-layer or single-layer sidewall spacer layer), and the steps for manufacturing the metallic gate will be explained with reference to the three-layer sidewall spacer layer.

Dann wird das Dummy-Gate 142 (die Dummy-Gate-Elektrode und die dielektrische Dummy-Gate-Schicht) entfernt, sodass Gate-Zwischenräume 149 entstehen, wie in 7B gezeigt ist. Der Entfernungsprozess kann ein oder mehrere Ätzprozesse umfassen. Zum Beispiel umfasst bei einigen Ausführungsformen der Entfernungsprozess das selektive Ätzen durch Trocken- oder Nassätzung. Wenn eine Trockenätzung verwendet wird, kann das Prozessgas CF4, CHF3, NF3, SF6, Br2, HBr, Cl2 oder Kombinationen davon umfassen. Optional können Verdünnungsgase, wie etwa N2, O2 oder Ar, verwendet werden. Wenn eine Nassätzung verwendet wird, kann die Ätzlösung (Ätzmittel) NH4OH:H2O2:H2O (APM), NH2OH, KOH, HNO3:NH4F:H2O oder dergleichen sein. Die dielektrische Dummy-Gate-Schicht kann mit einem Nassätzprozess, zum Beispiel unter Verwendung von verdünnter HF-Säure, entfernt werden.Then the dummy gate 142 (the dummy gate electrode and the dummy gate dielectric layer), leaving gate gaps 149 arise, as in 7B is shown. The removal process may include one or more etching processes. For example, in some embodiments, the removal process includes selective etching by dry or wet etching. If dry etching is used, the process gas is CF 4, CHF 3, NF 3, SF 6, Br 2, HBr, Cl 2, or combinations thereof. Optionally, diluent gases such as N 2, O 2 or Ar may be used. When a wet etch is used, the etchant (etchant) may be NH 4 OH: H 2 O 2 : H 2 O (APM), NH 2 OH, KOH, HNO 3 : NH 4 F: H 2 O, or the like. The dielectric dummy gate layer may be removed by a wet etching process, for example using dilute HF acid.

Dann werden eine dielektrische Gate-Schicht 225 und eine metallische Gate-Elektrode 220 in den Gate-Zwischenräumen hergestellt, wie in 7C gezeigt ist. Die Herstellungsverfahren für die dielektrische Gate-Schicht 225 umfassen Molekularstrahlabscheidung (MBD), ALD, PVD und dergleichen. Bei einigen Ausführungsformen kann eine Zwischenschicht (nicht dargestellt) hergestellt werden, bevor die dielektrische Gate-Schicht 225 hergestellt wird, wobei die dielektrische Gate-Schicht 225 über der Zwischenschicht hergestellt wird. Die Zwischenschicht trägt dazu bei, die nachfolgend hergestellte dielektrische High-k-Schicht gegen das darunter befindliche Halbleitermaterial abzupuffern. Bei einigen Ausführungsformen besteht die Zwischenschicht aus einem chemischen Siliziumoxid, das durch chemische Reaktionen gebildet werden kann. Ein chemisches Siliziumoxid kann zum Beispiel durch vollentsalztes Wasser + Ozon (DIO3), NH4OH + H2O2 + H2O (APM) oder mit anderen Verfahren hergestellt werden. Bei anderen Ausführungsformen können ein anderes Material oder andere Prozesse für die Zwischenschicht verwendet werden. Bei einer Ausführungsform hat die Zwischenschicht eine Dicke von etwa 0,2 nm bis etwa 1 nm. Die Gate-Elektrode 220 kann mit einem geeigneten Verfahren hergestellt werden, wie etwa ALD, CVD, PVD, Plattierung oder Kombinationen davon. Ein Planarisierungsprozess, wie etwa eine CMP, kann durchgeführt werden, um überschüssige Materialien zu entfernen.Then, a gate dielectric layer is formed 225 and a metallic gate electrode 220 made in the gate spaces, as in 7C is shown. The manufacturing methods for the gate dielectric layer 225 include molecular beam deposition (MBD), ALD, PVD and the like. In some embodiments, an intermediate layer (not shown) may be formed before the gate dielectric layer 225 is produced, wherein the gate dielectric layer 225 is made over the intermediate layer. The intermediate layer helps to buffer the subsequently prepared high-k dielectric layer against the underlying semiconductor material. In some embodiments, the interlayer is a chemical silica that can be formed by chemical reactions. For example, a chemical silica may be prepared by deionized water + ozone (DIO 3 ), NH 4 OH + H 2 O 2 + H 2 O (APM), or by other methods. In other embodiments, another material or processes may be used for the interlayer. In one embodiment, the intermediate layer has a thickness of about 0.2 nm to about 1 nm. The gate electrode 220 can be prepared by a suitable method such as ALD, CVD, PVD, plating or combinations thereof. A planarization process, such as a CMP, may be performed to remove excess materials.

Bei einigen Ausführungsformen werden Gate-Deckisolierschichten 230 hergestellt, wie in 7D gezeigt ist. Die metallische Gate-Elektrode 220 und die dielektrische Gate-Schicht 225 werden ausgespart, und dann wird ein Isoliermaterial abgeschieden. Ein Planarisierungsprozess, wie etwa eine CMP, wird durchgeführt, um überschüssiges Isoliermaterial zu entfernen. Bei einigen Ausführungsformen weist die Gate-Deckisolierschicht SiO2, SiCN, SiON, SiN, Al2O3, La2O3, eine Kombination davon oder dergleichen auf, aber es können auch andere geeignete dielektrische Schichten verwendet werden.In some embodiments, gate cover insulating layers become 230 made as in 7D is shown. The metallic gate electrode 220 and the gate dielectric layer 225 are recessed, and then an insulating material is deposited. A planarization process, such as a CMP, is performed to remove excess insulating material. In some embodiments, the gate cap insulating layer comprises SiO 2 , SiCN, SiON, SiN, Al 2 O 3 , La 2 O 3 , a combination thereof, or the like, but other suitable dielectric layers may be used.

Nach der Herstellung der metallischen Gate-Strukturen werden weitere CMOS-Prozesse durchgeführt, um verschiedene Strukturelemente herzustellen, wie etwa weitere Zwischenschichtdielektrikum-Schichten, Kontakte/Durchkontaktierungen, metallische Verbindungsschichten, Passivierungsschichten usw.Subsequent to fabrication of the metallic gate structures, further CMOS processes are performed to fabricate various features, such as other interlayer dielectric layers, contacts / vias, metal interconnect layers, passivation layers, etc.

Die 8A bis 8D zeigen verschiedene Stufen eines Halbleiter-Bauelement-Herstellungsprozesses gemäß einer Ausführungsform der vorliegenden Erfindung. Es ist klar, dass weitere Schritte vor, während und nach den in den 8A bis 8D gezeigten Prozessen vorgesehen werden können und einige der nachstehend beschriebenen Schritte bei weiteren Ausführungsformen des Verfahrens ersetzt oder weggelassen werden können. Die Reihenfolge der Schritte/Prozesse ist austauschbar. Darüber hinaus können Materialien, Konfigurationen, Abmessungen und/oder Prozesse, die denen der vorstehenden Ausführungsformen, die unter Bezugnahme auf die 1A bis 7D beschrieben worden sind, gleichen oder ähnlich sind, in den folgenden Ausführungsformen verwendet werden, und ihre detaillierte Erläuterung kann entfallen. Die 8A bis 8D zeigen eine Misch-Darstellung aus einer Seitenansicht und einer Schnittansicht, ähnlich wie bei den 3A bis 7D.The 8A to 8D show various stages of a semiconductor device manufacturing process according to an embodiment of the present invention. It is clear that further steps before, during and after the in the 8A to 8D can be provided and some of the below described Steps in other embodiments of the method can be replaced or omitted. The sequence of steps / processes is interchangeable. In addition, materials, configurations, dimensions and / or processes similar to those of the previous embodiments, with reference to the 1A to 7D have been described, the same or similar, are used in the following embodiments, and their detailed explanation may be omitted. The 8A to 8D show a mixed representation of a side view and a sectional view, similar to the 3A to 7D ,

Bei den vorstehenden Ausführungsformen werden die Luftspalte hergestellt, bevor die metallische Gate-Struktur (Gate-Ersetzungsprozess) hergestellt wird. Bei den nachstehenden Ausführungsformen werden die Luftspalte nach der Herstellung der metallischen Gate-Struktur hergestellt.In the above embodiments, the air gaps are established before the metal gate structure (gate replacement process) is fabricated. In the embodiments below, the air gaps are made after the fabrication of the metallic gate structure.

Nachdem die Struktur von 4B (oder 5B oder 6B) hergestellt worden ist, wird eine Zwischenschichtdielektrikum-Schicht 186 hergestellt, und ein Planarisierungsprozess, wie etwa eine CMP, wird durchgeführt, um die Oberseite des Dummy-Gates 142 freizulegen, wie in 8A gezeigt ist. Bei einigen Ausführungsformen kann die ILD-Schicht 186 eine Opferschicht sein, die der Opferschicht 185 ähnlich ist. 8A zeigt den Fall, dass die Seitenwand-Abstandhalterschicht 150 drei Schichten aufweist. Die Schritte, die nachstehend beschrieben werden, sind jedoch im Wesentlichen die Gleichen wie für die anderen Fälle (die zweischichtige oder die einschichtige Seitenwand-Abstandshalterschicht), und die Schritte für die Herstellung der Luftspalte werden anhand der dreischichtigen Seitenwand-Abstandshalterschicht erläutert.After the structure of 4B (or 5B or 6B) is made, an interlayer dielectric layer 186 and a planarization process, such as a CMP, is performed around the top of the dummy gate 142 to expose, as in 8A is shown. In some embodiments, the ILD layer may 186 be a sacrificial layer, the sacrificial layer 185 is similar. 8A shows the case that the sidewall spacer layer 150 has three layers. However, the steps to be described below are substantially the same as for the other cases (the two-layered or single-layered sidewall spacer layer), and the steps for forming the air gaps will be explained with reference to the three-layered sidewall spacer layer.

Dann wird das Dummy-Gate 142 ähnlich wie bei 7B entfernt, und ähnlich wie bei 7D wird eine metallische Gate-Struktur mit einer dielektrischen Gate-Schicht 226, einem metallischen Gate 221 und einer Gate-Deckisolierschicht 231 hergestellt, wie in 8B gezeigt ist.Then the dummy gate 142 similar to 7B removed, and similar to 7D becomes a metallic gate structure with a gate dielectric layer 226 a metallic gate 221 and a gate cover insulating layer 231 made as in 8B is shown.

Wie in 8C gezeigt ist, werden dann die CESL 180 und die zweiten Teilschichten 156 und die Hauptschichten 154 des Seitenwand-Abstandhalters 150, die auf den freigelegten oberen Teilen der Dummy-Gate-Strukturen angeordnet sind, ähnlich wie bei 4E mit einem oder mehreren geeigneten Ätzprozessen entfernt. Außerdem werden auch die Hauptschichten 154 entfernt, die auf dem unteren Teil der Dummy-Gate-Strukturen angeordnet sind. Durch Entfernen der Hauptschicht 154 entsteht ein Zwischenraum 155 zwischen der ersten Teilschicht 152 und der zweiten Teilschicht 156 an dem unteren Teil der Dummy-Gate-Struktur.As in 8C shown, then become the CESL 180 and the second sublayers 156 and the main layers 154 of the sidewall spacer 150 which are arranged on the exposed upper parts of the dummy gate structures, similar to 4E removed with one or more suitable etching processes. In addition, the main layers are also 154 removed, which are arranged on the lower part of the dummy gate structures. By removing the main layer 154 creates a gap 155 between the first sub-layer 152 and the second sub-layer 156 at the lower part of the dummy gate structure.

Dann werden mit Schritten, die denen der 4F und 4G ähnlich sind, die Luftspalte 200 und die oberen Seitenwand-Abstandshalter 190 hergestellt, wie in 8D gezeigt ist. Wenn die Schicht 185 eine ILD-Schicht ist, wird anschließend eine weitere ILD-Schicht auf der ILD-Schicht 185 hergestellt. Wenn die Schicht 185 eine Opferschicht ist, wird die Opferschicht 185 entfernt, und eine neue ILD-Schicht wird hergestellt.Then with steps similar to those of 4F and 4G Similar are the air gaps 200 and the upper sidewall spacers 190 made as in 8D is shown. If the layer 185 is an ILD layer, then another ILD layer on the ILD layer 185 produced. If the layer 185 is a sacrificial layer becomes the sacrificial layer 185 and a new ILD layer is created.

Nachdem die Luftspalte hergestellt worden sind, werden weitere CMOS-Prozesse durchgeführt, um verschiedene Strukturelemente herzustellen, wie etwa weitere Zwischenschichtdielektrikum-Schichten, Kontakte/Durchkontaktierungen, metallische Verbindungsschichten, Passivierungsschichten usw.After the air gaps have been fabricated, further CMOS processes are performed to fabricate various features, such as other interlayer dielectric layers, contacts / vias, metal interconnect layers, passivation layers, etc.

Es dürfte klar sein, dass hier nicht unbedingt alle Vorzüge erörtert worden sind, kein spezieller Vorzug für alle Ausführungsformen oder Beispiele erforderlich ist und weitere Ausführungsformen oder Beispiele andere Vorzüge bieten können.It should be understood that not all benefits have been necessarily discussed here, that no particular merit is required for all embodiments or examples, and that other embodiments or examples may provide other merit.

Zum Beispiel werden in der vorliegenden Erfindung Luftspalte in den Seitenwand-Abstandshalterschichten an dem unteren Teil der Gate-Elektrode hergestellt, und die effektive Dielektrizitätskonstante der Seitenwand-Abstandshalter kann verringert werden, sodass die parasitäre Kapazität gesenkt werden kann. Dadurch kann die Hochfrequenzleistung des Halbleiter-Bauelements verbessert werden. Außerdem befinden sich die Luftspalte nur an dem unteren Teil der Gate-Elektrode, während die oberen Teile der Seitenwand-Abstandshalter keinen Luftspalt haben. Daher dringt beim Herstellen eines Kontakts auf der Gate-Elektrode und/oder der Source-/Drain-Epitaxialschicht das Material des Kontakts auch dann nicht in den Luftspalt ein, wenn es zu einer fehlerhaften Justierung zwischen dem Kontakt und der Gate-Elektrode und/oder der Source-/Drain-Epitaxialschicht kommt.For example, in the present invention, air gaps are formed in the sidewall spacer layers at the bottom of the gate electrode, and the effective dielectric constant of the sidewall spacers can be reduced, so that the parasitic capacitance can be lowered. Thereby, the high frequency performance of the semiconductor device can be improved. In addition, the air gaps are only at the lower part of the gate electrode, while the upper parts of the sidewall spacers have no air gap. Therefore, when making contact on the gate electrode and / or the source / drain epitaxial layer, the material of the contact does not penetrate the air gap even if there is a misalignment between the contact and the gate electrode and / or the source / drain epitaxial layer comes.

Gemäß einem Aspekt der vorliegenden Erfindung wird bei einem Verfahren zur Herstellung eines Halbleiter-Bauelements eine Gate-Struktur über einer Kanalschicht und einer dielektrischen Trennschicht hergestellt. Eine erste Seitenwand-Abstandshalterschicht wird auf einer Seitenfläche der Gate-Struktur hergestellt. Eine Opferschicht wird so hergestellt, dass ein oberer Teil der Gate-Struktur mit der ersten Seitenwand-Abstandshalterschicht frei von der Opferschicht ist und ein unterer Teil der Gate-Struktur mit der ersten Seitenwand-Abstandshalterschicht in der ersten Opferschicht eingebettet ist. Zwischen dem unteren Teil der Gate-Struktur und der Opferschicht wird ein Zwischenraum durch Entfernen zumindest eines Teils der ersten Seitenwand-Abstandshalterschicht hergestellt. Nachdem die erste Seitenwand-Abstandshalterschicht entfernt worden ist, wird ein Luftspalt zwischen dem unteren Teil der Gate-Struktur und der Opferschicht durch Herstellen einer zweiten Seitenwand-Abstandshalterschicht über der Gate-Struktur hergestellt. Bei einer oder mehreren vorstehenden oder nachfolgenden Ausführungsformen wird kein Luftspalt auf einer Seitenfläche des oberen Teils der Gate-Struktur hergestellt. Bei einer oder mehreren vorstehenden oder nachfolgenden Ausführungsformen wird außerdem eine Deckschicht über der ersten Seitenwand-Abstandshalterschicht hergestellt, bevor die Opferschicht hergestellt wird. Der Zwischenraum wird zwischen der Deckschicht und dem unteren Teil der Gate-Struktur hergestellt. Bei einer oder mehreren vorstehenden oder nachfolgenden Ausführungsformen wird nach dem Herstellen des Luftspalts die Opferschicht entfernt, und eine Zwischenschichtdielektrikum-Schicht wird hergestellt. Bei einer oder mehreren vorstehenden oder nachfolgenden Ausführungsformen weist die Opferschicht mindestens eine Komponente aus der Gruppe amorphes Silizium, amorpher Kohlenstoff und amorphes Germanium auf. Bei einer oder mehreren vorstehenden oder nachfolgenden Ausführungsformen wird vor dem Herstellen der zweiten Seitenwand-Abstandshalterschicht eine Seitenwand-Deckschicht zumindest in dem Zwischenraum so hergestellt, dass sie den Zwischenraum nicht vollständig füllt. Bei einer oder mehreren vorstehenden oder nachfolgenden Ausführungsformen weist die erste Seitenwand-Abstandshalterschicht SiOCN auf.According to an aspect of the present invention, in a method of manufacturing a semiconductor device, a gate structure is formed over a channel layer and a dielectric isolation layer. A first sidewall spacer layer is fabricated on a side surface of the gate structure. A sacrificial layer is formed such that an upper part of the gate structure having the first sidewall spacer layer is free of the sacrificial layer and a lower part of the gate structure is embedded with the first sidewall spacer layer in the first sacrificial layer. Between the lower part of the gate structure and the sacrificial layer, a gap is made by removing at least part of the first sidewall spacer layer. After the first sidewall spacer layer is removed For example, an air gap is established between the lower portion of the gate structure and the sacrificial layer by forming a second sidewall spacer layer over the gate structure. In one or more of the above or following embodiments, no air gap is formed on a side surface of the upper part of the gate structure. In one or more of the above or following embodiments, a cover layer is also formed over the first sidewall spacer layer before the sacrificial layer is fabricated. The gap is made between the cover layer and the lower part of the gate structure. In one or more of the above or following embodiments, after making the air gap, the sacrificial layer is removed and an inter-layer dielectric layer is fabricated. In one or more of the above or following embodiments, the sacrificial layer comprises at least one of amorphous silicon, amorphous carbon, and amorphous germanium. In one or more of the above or following embodiments, prior to forming the second sidewall spacer layer, a sidewall cover layer is fabricated at least in the gap such that it does not completely fill the gap. In one or more of the above or following embodiments, the first sidewall spacer layer comprises SiOCN.

Gemäß einem weiteren Aspekt der vorliegenden Erfindung wird bei einem Verfahren zur Herstellung eines Halbleiter-Bauelements eine Gate-Struktur über einer Kanalschicht einer Finnenstruktur und einer dielektrischen Trennschicht hergestellt. Eine erste Seitenwand-Abstandshalterschicht wird auf einer Seitenfläche der Gate-Struktur hergestellt, wobei die erste Seitenwand-Abstandshalterschicht eine Hauptschicht aufweist. Eine Deckschicht wird über der ersten Seitenwand-Abstandshalterschicht hergestellt. Eine Opferschicht wird so hergestellt, dass ein oberer Teil der Gate-Struktur mit der ersten Seitenwand-Abstandshalterschicht und der Deckschicht frei von der Opferschicht ist und ein unterer Teil der Gate-Struktur mit der ersten Seitenwand-Abstandshalterschicht und der Deckschicht in der ersten Opferschicht eingebettet ist. Zwischen dem unteren Teil der Gate-Struktur und der Deckschicht wird ein Zwischenraum durch Entfernen der Hauptschicht der ersten Seitenwand-Abstandshalterschicht hergestellt. Nachdem die erste Seitenwand-Abstandshalterschicht entfernt worden ist, wird ein Luftspalt zwischen dem unteren Teil der Gate-Struktur und der Deckschicht durch Herstellen einer zweiten Seitenwand-Abstandshalterschicht hergestellt. Bei einer oder mehreren vorstehenden oder nachfolgenden Ausführungsformen wird die Opferschicht so hergestellt, dass die Finnenstruktur ebenfalls in der Opferschicht eingebettet ist. Bei einer oder mehreren vorstehenden oder nachfolgenden Ausführungsformen weist die erste Seitenwand-Abstandshalterschicht weiterhin eine oder mehrere Teilschichten auf, die jeweils aus einem anderen Material als die Hauptschicht bestehen, wobei eine der einen oder mehreren Teilschichten auf der Seitenfläche der Gate-Struktur hergestellt wird und der Zwischenraum zwischen der einen der einen oder mehreren Teilschichten hergestellt wird, die auf dem unteren Teil der Gate-Struktur und der Deckschicht angeordnet ist. Bei einer oder mehreren vorstehenden oder nachfolgenden Ausführungsformen ist die Hauptschicht dicker oder dünner als jede der einen oder mehreren Teilschichten. Bei einer oder mehreren vorstehenden oder nachfolgenden Ausführungsformen besteht die Hauptschicht aus einer Verbindung aus der Gruppe Siliziumoxid, Siliziumnitrid, SiOCN und isolierendes Metalloxid. Bei einer oder mehreren vorstehenden oder nachfolgenden Ausführungsformen bestehen die eine oder die mehreren Teilschichten aus SiOCN. Bei einer oder mehreren vorstehenden oder nachfolgenden Ausführungsformen weist die erste Seitenwand-Abstandshalterschicht weiterhin eine erste Teilschicht, die auf der Gate-Struktur angeordnet ist, und eine zweite Teilschicht auf, die jeweils aus einem anderen Material als die Hauptschicht bestehen, wobei die Hauptschicht zwischen der ersten und der zweiten Teilschicht angeordnet ist und der Zwischenraum zwischen der ersten Teilschicht, die auf dem unteren Teil der Gate-Struktur angeordnet ist, und der Deckschicht hergestellt ist. Bei einer oder mehreren vorstehenden oder nachfolgenden Ausführungsformen besteht die erste Seitenwand-Abstandshalterschicht aus der Hauptschicht. Bei einer oder mehreren vorstehenden oder nachfolgenden Ausführungsformen wird vor dem Herstellen der zweiten Seitenwand-Abstandshalterschicht außerdem eine Seitenwand-Deckschicht zumindest in dem Zwischenraum so hergestellt, dass sie den Zwischenraum nicht vollständig füllt. Bei einer oder mehreren vorstehenden oder nachfolgenden Ausführungsformen wird beim Herstellen des Zwischenraums ein oberer Teil der Deckschicht, der frei von der Opferschicht ist, ebenfalls entfernt. Bei einer oder mehreren vorstehenden oder nachfolgenden Ausführungsformen ist die Gate-Struktur eine Dummy-Gate-Struktur, und das Verfahren umfasst nach dem Herstellen des Luftspalts weiterhin das Herstellen einer Zwischenschichtdielektrikum-Schicht, das Entfernen der Dummy-Gate-Struktur, sodass ein Gate-Zwischenraum entsteht, und das Herstellen einer metallischen Gate-Struktur in dem Gate-Zwischenraum. Bei einer oder mehreren vorstehenden oder nachfolgenden Ausführungsformen wird die Opferschicht entfernt, bevor die Zwischenschichtdielektrikum-Schicht hergestellt wird.According to another aspect of the present invention, in a method of manufacturing a semiconductor device, a gate Structure made over a channel layer of a fin structure and a dielectric separation layer. A first sidewall spacer layer is formed on a side surface of the gate structure, the first sidewall spacer layer having a main layer. A cover layer is made over the first sidewall spacer layer. A sacrificial layer is formed so that an upper part of the gate structure having the first sidewall spacer layer and the cap layer is free from the sacrificial layer, and a lower part of the gate structure having the first sidewall spacer layer and the cap layer embedded in the first sacrificial layer is. Between the lower part of the gate structure and the cover layer, a gap is made by removing the main layer of the first sidewall spacer layer. After the first sidewall spacer layer has been removed, an air gap is created between the bottom of the gate structure and the cover layer by forming a second sidewall spacer layer. In one or more of the above or following embodiments, the sacrificial layer is fabricated such that the fin structure is also embedded in the sacrificial layer. In one or more of the above or following embodiments, the first sidewall spacer layer further comprises one or more sublayers each consisting of a different material than the main layer, wherein one of the one or more sublayers is fabricated on the side face of the gate structure, and the Gap is made between the one of the one or more sub-layers, which is arranged on the lower part of the gate structure and the cover layer. In one or more of the above or following embodiments, the main layer is thicker or thinner than either of the one or more sub-layers. In one or more of the above or following embodiments, the main layer is composed of a compound of the group of silicon oxide, silicon nitride, SiOCN and insulating metal oxide. In one or more of the above or following embodiments, the one or more sublayers are SiOCN. In one or more of the above or following embodiments, the first sidewall spacer layer further comprises a first sub-layer disposed on the gate structure and a second sub-layer each consisting of a material other than the main layer, the main layer being sandwiched between the main layer the first and the second sub-layer is arranged and the gap between the first sub-layer, which is arranged on the lower part of the gate structure, and the cover layer is made. In one or more of the above or following embodiments, the first sidewall spacer layer consists of the main layer. In addition, in one or more of the above or following embodiments, prior to forming the second sidewall spacer layer, a sidewall cap layer is fabricated at least in the gap such that it does not completely fill the gap. In one or more of the above or following embodiments, in forming the gap, an upper part of the cover layer which is free of the sacrificial layer is also removed. In one or more of the above or subsequent embodiments, the gate structure is a dummy gate structure, and after the air gap is formed, the method further comprises forming an inter-layer dielectric layer, removing the dummy gate structure, such that a gate structure is formed. Gap occurs and forming a metallic gate structure in the gate gap. In one or more of the above or following embodiments, the sacrificial layer is removed before the interlayer dielectric layer is fabricated.

Gemäß einem weiteren Aspekt der vorliegenden Erfindung wird bei einem Verfahren zur Herstellung eines Halbleiter-Bauelements eine Gate-Struktur über einer Kanalschicht einer Finnenstruktur und einer dielektrischen Trennschicht hergestellt. Eine Source-Epitaxialschicht und eine Drain-Epitaxialschicht werden über der Finnenstruktur hergestellt, die nicht von der Gate-Struktur bedeckt ist. Eine erste Seitenwand-Abstandshalterschicht wird auf einer Seitenfläche der Gate-Struktur hergestellt. Eine Opferschicht wird so hergestellt, dass ein oberer Teil der Gate-Struktur mit der ersten Seitenwand-Abstandshalterschicht frei von der Opferschicht ist und ein unterer Teil der Gate-Struktur mit der ersten Seitenwand-Abstandshalterschicht und der Source- und Drain-Epitaxialschicht in der ersten Opferschicht eingebettet ist. Zwischen dem unteren Teil der Gate-Struktur und der Opferschicht wird ein Zwischenraum durch Entfernen zumindest eines Teils der ersten Seitenwand-Abstandshalterschicht hergestellt, sodass ein Teil einer Oberseite der dielektrischen Trennschicht zu dem Zwischenraum freiliegt. Nachdem die erste Seitenwand-Abstandshalterschicht entfernt worden ist, wird ein Luftspalt zwischen dem unteren Teil der Gate-Struktur und der Opferschicht durch Herstellen einer zweiten Seitenwand-Abstandshalterschicht über der Gate-Struktur hergestellt.According to another aspect of the present invention, in a method of manufacturing a semiconductor device, a gate structure is fabricated over a channel layer of a fin structure and a dielectric isolation layer. A source epitaxial layer and a drain epitaxial layer are fabricated over the fin structure which is not covered by the gate structure. A first sidewall spacer layer is fabricated on a side surface of the gate structure. A sacrificial layer is fabricated such that an upper portion of the gate structure having the first sidewall spacer layer is free of the sacrificial layer and a lower portion of the gate structure having the first sidewall spacer layer and the source and drain epitaxial layers in the first Sacrificial layer is embedded. Between the lower part of the gate structure and the sacrificial layer, a gap is formed by removing at least a part of the first sidewall spacer layer so that a part of an upper surface of the dielectric separation layer is exposed to the gap. After the first sidewall spacer layer has been removed, an air gap is established between the bottom of the gate structure and the sacrificial layer by forming a second sidewall spacer layer over the gate structure.

Gemäß einem Aspekt der vorliegenden Erfindung weist ein Halbleiter-Bauelement Folgendes auf: eine Gate-Elektrode, die über einer Kanalschicht und einer dielektrischen Trennschicht angeordnet ist; und Seitenwand-Abstandshalterschichten, die auf gegenüberliegenden Hauptseitenflächen der Gate-Elektrode und über der dielektrischen Trennschicht angeordnet sind. Die Seitenwand-Abstandshalterschichten weisen eine untere Schicht und eine obere Schicht auf, die auf der unteren Schicht angeordnet ist, wobei die untere Schicht einen Luftspalt aufweist. Bei einer oder mehreren vorstehenden oder nachfolgenden Ausführungsformen weist die obere Schicht keinen Luftspalt auf. Bei einer oder mehreren vorstehenden oder nachfolgenden Ausführungsformen beträgt eine Höhe des obersten Teils des Luftspalts von der dielektrischen Trennschicht 20 bis 70 % einer Höhe der Seitenwand-Abstandshalterschichten. Bei einer oder mehreren vorstehenden oder nachfolgenden Ausführungsformen beträgt die Höhe des obersten Teils des Luftspalts von der dielektrischen Trennschicht 20 bis 90 % einer Höhe der Gate-Elektrode. Bei einer oder mehreren vorstehenden oder nachfolgenden Ausführungsformen bestehen die Seitenwand-Abstandshalter aus SiOCN. Bei einer oder mehreren vorstehenden oder nachfolgenden Ausführungsformen ist eine Isolierschicht zwischen einer Unterseite des Luftspalts und der dielektrischen Trennschicht angeordnet. Bei einer oder mehreren vorstehenden oder nachfolgenden Ausführungsformen liegt eine Dicke der Isolierschicht in dem Bereich von 0,5 nm bis 2,0 nm. Bei einer oder mehreren vorstehenden oder nachfolgenden Ausführungsformen besteht die obere Schicht aus einem anderen Material als die untere Schicht. Bei einer oder mehreren vorstehenden oder nachfolgenden Ausführungsformen liegt eine Breite des Luftspalts in dem Bereich von 0,5 nm bis 8,0 nm. Bei einer oder mehreren vorstehenden oder nachfolgenden Ausführungsformen weist das Halbleiter-Bauelement weiterhin eine Deckschicht auf, die auf der unteren Schicht angeordnet ist. Bei einer oder mehreren vorstehenden oder nachfolgenden Ausführungsformen besteht die Deckschicht aus einem anderen Material als die untere Schicht.According to one aspect of the present invention, a semiconductor device includes: a gate electrode disposed over a channel layer and a dielectric isolation layer; and sidewall spacer layers disposed on opposite major side surfaces of the gate electrode and over the dielectric isolation layer. The sidewall spacer layers have a bottom layer and an upper layer disposed on the bottom layer, the bottom layer having an air gap. In one or more of the above or following embodiments, the top layer does not have an air gap. In one or more of the above or following embodiments, a height of the uppermost part of the air gap from the dielectric separation layer is 20 to 70% of a height of the sidewall spacer layers. In one or more of the above or following embodiments, the height of the uppermost part of the air gap from the dielectric separation layer is 20 to 90% of a height of the gate electrode. In one or more of the above or following embodiments, the sidewall spacers are SiOCN. In one or more of the above or following embodiments, an insulating layer is disposed between a bottom of the air gap and the dielectric separation layer. In one or more of the above or subsequent embodiments, a thickness of the insulating layer is in the range of 0.5 nm to 2.0 nm. In one or more of the above or subsequent embodiments, the upper layer is made of a different material than the lower layer. In one or more of the above or following embodiments, a width of the air gap is in the range of 0.5 nm to 8.0 nm. In one or more of the above or following embodiments, the semiconductor device further includes a cap layer disposed on the lower layer is arranged. In one or more of the above or following embodiments, the cover layer is made of a different material than the lower layer.

Gemäß einem weiteren Aspekt der vorliegenden Erfindung weist ein Halbleiter-Bauelement Folgendes auf: eine Gate-Struktur, die über einer Kanalschicht und einer dielektrischen Trennschicht angeordnet ist und eine Gate-Elektrodenschicht und eine Deckisolierschicht hat; und Seitenwand-Abstandshalterschichten, die auf gegenüberliegenden Hauptseitenflächen der Gate-Struktur und über der dielektrischen Trennschicht angeordnet sind. Die Seitenwand-Abstandshalterschichten weisen eine untere Schicht und eine obere Schicht auf, die auf der unteren Schicht angeordnet ist, wobei die untere Schicht einen Luftspalt aufweist. Bei einer oder mehreren vorstehenden oder nachfolgenden Ausführungsformen weist die obere Schicht keinen Luftspalt auf. Bei einer oder mehreren vorstehenden oder nachfolgenden Ausführungsformen beträgt eine Höhe eines obersten Teils des Luftspalts von der dielektrischen Trennschicht 20 bis 70 % einer Höhe der Seitenwand-Abstandshalterschichten. Bei einer oder mehreren vorstehenden oder nachfolgenden Ausführungsformen ist der oberste Teil des Luftspalts niedriger als ein oberster Teil der Gate-Elektrode. Bei einer oder mehreren vorstehenden oder nachfolgenden Ausführungsformen weist das Halbleiter-Bauelement weiterhin eine Source-Epitaxialschicht und eine Drain-Epitaxialschicht auf, und ein oberster Teil des Luftspalts ist gleich einem obersten Teil der Source- oder Drain-Epitaxialschichten oder höher als dieser. Bei einer oder mehreren vorstehenden oder nachfolgenden Ausführungsformen beträgt die Höhe eines obersten Teils des Luftspalts von der dielektrischen Trennschicht 50 bis 90 % einer Höhe der Gate-Elektrode. Bei einer oder mehreren vorstehenden oder nachfolgenden Ausführungsformen bestehen die Seitenwand-Abstandshalter aus SiOCN. Bei einer oder mehreren vorstehenden oder nachfolgenden Ausführungsformen liegt eine Breite des Luftspalts in dem Bereich von etwa 0,5 nm bis etwa 8,0 nm.According to another aspect of the present invention, a semiconductor device includes: a gate structure disposed over a channel layer and a dielectric isolation layer and having a gate electrode layer and a cap insulating layer; and sidewall spacer layers disposed on opposite major side surfaces of the gate structure and over the dielectric isolation layer. The sidewall spacer layers have a bottom layer and an upper layer disposed on the bottom layer, the bottom layer having an air gap. In one or more of the above or following embodiments, the top layer does not have an air gap. In one or more of the above or following embodiments, a height of an uppermost part of the air gap from the dielectric separation layer is 20 to 70% of a height of the sidewall spacer layers. In one or more of the above or following embodiments, the uppermost part of the air gap is lower than an uppermost part of the gate electrode. In one or more of the above or subsequent embodiments, the semiconductor device further includes a source epitaxial layer and a drain epitaxial layer, and a top part of the air gap is equal to or higher than an uppermost part of the source or drain epitaxial layers. In one or more of the above or following embodiments, the height of an uppermost part of the air gap from the dielectric separation layer is 50 to 90% of a height of the gate electrode. In one or more of the above or following embodiments, the sidewall spacers are SiOCN. In one or more of the above or following embodiments, a width of the air gap is in the range of about 0.5 nm to about 8.0 nm.

Gemäß einem weiteren Aspekt der vorliegenden Erfindung weist ein Halbleiter-Bauelement eine Gate-Struktur, die über einer oder mehreren Finnenstrukturen und einer dielektrischen Trennschicht angeordnet ist, in der ein unterer Teil der einen oder mehreren Finnenstrukturen eingebettet ist; und Seitenwand-Abstandshalterschichten auf, die auf gegenüberliegenden Hauptseitenflächen der Gate-Struktur und über der dielektrischen Trennschicht angeordnet sind. Die Seitenwand-Abstandshalterschichten weisen Luftspalte an einem unteren Teil der Gate-Struktur auf.In accordance with another aspect of the present invention, a semiconductor device includes a gate structure disposed over one or more fin structures and a dielectric isolation layer in which a lower portion of the one or more fin structures is embedded; and sidewall spacer layers disposed on opposite major side surfaces of the gate structure and over the dielectric isolation layer. The sidewall spacer layers have air gaps at a lower portion of the gate structure.

Vorstehend sind Merkmale verschiedener Ausführungsformen oder Beispiele beschrieben worden, sodass Fachleute die Aspekte der vorliegenden Erfindung besser verstehen können. Fachleuten dürfte klar sein, dass sie die vorliegende Erfindung ohne Weiteres als eine Grundlage zum Gestalten oder Modifizieren anderer Verfahren und Strukturen zum Erreichen der gleichen Ziele und/oder zum Erzielen der gleichen Vorzüge wie bei den hier vorgestellten Ausführungsformen oder Beispielen verwenden können. Fachleute dürften ebenfalls erkennen, dass solche äquivalenten Auslegungen nicht von dem Grundgedanken und Schutzumfang der vorliegenden Erfindung abweichen und dass sie hier verschiedene Änderungen, Ersetzungen und Abwandlungen vornehmen können, ohne von dem Grundgedanken und Schutzumfang der vorliegenden Erfindung abzuweichen.In the foregoing, features of various embodiments or examples have been described so that those skilled in the art can better understand the aspects of the present invention. Those skilled in the art will appreciate that they may readily use the present invention as a basis for designing or modifying other methods and structures to achieve the same objects and / or advantages of the same as the embodiments or examples presented herein. Those skilled in the art should also recognize that such equivalent interpretations do not depart from the spirit and scope of the present invention and that they may make various changes, substitutions and alterations here without departing from the spirit and scope of the present invention.

Claims (20)

Verfahren zur Herstellung einer Halbleitervorrichtung mit den folgenden Schritten: Herstellen einer Gate-Struktur über einer Kanalschicht und einer isolierenden Trennschicht; Herstellen einer ersten Seitenwand-Abstandshalterschicht auf einer Seitenfläche der Gate-Struktur; Herstellen einer Opferschicht so, dass ein oberer Teil der Gate-Struktur mit der ersten Seitenwand-Abstandshalterschicht frei von der Opferschicht ist und ein unterer Teil der Gate-Struktur mit der ersten Seitenwand-Abstandshalterschicht in der ersten Opferschicht eingebettet ist; Herstellen eines Zwischenraums zwischen dem unteren Teil der Gate-Struktur und der Opferschicht durch Entfernen zumindest eines Teils der ersten Seitenwand-Abstandshalterschicht; und nachdem die erste Seitenwand-Abstandshalterschicht entfernt worden ist, Herstellen eines Luftspalts zwischen dem unteren Teil der Gate-Struktur und der Opferschicht durch Herstellen einer zweiten Seitenwand-Abstandshalterschicht über der Gate-Struktur.Method for producing a semiconductor device comprising the following steps: Forming a gate structure over a channel layer and an insulating separation layer; Forming a first sidewall spacer layer on a side surface of the gate structure; Forming a sacrificial layer such that an upper portion of the gate structure having the first sidewall spacer layer is free of the sacrificial layer and a lower portion of the gate structure is embedded with the first sidewall spacer layer in the first sacrificial layer; Forming a gap between the lower portion of the gate structure and the sacrificial layer by removing at least a portion of the first sidewall spacer layer; and after the first sidewall spacer layer has been removed, forming an air gap between the lower portion of the gate structure and the sacrificial layer by forming a second sidewall spacer layer over the gate structure. Verfahren nach Anspruch 1, wobei auf einer Seitenfläche des oberen Teils der Gate-Struktur kein Luftspalt hergestellt wird.Method according to Claim 1 in which no air gap is produced on a side surface of the upper part of the gate structure. Verfahren nach Anspruch 1 oder 2, das weiterhin das Herstellen einer Deckschicht über der ersten Seitenwand-Abstandshalterschicht vor dem Herstellen der Opferschicht aufweist, wobei der Zwischenraum zwischen der Deckschicht und dem unteren Teil der Gate-Struktur hergestellt wird.Method according to Claim 1 or 2 further comprising forming a capping layer over the first sidewall spacer layer prior to forming the sacrificial layer, wherein the gap is made between the capping layer and the bottom portion of the gate structure. Verfahren nach einem der vorhergehenden Ansprüche, das nach dem Herstellen des Luftspalts weiterhin Folgendes umfasst: Entfernen der Opferschicht; und Herstellen einer Zwischenschichtdielektrikum-Schicht.Method according to one of the preceding claims, which further comprises, after the air gap is established: Removing the sacrificial layer; and Producing an interlayer dielectric layer. Verfahren nach einem der vorhergehenden Ansprüche, wobei die Opferschicht amorphes Silizium aufweist.Method according to one of the preceding claims, wherein the sacrificial layer comprises amorphous silicon. Verfahren nach einem der vorhergehenden Ansprüche, das vor dem Herstellen der zweiten Seitenwand-Abstandshalterschicht weiterhin das Herstellen einer Seitenwand-Deckschicht zumindest in dem Zwischenraum so umfasst, dass sie den Zwischenraum nicht vollständig füllt.The method of any one of the preceding claims, further comprising, prior to forming the second sidewall spacer layer, forming a sidewall cover layer at least in the gap such that it does not completely fill the gap. Verfahren nach einem der vorhergehenden Ansprüche, wobei die erste Seitenwand-Abstandshalterschicht SiOCN aufweist.The method of any one of the preceding claims, wherein the first sidewall spacer layer comprises SiOCN. Verfahren zur Herstellung einer Halbleitervorrichtung mit den folgenden Schritten: Herstellen einer Gate-Struktur über einer Kanalschicht einer Finnenstruktur und einer isolierenden Trennschicht; Herstellen einer ersten Seitenwand-Abstandshalterschicht auf einer Seitenfläche der Gate-Struktur, wobei die erste Seitenwand-Abstandshalterschicht eine Hauptschicht aufweist; Herstellen einer Deckschicht über der ersten Seitenwand-Abstandshalterschicht; Herstellen einer Opferschicht so, dass ein oberer Teil der Gate-Struktur mit der ersten Seitenwand-Abstandshalterschicht und der Deckschicht frei von der Opferschicht ist und ein unterer Teil der Gate-Struktur mit der ersten Seitenwand-Abstandshalterschicht und der Deckschicht in der ersten Opferschicht eingebettet ist; Herstellen eines Zwischenraums zwischen dem unteren Teil der Gate-Struktur und der Deckschicht durch Entfernen der Hauptschicht der ersten Seitenwand-Abstandshalterschicht; und nachdem die erste Seitenwand-Abstandshalterschicht entfernt worden ist, Herstellen eines Luftspalts zwischen dem unteren Teil der Gate-Struktur und der Deckschicht durch Herstellen einer zweiten Seitenwand-Abstandshalterschicht.Method for producing a semiconductor device comprising the following steps: Forming a gate structure over a channel layer of a fin structure and an insulating separation layer; Forming a first sidewall spacer layer on a side surface of the gate structure, the first sidewall spacer layer having a main layer; Forming a cover over the first sidewall spacer layer; Forming a sacrificial layer so that an upper part of the gate structure having the first sidewall spacer layer and the cap layer is free from the sacrificial layer and a lower part of the gate structure having the first sidewall spacer layer and the cap layer is embedded in the first sacrificial layer ; Forming a gap between the lower part of the gate structure and the cover layer by removing the main layer of the first sidewall spacer layer; and after the first sidewall spacer layer has been removed, forming an air gap between the bottom of the gate structure and the cover layer by forming a second sidewall spacer layer. Verfahren nach Anspruch 8, wobei die Opferschicht so hergestellt wird, dass die Finnenstruktur ebenfalls in der Opferschicht eingebettet ist.Method according to Claim 8 wherein the sacrificial layer is made such that the fin structure is also embedded in the sacrificial layer. Verfahren nach Anspruch 8 oder 9, wobei die erste Seitenwand-Abstandshalterschicht weiterhin eine oder mehrere Teilschichten aufweist, die jeweils aus einem anderen Material als die Hauptschicht bestehen, eine der einen oder mehreren Teilschichten auf der Seitenfläche der Gate-Struktur hergestellt wird, und der Zwischenraum zwischen der einen der einen oder mehreren Teilschichten hergestellt wird, die auf dem unteren Teil der Gate-Struktur und der Deckschicht angeordnet ist.Method according to Claim 8 or 9 wherein the first sidewall spacer layer further comprises one or more sub-layers, each consisting of a different material than the main layer, one of the one or more sublayers is fabricated on the side surface of the gate structure, and the gap is made between the one of the one or more sublayers disposed on the lower portion of the gate structure and the capping layer. Verfahren nach Anspruch 10, wobei die Hauptschicht dicker als jede der einen oder mehreren Teilschichten ist.Method according to Claim 10 wherein the main layer is thicker than each of the one or more sub-layers. Verfahren nach Anspruch 10 oder 11, wobei die eine oder die mehreren Teilschichten aus SiOCN bestehen.Method according to Claim 10 or 11 wherein the one or more sublayers are SiOCN. Verfahren nach einem der Ansprüche 8 bis 12, wobei die Hauptschicht aus einer Verbindung aus der Gruppe Siliziumoxid, Siliziumnitrid, SiOCN und isolierendes Metalloxid besteht.Method according to one of Claims 8 to 12 , wherein the main layer consists of a compound of the group silicon oxide, silicon nitride, SiOCN and insulating metal oxide. Verfahren nach einem der Ansprüche 8 bis 13, wobei die erste Seitenwand-Abstandshalterschicht weiterhin eine erste Teilschicht, die auf der Gate-Struktur angeordnet ist, und eine zweite Teilschicht aufweist, die jeweils aus einem anderen Material als die Hauptschicht bestehen, die Hauptschicht zwischen der ersten und der zweiten Teilschicht angeordnet ist, und der Zwischenraum zwischen der ersten Teilschicht, die auf dem unteren Teil der Gate-Struktur angeordnet ist, und der Deckschicht hergestellt wird.Method according to one of Claims 8 to 13 wherein the first sidewall spacer layer further comprises a first sub-layer disposed on the gate structure and a second sub-layer each consisting of a different material than the main layer, the main layer being disposed between the first and second sub-layers, and the gap between the first sub-layer disposed on the lower part of the gate structure and the cover layer is made. Verfahren nach Anspruch 14, das vor dem Herstellen der zweiten Seitenwand-Abstandshalterschicht weiterhin das Herstellen einer Seitenwand-Deckschicht zumindest in dem Zwischenraum so umfasst, dass sie den Zwischenraum nicht vollständig füllt.Method according to Claim 14 in that prior to forming the second sidewall spacer layer further comprises forming a sidewall cover layer at least in the gap such that it does not completely fill the gap. Verfahren nach einem der Ansprüche 8 bis 15, wobei die erste Seitenwand-Abstandshalterschicht aus der Hauptschicht besteht.Method according to one of Claims 8 to 15 wherein the first sidewall spacer layer is the main layer. Verfahren nach einem der Ansprüche 8 bis 16, wobei bei dem Herstellen des Zwischenraums ein oberer Teil der Deckschicht, der frei von der Opferschicht ist, ebenfalls entfernt wird.Method according to one of Claims 8 to 16 wherein, in forming the gap, an upper part of the cover layer which is free from the sacrificial layer is also removed. Verfahren nach einem der Ansprüche 8 bis 17, wobei die Gate-Struktur eine Dummy-Gate-Struktur ist, und das Verfahren nach dem Herstellen des Luftspalts weiterhin Folgendes umfasst: Herstellen einer Zwischenschichtdielektrikum-Schicht; Entfernen der Dummy-Gate-Struktur, sodass ein Gate-Zwischenraum entsteht; und Herstellen einer metallischen Gate-Struktur in dem Gate-Zwischenraum.Method according to one of Claims 8 to 17 wherein the gate structure is a dummy gate structure, and the method after forming the air gap further comprises: forming an interlayer dielectric layer; Removing the dummy gate structure to create a gate gap; and forming a metallic gate structure in the gate gap. Verfahren nach Anspruch 18, wobei die Opferschicht entfernt wird, bevor die Zwischenschichtdielektrikum-Schicht hergestellt wird.Method according to Claim 18 wherein the sacrificial layer is removed before the interlayer dielectric layer is formed. Halbleitervorrichtung mit: einer Gate-Elektrode, die über einer Kanalschicht und einer isolierenden Trennschicht angeordnet ist; und Seitenwand-Abstandshalterschichten, die auf entgegengesetzten Hauptseitenflächen der Gate-Elektrode und über der isolierenden Trennschicht angeordnet sind, wobei die Seitenwand-Abstandshalterschichten eine untere Schicht und eine obere Schicht aufweisen, die auf der unteren Schicht angeordnet ist, und die untere Schicht einen Luftspalt aufweist.Semiconductor device with: a gate electrode disposed over a channel layer and an insulating separation layer; and Sidewall spacer layers disposed on opposite major side surfaces of the gate electrode and over the insulating separator layer, wherein the sidewall spacer layers have a lower layer and an upper layer disposed on the lower layer, and the lower layer has an air gap.
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