KR20050119235A - Circuit and method for controlling cell voltage in semiconductor memory device - Google Patents
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Abstract
본 발명은 반도체 메모리 장치에서 메모리 셀에 공급되는 구동전압레벨을 3단계로 제어하는 셀전압 제어회로에 관한 것이다. The present invention relates to a cell voltage control circuit for controlling the driving voltage level supplied to a memory cell in a semiconductor memory device in three stages.
본 발명은 선택되지 않은 셀의 경우 저 전압 마진이 취약하여 데이터가 플립(Flip)되는 문제가 해결하기 위해 선택된 셀과 선택되지 않은 셀간의 전원전압을 3단계로 조절하는 반도체 메모리장치의 셀전압 제어는 선택된 메모리 셀과, 상기 선택된 메모리 셀의 바로 상부 셀로 펌핑된 전압(Vpp)를 공급하고; 상기 선택된 메모리 셀의 바로 하부 셀과, 상기 선택된 메모리 셀로부터 상부로 2번째 위치한 메모리 셀로 외부 전원전압(VINT)을 공급하며; 상기 선택된 셀과, 상기 선택된 메모리 셀로부터 상부로 첫 번째 및 두 번 째 위치한 메모리 셀과, 상기 선택된 메모리 셀로부터 하부로 첫 번째 위치한 메모리 셀을 제외한 나머지 메모리 셀로 전원전압(Vcc-B)을 공급하도록 한다.According to an embodiment of the present invention, in order to solve the problem that data is flipped due to low voltage margin in the case of unselected cells, cell voltage control of a semiconductor memory device which adjusts a power supply voltage between a selected cell and an unselected cell in three steps. Supplies a pumped voltage Vpp to a selected memory cell and a cell immediately above the selected memory cell; Supplying an external power supply voltage (V INT ) to a cell immediately below the selected memory cell and a memory cell located second from the selected memory cell; Supply a power supply voltage (Vcc-B) to the selected cells, the first and second memory cells located above the selected memory cell, and the remaining memory cells except the first located first from the selected memory cell. do.
Description
본 발명은 반도체 메모리장치의 셀 구동전압 제어회로 및 그 방법에 관한 것으로, 특히 반도체 메모리 장치에서 메모리 셀에 공급되는 구동전압레벨을 3단계로 제어하는 셀전압 제어회로 및 그 방법에 관한 것이다. The present invention relates to a cell driving voltage control circuit of a semiconductor memory device and a method thereof, and more particularly to a cell voltage control circuit for controlling the driving voltage level supplied to a memory cell in a semiconductor memory device in three steps.
일반적으로 반도체 메모리장치중에 하나인 SRAM(Static Random Acess Memory) 셀은 크로스-커플드 인버터(Cross-coupled inverter) 쌍으로 구성되어 있으며, 메모리 셀의 메모리 로직상태는 두 인버터의 출력단의 전압레벨에 의해 결정되며, 전원이 공급되는 한 인버터 출력단의 한쪽이 로우레벨이면 다른 한 쪽은 하이 레벨을 유지한다. 그리하여 일단 메모리 셀이 안정한 상태로 정해지면 그 상태가 계속 유지되므로 DRAM(Dynamic RAM)과 달리 저장된 정보를 지속적으로 보유하도록 하기 위해 주기적인 리프레쉬 동작을 필요로 하지 않는다. In general, SRAM (Static Random Access Memory) cells, which are one of the semiconductor memory devices, are composed of a cross-coupled inverter pair, and the memory logic state of the memory cells is determined by the voltage levels of the output terminals of the two inverters. As long as the power is supplied, if one side of the inverter output stage is low level, the other side remains high level. Thus, once the memory cell is set in a stable state, the state is maintained so that, unlike DRAM (Dynamic RAM), it does not require periodic refresh operation to continuously retain the stored information.
도 1은 일반적인 SRAM 셀의 구조를 나타낸 회로도이다.1 is a circuit diagram showing the structure of a typical SRAM cell.
도 1을 참조하면, SRAM셀은 전원전압과 접지전압 사이에 CMOS로 구성된 제1 및 제2 인버터(60, 62)가 병렬로 연결되어 있으며, 제1 인버터(60)의 출력단과 비트라인(B) 사이에 제1 엔모오스 트랜지스터(N1)가 제2 인버터(62)의 출력단과 비트라인(BB) 사이에 제2 엔모오스 트랜지스터(N2)가 연결되어 있다. 상기 제1인버터(60)의 출력단은 제2 인버터(62)의 입력단과 연결되어 있고 이와 대칭으로 제2 인버터(62)의 출력단은 상기 제1 인버터(60)의 입력단과 연결되어 셀 내에서 데이터 저장을 하는 래치역할을 한다. Referring to FIG. 1, in the SRAM cell, first and second inverters 60 and 62 configured as CMOS are connected in parallel between a power supply voltage and a ground voltage, and an output terminal and a bit line B of the first inverter 60 are connected in parallel. The first NMOS transistor N1 is connected between the output terminal of the second inverter 62 and the bit line BB. The output terminal of the first inverter 60 is connected to the input terminal of the second inverter 62 and the output terminal of the second inverter 62 is symmetrically connected to the input terminal of the first inverter 60 so as to transmit data in the cell. It acts as a latch to save.
제1 및 제2 인버터(60, 62)는 전원전압(Vcc)과 접지사이에 피모오스 트랜지스터(P1, P2) 및 엔모오스 트랜지스터(N3, N4)가 각각 직렬로 연결되어 각각의 게이트에 공통의 입력이 가해지고 연결노드에 출력이 발생한다. 제1 및 제2 엔모오스 트랜지스터(N1, N2)를 액세스 트랜지스터라하고, 제1 및 제2 인버터(60, 62)의 피모오스 트랜지스터(P1, P2)를 로드 트랜지스터라하며, 제1 및 제2 인버터(60, 62)의 제3 및 제4 엔모오스 트랜지스터(N3, N4)를 드라이브 트랜지스터라 한다. In the first and second inverters 60 and 62, the PMOS transistors P1 and P2 and the NMOS transistors N3 and N4 are connected in series between the power supply voltage Vcc and the ground, respectively, to be common to the respective gates. An input is applied and an output is generated at the connected node. The first and second NMOS transistors N1 and N2 are called access transistors, the PMOS transistors P1 and P2 of the first and second inverters 60 and 62 are called load transistors, and the first and second The third and fourth NMOS transistors N3 and N4 of the inverters 60 and 62 are called drive transistors.
우선 SRAM의 라이트시의 동작을 살펴보면, 워드라인에 Vcc를 인가하고 비트라인(B)은 Vcc, 비트라인바(BB)는 Vss를 인가하면 비트라인(B)을 통해 인가된 Vcc가 상기 제1 엔모오스 트랜지스터(N1)를 거치면서 연결노드(K2)의 출력은 Vcc-Vth가 된다. 따라서 제4 엔모오스 트랜지스터(N4)는 온상태가 되어 제2 피오모스 트랜지스터(P2)와 제4 엔모오스 트랜지스터(N4)의 연결노드(K3)의 출력은 0V로 되어 상기 SRAM 셀에는 데이터 1이 라이트된다. First, when the SRAM is written, Vcc is applied to the word line, Vcc is applied to the word line, and Vcc is applied to the bit line bar BB, and Vcc applied through the bitline B is applied to the first line. The output of the connection node K2 becomes Vcc-Vth through the NMOS transistor N1. Therefore, the fourth NMOS transistor N4 is turned on so that the output of the connection node K3 of the second PMOS transistor P2 and the fourth NMOS transistor N4 becomes 0V, and the data 1 is stored in the SRAM cell. Lighted.
한편 SRAM셀에 데이터 0를 라이트 하기 위해서는 상기 비트라인(B)에 Vss비트라인바(BB)에 Vcc를 인가한다. 이때 노드(K3)에는 Vcc-Vth의 전압이 출력되고 노드(K2)에는 0V가 출력되어 제1 인버터(60) 및 제2 인버터(62)는 래치역할을 하게 되어 데이터 0을 라인트한다.On the other hand, in order to write data 0 to the SRAM cell, Vcc is applied to the Vss bit line bar BB to the bit line B. At this time, the voltage of Vcc-Vth is outputted to the node K3 and 0V is outputted to the node K2 so that the first inverter 60 and the second inverter 62 play a latch role and thus line the data 0.
그리고 SRAM의 리드동작을 살펴보면,And look at the read operation of the SRAM,
셀에 이미 데이터 1이 라이트 되었다고 가정하면, 데이터를 리드하기 위해 비트라인(B)과 비트라인바(BB)를 센스앰프의 DC동작점 전압 혹은 Vcc수준으로 양쪽 라인의 전압을 같게 만든 후 워드라인 전압을 Vcc로 상승시켜 셀을 선택하면 비트라인(B)의 전압을 제1 피모오스 트랜지스터(P1)를 통하여 흘러 들어오는 Vcc쪽으로 약간 상승하고 비트라인바(BB)의 전압은 제4 엔모오스 트랜지스터(N4)를 통하여 접지전압(Vss)으로 전류가 흘러나가 약간 감소한다. 이때 발생한 비트라인(B)과 비트라인바(BB)의 전위차를 센스앰프를 통하여 증폭시켜 출력버퍼로 전달한다. 출력버퍼로 전달된 신호는 부하를 구동시킬 만큼의 크기로 증폭된다. 데이터 0을 리드시에도 이와 동일한 방식이나 비트라인(B)과 비트라인바(BB)의 전압 증감만 반대의 경우가 된다. Assuming that data 1 has already been written to the cell, make the bit line B and the bit line bar BB equal to the DC operating point voltage or Vcc level of the sense amplifier to read the data and then the word line. When the cell is selected by increasing the voltage to Vcc, the voltage of the bit line B slightly rises toward Vcc flowing through the first PMOS transistor P1, and the voltage of the bit line bar BB is increased by the fourth NMOS transistor ( The current flows through N4) to the ground voltage Vss and decreases slightly. At this time, the potential difference between the bit line B and the bit line bar BB is amplified by the sense amplifier and transferred to the output buffer. The signal delivered to the output buffer is amplified to a magnitude enough to drive the load. When the data 0 is read, the same method or the voltage increase and decrease of the bit line B and the bit line bar BB are reversed.
또한 대기상태의 소비 전력은 메모리 셀이 선택되지 않는 상태이므로 상기 제1 및 제2 인버터(60, 62)의 소비 전류는 무시할 수 있으며, 따라서 각 메모리 셀에 흐르는 정상전류의 총합에 의해 걸정된다. 대기상태는 워드라인에선택신호가 인가되지 않아 제1 및 제2 엔모오스 트랜지스터(N1, N2)가 온되지 않은 상태이므로 메모리 셀내 제1 및 제2 인버터(60, 62)가 데이터를 유지하는 래치회로를 이루고 있다. In addition, since power consumption in the standby state is a state in which the memory cells are not selected, the current consumptions of the first and second inverters 60 and 62 can be ignored, and thus are determined by the sum of the normal currents flowing through each memory cell. In the standby state, since the first and second enMOS transistors N1 and N2 are not turned on because the selection signal is not applied to the word line, the latches of the first and second inverters 60 and 62 in the memory cell hold data. It is a circuit.
상기와 같은 SRAM은 메모리 소자의 고용량 저전력화를 구현하기 위해 이웃하는 셀과 Vcc를 공유하는 경우가 발생하며, 스탠바이 상태 전류(ISB1) 소모를 줄이기 위해 셀에 공급되는 전원전압(Vcc)을 외부전압보다 낮은 레벨을 사용한다. 이때 SRAM은 셀 사이즈를 줄이기 위해 TFT 로드 트랜지스터 및 스택형 셀을 사용하게 되는데, 이 경우 셀 로드 트랜지스터의 특성상 일반적인 FCMOS 셀의 경우보다 스탠바이 상태 전류의 소모가 커지게 된다. 그리고 TFT 로드 트랜지스터 혹은 스택형 셀을 사용하는 SRAM에서 안정적인 저전압 동작을 하기 위해서 워드라인 및 셀에 공급되는 전원전압(Vcc)를 펌핑하여 공급한다. 이때 선택되지 않은 셀이 선택된 셀과 셀에 공급되는 전원전압(Vcc)을 공유하고 있는 경우 한쪽의 로드 트랜지스터에는 펌핑된 전압이 공급되고, 다른 한쪽의 로드 트랜지스터에는 외부 전원전압 레벨보다 낮은 전압이 공급된다. 이로 인해 선택되지 않은 셀의 경우 저 전압 마진이 취약하여 데이터가 플립(Flip)되는 문제가 발생한다. Such an SRAM may share a Vcc with a neighboring cell in order to realize high capacity and low power consumption of a memory device. Use a lower level. In this case, the SRAM uses a TFT load transistor and a stacked cell to reduce the cell size. In this case, the standby state current consumption is larger than that of a general FCMOS cell due to the characteristics of the cell load transistor. In order to perform stable low voltage operation in an SRAM using a TFT load transistor or a stacked cell, a power supply voltage Vcc supplied to a word line and a cell is pumped. In this case, when the unselected cell shares the power supply voltage (Vcc) supplied to the cell with the selected cell, the pumped voltage is supplied to one load transistor and the voltage lower than the external power supply voltage level is supplied to the other load transistor. do. As a result, low voltage margins are vulnerable in unselected cells, causing data to flip.
따라서, 본 발명의 목적은 상기와 같이 선택되지 않은 셀의 저 전압 마진이 취약하지 않도록 선택된 셀과 선택되지 않은 셀간의 전원전압을 3단계로 조절하여 데이터가 플립되지 않도록 하는 반도체 메모리장치의 셀전압 제어회로 및 방법을 제공함에 있다.Accordingly, an object of the present invention is to adjust the power supply voltage between the selected cells and the unselected cells in three steps so that the low voltage margin of the unselected cells is not vulnerable as described above, thereby preventing the data from flipping. To provide a control circuit and method.
상기한 목적들을 달성하기 위한 본 발명의 반도체 메모리장치의 셀 전압 제어회로는, 다수의 메모리 셀을 인에이블시키기 위한 셀 인에이블신호(MWL)와 셀전압 선택 제어신호(vpwrenbi)를 출력하는 메인워드라인 디코더와, 상기 메인워드라인 디코더로부터 출력된 셀 인에이블신호(MWL)가 출력될 때 행 어드레스(ADD)에 의해 해당 메모리 셀의 워드라인을 선택하는 다수의 섹션워드라인 디코더와, 상기 메인 워드라인 디코더로부터 출력된 셀전압 선택 제어신호(vpwrenbi)에 의해 펌핑된 전압(Vpp)과 외부 전원전압(VINT) 중에 하나를 선택 출력하는 다수의 셀전압 레벨 선택기와, 상기 다수의 셀전압 레벨 선택기로부터 각각 선택된 전압을 받아 상기 섹션워드라인 디코더로부터 선택된 워드라인 구동신호에 의해 데이터를 저장하거나 독출하는 다수의 메모리 셀들과, 상기 다수의 메모리 셀들의 초기 구동전압의 레벨을 조절하여 공급하는 초기전압 조절부를 포함함을 특징으로 한다.A cell voltage control circuit of a semiconductor memory device of the present invention for achieving the above objects, the main word for outputting a cell enable signal (MWL) and a cell voltage selection control signal (vpwrenbi) for enabling a plurality of memory cells A line decoder, a plurality of section word line decoders for selecting a word line of a corresponding memory cell by a row address ADD when a cell enable signal MWL output from the main word line decoder is output, and the main word A plurality of cell voltage level selectors for selecting and outputting one of a voltage Vpp and an external power supply voltage V INT by the cell voltage selection control signal vpwrenbi output from a line decoder, and the plurality of cell voltage level selectors A plurality of memory cells which receive respective voltages selected from the memory cells and store or read data by the selected word line driving signals from the section word line decoders And characterized in that it comprises parts of the initial control voltage to supply to adjust the level of the initial driving voltage of the plurality of memory cells.
상기 메인 워드라인 디코더는 다수의 디코더로 이루어져 있다. The main wordline decoder consists of a plurality of decoders.
상기 다수의 디코더는 입력단에 어드레스(ADDa-ADDb)가 연결되는 낸드게이트와; 상기 낸드게이트의 출력단에 직렬로 연결된 2개의 인버터;로 각각 구성됨을 특징으로 한다. The plurality of decoders may include: a NAND gate having an address (ADDa-ADDb) connected to an input terminal; And two inverters connected in series to the output terminal of the NAND gate.
상기 셀 전압 레벨 선택기는, 제1 디코더(11)의 출력단에 게이트가 연결되고 소스가 펌핑된 전원전압(Vpp)에 연결되며, 드레인이 메모리 셀로 연결되는 피모오스 트랜지스터(MP2)와, 제2 디코더(12)의 출력단에 게이트가 연결되고 소스가 전원전압(Vpp)에 연결되며, 드레인이 메모리 셀로 연결되는 피모오스 트랜지스터(MP3)와, 제3 디코더(13)의 출력단에 게이트가 연결되고 소스가 외부 전원전압(VINT)에 연결되며, 드레인이 메모리 셀로 연결되는 피모오스 트랜지스터(MP4)와, 제4 디코더(14)의 출력단에 게이트가 연결되고 소스가 상기 외부 전원전압(VINT)에 연결되며, 드레인이 메모리 셀로 연결되는 피모오스 트랜지스터(MP5)로 구성됨을 특징으로 한다.The cell voltage level selector includes a PMOS transistor MP2 having a gate connected to an output terminal of the first decoder 11, a source connected to a pumped voltage, and a drain connected to a memory cell, and a second decoder. A gate is connected to the output terminal of (12), a source is connected to the power supply voltage (Vpp), a drain is connected to the memory cell (MP3), the gate is connected to the output terminal of the third decoder 13, the source is PMOS transistor MP4 connected to an external power supply voltage V INT , a drain connected to a memory cell, a gate connected to an output terminal of the fourth decoder 14, and a source connected to the external power supply voltage V INT . The drain may include a PMOS transistor MP5 connected to the memory cell.
상기 목적을 달성하기 위한 본 발명의 반도체 메모리장치의 셀 전압 제어방법은, 선택된 메모리 셀과, 상기 선택된 메모리 셀의 바로 상부 셀로 펌핑된 전압Vpp)를 공급하는 단계; 상기 선택된 메모리 셀의 바로 하부 셀과, 상기 선택된 메모리 셀로부터 상부로 2번째 위치한 메모리 셀로 외부 전원전압(VINT)을 공급하는 단계; 상기 선택된 셀과, 상기 선택된 메모리 셀로부터 상부로 첫 번째 및 두 번 째 위치한 메모리 셀과, 상기 선택된 메모리 셀로부터 하부로 첫 번째 위치한 메모리 셀을 제외한 나머지 메모리 셀로 전원전압(Vcc-B)을 공급하는 단계를 포함하는 것을 특징으로 한다.According to another aspect of the present invention, there is provided a method of controlling a cell voltage of a semiconductor memory device, the method including: supplying a selected memory cell and a pumped voltage Vpp directly to an upper cell of the selected memory cell; Supplying an external power supply voltage (V INT ) to a cell immediately below the selected memory cell and a memory cell located second from the selected memory cell; Supplying a power supply voltage (Vcc-B) to the selected cells, the first and second memory cells located above the selected memory cell, and the remaining memory cells except the first located first from the selected memory cell; Characterized in that it comprises a step.
상기 외부 전원전압(VINT)은 펌핑된 전원전압(Vpp)의 레벨보다 낮고 전원전압(Vcc-B)보다 높은 전압임을 특징으로 한다.The external power supply voltage V INT is a voltage lower than a level of the pumped power supply voltage Vpp and higher than the power supply voltage Vcc-B.
이하 본 발명의 바람직한 실시 예가 도시된 첨부 도면을 참조하여 보다 상세하게 설명된다. 그러나 본 발명은 다수의 상이한 형태로 구현될 수 있고, 기술된 실시 예에 제한되지 않음을 이해하여야 한다. 하기의 실시 예는 설명을 위한 것이라는 것이며 당업자에게 본 발명의 사상을 충분하게 전달하기 위한 것임에 유의하여야 한다. 또한 본 발명의 요지를 불필요하게 흐릴 수 있는 공지 기능 및 구성에 대한 상세한 설명이 생략됨에 유의하여야 한다. Hereinafter, exemplary embodiments of the present invention will be described in more detail with reference to the accompanying drawings. It should be understood, however, that the present invention may be embodied in many different forms and should not be construed as limited to the embodiments set forth. It should be noted that the following examples are intended to be illustrative and to sufficiently convey the spirit of the present invention to those skilled in the art. It should also be noted that detailed descriptions of well-known functions and configurations that may unnecessarily obscure the subject matter of the present invention are omitted.
도 2는 본 발명의 바람직한 일 실시 예에 따른 반도체 메모리 장치의 개략적인 구성도이다.2 is a schematic structural diagram of a semiconductor memory device according to an embodiment of the present invention.
다수의 메모리 셀을 인에이블시키기 위한 셀 인에이블신호(MWL)와 셀전압 선택 제어신호(vpwrenbi)를 출력하는 메인워드라인 디코더(10)와, 상기 메인워드라인 디코더(10)로부터 출력된 셀 인에이블신호(MWL)가 출력될 때 행 어드레스(ADD)에 의해 해당 메모리 셀의 워드라인을 선택하는 다수의 섹션워드라인 디코더(20~23)와, 상기 메인 워드라인 디코더(10)로부터 출력된 셀전압 선택 제어신호(vpwrenbi)에 의해 펌핑된 전압(Vpp)와 외부 전원전압(VINT) 중에 하나를 선택 출력하는 다수의 셀전압 레벨 선택기(30~33)와, 상기 다수의 셀전압 레벨 선택기(30~33)로부터 각각 선택된 전압을 받아 상기 섹션워드라인 디코더(20~23)로부터 선택된 워드라인 구동신호에 의해 데이터를 저장하거나 독출하는 다수의 메모리 셀들(40~43)과, 상기 다수의 메모리 셀들(40~43)의 초기 구동전압의 레벨을 조절하여 공급하는 다수의 초기전압 조절부들(50~53)로 구성되어 있다.A main word line decoder 10 for outputting a cell enable signal MWL and a cell voltage selection control signal vpwrenbi for enabling a plurality of memory cells, and a cell in output from the main word line decoder 10; A plurality of section word line decoders 20 to 23 which select word lines of corresponding memory cells by row address ADD when the enable signal MWL is output, and cells output from the main word line decoder 10. A plurality of cell voltage level selectors 30 to 33 for selectively outputting one of a voltage Vpp and an external power supply voltage V INT pumped by a voltage selection control signal vpwrenbi, and the plurality of cell voltage level selectors ( A plurality of memory cells 40 to 43 that receive voltages respectively selected from 30 to 33 and store or read data by word line driving signals selected from the section word line decoders 20 to 23, and the plurality of memories Before initial driving of cells 40-43 It is to the level of the control consists of a plurality of initial voltage control units (50 to 53) for supplying.
상기 구성중 섹션워드라인 디코더(20), 셀전압 레벨 선택기(30), 메모리 셀(40), 초기전압 조절부(50)는 제1 메모리 블록(100)이 되고, 섹션워드라인 디코더(21), 셀전압 레벨 선택기(31), 메모리 셀(41), 초기전압 조절부(51)는 제2 메모리 블록(200)이 되며, 섹션워드라인 디코더(22), 셀전압 레벨 선택기(32), 메모리 셀(42), 초기전압 조절부(52)는 제3 메모리 블록(300)이 되고, 섹션워드라인 디코더(23), 셀전압 레벨 선택기(33), 메모리 셀(43), 초기전압 조절부(53)는 제4 메모리 블록(400)이 된다.In the configuration, the section word line decoder 20, the cell voltage level selector 30, the memory cell 40, and the initial voltage controller 50 become the first memory block 100 and the section word line decoder 21. The cell voltage level selector 31, the memory cell 41, and the initial voltage adjuster 51 become the second memory block 200, the section word line decoder 22, the cell voltage level selector 32, and the memory. The cell 42 and the initial voltage adjusting unit 52 become the third memory block 300, and the section word line decoder 23, the cell voltage level selector 33, the memory cell 43, and the initial voltage adjusting unit ( 53 is the fourth memory block 400.
본 발명에서는 설명의 편의상 4개의 메모리 블록(100~400)만을 도시하였으나 그 이상의 메모리 블록을 갖는다. In the present invention, only four memory blocks 100 to 400 are illustrated for convenience of description but have more memory blocks.
도 3은 도 2중 제3 메모리 블록(300)의 상세회로도이다.3 is a detailed circuit diagram of the third memory block 300 of FIG. 2.
메인 워드라인 디코더(10)는 제1 내지 제4 디코더(11~14)로 구성되어 있고 제1 내지 제4 디코더(11~14)는 각각 입력단에 어드레스(ADDa-ADDb)가 연결되는 낸드게이트(AN1)와, 상기 낸드게이트(AN1)의 출력단에 연결된 인버터(I1)로 구성되어 있다. 메인 워드라인 디코더(10)는 설명의 편의상 제1 내지 제4 디코더(11~14)의 4개만을 도시하였으나 그 이상의 개수를 갖는다. The main word line decoder 10 includes first to fourth decoders 11 to 14, and the first to fourth decoders 11 to 14 each include a NAND gate having an address ADDA-ADDb connected to an input terminal. AN1) and an inverter I1 connected to an output terminal of the NAND gate AN1. The main word line decoder 10 shows only four of the first to fourth decoders 11 to 14 for convenience of description, but has more than that.
섹션워드라인 디코더(20)는 행어드레스 정보(ADDc)를 각각 게이트로 입력하는 피모오스 트랜지스터(MP1) 및 엔모오스 트랜지스터(MN1)로 구성되며, 상기 피모오스 트랜지스터(MP1)의 드레인과 상기 엔모오스 트랜지스터(MN1)의 드레인이 접속되고, 상기 엔모오스 트랜지스터(MN1)의 소스가 접지에 연결되는 구성을 갖는다. The section word line decoder 20 includes a PMOS transistor MP1 and an NMOS transistor MN1 for inputting the row address information ADDc to the gate, respectively, and the drain and the NMOS of the PMOS transistor MP1. The drain of the transistor MN1 is connected, and the source of the enMOS transistor MN1 is connected to the ground.
셀 전압 레벨 선택기(32)는 상기 제1 디코더(11)의 출력단에 게이트가 연결되고 소스가 전원전압(Vpp)에 연결되며, 드레인이 메모리 셀의 구동전압으로 연결되는 피모오스 트랜지스터(MP2)와, 상기 제2 디코더(12)의 출력단에 게이트가 연결되고 소스가 전원전압(Vpp)에 연결되며, 드레인이 메모리 셀의 구동전압으로 연결되는 피모오스 트랜지스터(MP3)와, 상기 제3 디코더(13)의 출력단에 게이트가 연결되고 소스가 전원전압(VINT)에 연결되며, 드레인이 메모리 셀의 구동전압으로 연결되는 피모오스 트랜지스터(MP4)와, 상기 제4 디코더(14)의 출력단에 게이트가 연결되고 소스가 전원전압(VINT)에 연결되며, 드레인이 메모리 셀의 구동전압으로 연결되는 피모오스 트랜지스터(MP5)로 구성되어 있다.The cell voltage level selector 32 includes a PMOS transistor MP2 having a gate connected to an output terminal of the first decoder 11, a source connected to a power supply voltage Vpp, and a drain connected to a driving voltage of a memory cell. A PMOS transistor MP3 having a gate connected to an output terminal of the second decoder 12, a source connected to a power supply voltage Vpp, and a drain connected to a driving voltage of a memory cell, and the third decoder 13. Gate is connected to an output terminal of the circuit board, a source is connected to a power supply voltage (V INT ), a drain is connected to a driving voltage of a memory cell, and a gate is connected to an output terminal of the fourth decoder 14. It is connected to the source is connected to the power supply voltage (V INT ), the drain is composed of a PMOS transistor (MP5) connected to the driving voltage of the memory cell.
메모리 셀(42)은 전원전압과 접지전압 사이에 CMOS로 구성된 제1 및 제2 인버터(IN1, IN2)가 병렬로 연결되어 있으며, 제1 인버터(IN1)의 출력단과 비트라인(BIT) 사이에 제1 엔모오스 트랜지스터(MN2)가 연결되어 있고, 제2 인버터(IN2)의 출력단과 비트라인바(/BIT) 사이에 제2 엔모오스 트랜지스터(MN5)가 연결되어 있다. 상기 제1인버터(IN1)의 출력단은 제2 인버터(IN2)의 입력단과 연결되어 있고 이와 대칭으로 제2 인버터(IN2)의 출력단은 상기 제1 인버터(IN)의 입력단과 연결되어 셀 내에서 데이터 저장을 하는 래치역할을 한다. In the memory cell 42, first and second inverters IN1 and IN2 configured in CMOS are connected in parallel between a power supply voltage and a ground voltage, and between the output terminal of the first inverter IN1 and the bit line BIT. The first NMOS transistor MN2 is connected, and the second NMOS transistor MN5 is connected between the output terminal of the second inverter IN2 and the bit line bar / BIT. The output terminal of the first inverter (IN1) is connected to the input terminal of the second inverter (IN2) and symmetrically the output terminal of the second inverter (IN2) is connected to the input terminal of the first inverter (IN) to the data in the cell It acts as a latch to save.
초기전압 조절부(52)는 피모오스 트랜지스터(MP8)로 구성되어 있으며, 피모오스 트랜지스터(MP8)의 드레인과 게이트가 접속되는 다이오드 구조를 갖는다. 초기전압 조절부(52)는 초기에 메모리 셀(42)로 공급되는 초기 전압의 레벨을 잡아주고, 메모리 셀(42)이 구동되지 않는 스탠바이 상태 시 메모리 셀로 전원(Vcc-B)을 공급한다. The initial voltage adjusting unit 52 is composed of a PMOS transistor MP8 and has a diode structure in which a drain and a gate of the PMOS transistor MP8 are connected. The initial voltage adjuster 52 initially sets the level of the initial voltage supplied to the memory cell 42, and supplies power Vcc-B to the memory cell in a standby state in which the memory cell 42 is not driven.
상술한 도 6 및 도 7을 참조하여 본 발명의 일 실시 예에 따른 워드라인 구동회로의 동작을 설명한다.The operation of the word line driver circuit according to an embodiment of the present invention will be described with reference to FIGS. 6 and 7.
지금 제1 내지 제4 메모리블록(100~400) 중에 제3 메모리블록(300)을 억세스하기 위한 행 어드레스(ADDa-ADDb)가 인가되면 낸드게이트(NA1)는 반전논리 곱하여 로우신호인 VBB레벨(예컨대 -4V)신호를 출력한다. 상기 행어드레스(ADDa-ADDb)는 MSB가 된다. 상기 낸드게이트(NA1)로부터 출력된 VBB은 인버터(I1)를 통해 반전되어 Vpp레벨(Vcc+α)로 반전 출력된다. 상기 인버터(I2)를 통해 출력되는 Vpp레벨신호는 메인 워드라인 인에이블신호(MWL)이다. 메인 워드라인 디스에이블신호(/MWL)는 VBB레벨이 된다. 행 어드레스(ADDc)는 LSB이며, 행 어드레스(Addc)의 인에이블신호는 Vss(0V)가 되고, 디스에이블신호는 Vpp가 된다. 상기 인버터(I1)를 통해 워드라인 인에이블신호(MWL)가 출력될 때 행 어드레스(ADDc)의 인에이블신호가 피모오스 트랜지스터(MP1) 및 엔모오스 트랜지스터(MN1)의 게이트로 인가되면 피모오스 트랜지스터(MP1)는 턴온 및 엔모오스 트랜지스터(MN1)는 턴오프된다. 상기 피모오스 트랜지스터(MP1)이 턴온되면 상기 인버터(I1)를 통해 출력된 Vpp레벨신호는 메모리 셀(42)의 워드라인 SWL(n+1)로 인가된다. 그리고 상기 인버터(I1)를 통해 출력된 워드라인 인에이블신호(MWL)는 인버터(I2)를 통해 반전되어 피모오스 트랜지스터(MP2)의 게이트로 인가된다. 이로 인해 피모오스 트랜지스터(MP2)가 턴온되어 Vpp전압이 메모리 셀(42)의 제1 인버터(IN1) 셀 구동전압으로 인가된다. 그리고 제2 인버터(IN2)의 셀구동전압은 제2 메모리 블록(200)의 셀전압 레벨 선택기(31)로부터 출력된 Vpp레벨이 인가된다. 따라서 메모리 셀(42)의 엔모오스 트랜지스터(MN1, MN5)가 턴온되어 메모리 셀(42)이 억세스된다. When the row address ADDA-ADDb for accessing the third memory block 300 is applied among the first to fourth memory blocks 100 to 400, the NAND gate NA1 is inverted and multiplied by a low signal VBB level ( For example, a -4V) signal is output. The row address ADda-ADDb becomes an MSB. The VBB output from the NAND gate NA1 is inverted through the inverter I1 and inverted at the Vpp level (Vcc + α). The Vpp level signal output through the inverter I2 is a main word line enable signal MWL. The main word line disable signal / MWL is at the VBB level. The row address ADDc is LSB, the enable signal of the row address Addc is Vss (0V), and the disable signal is Vpp. When the enable signal of the row address ADDc is applied to the gates of the PMOS transistor MP1 and the NMOS transistor MN1 when the word line enable signal MWL is output through the inverter I1, the PMOS transistor is output. MP1 is turned on and enMOS transistor MN1 is turned off. When the PMOS transistor MP1 is turned on, the Vpp level signal output through the inverter I1 is applied to the word line SWL (n + 1) of the memory cell 42. The word line enable signal MWL output through the inverter I1 is inverted through the inverter I2 and applied to the gate of the PMOS transistor MP2. As a result, the PMOS transistor MP2 is turned on so that the Vpp voltage is applied to the driving voltage of the first inverter IN1 of the memory cell 42. The cell driving voltage of the second inverter IN2 is applied with the Vpp level output from the cell voltage level selector 31 of the second memory block 200. Therefore, the NMOS transistors MN1 and MN5 of the memory cell 42 are turned on to access the memory cell 42.
상기 셀전압 레벨 선택기(30-33)는 메인워드라인 디코더(10)로부터 출력된 셀전압 레벨 선택 제어신호(vpwrenb)에 의해 제1 내지 제4 메모리블록(100~400)으로 인가되는 제1 인버터 및 제2 인버터(IN1~IN2)로 인가되는 셀구동전압을 선택하여 각각 공급한다. 이때 도 2의 제3 메모리 블록(300)이 선택되어 동작하는 예를 들어 설명한다. 메인워드라인 디코더(10)는 셀전압 레벨 선택제어신호 vpwrenb(n) 및 vpwrenb(n-1)를 로우 상태 논리신호로 출력하고, 셀전압 레벨 선택제어신호 vpwrenb(n-2) 및 vpwrenb(n+1)를 하이 상태 논리신호로 출력한다. 제1 및 제4 셀전압 레벨 선택기(30, 33)는 VINT 전압을 선택하여 메모리 셀(40, 43)의 제1 인버터(IN1)의 구동전압으로 공급한다. 그리고 제2 및 제3 셀전압 레벨 선택기(31, 32)는 Vpp전압레벨을 선택하여 메모리 셀(41, 42)의 제1 인버터(IN1)의 구동전압으로 공급한다. 제1 및 제4 메모리 셀(40, 43)의 제2 인버터(IN2)의 구동전압은 Vcc-B 레벨이 인가된다. 제2 메모리 셀(41)의 제2 인버터(IN2)의 구동전압은 제1 셀전압 레벨 선택기(30)의 출력단에 연결되어 VINT레벨이 인가된다. 제3 메모리 셀(42)의 제2 인버터(IN2)의 구동전압은 제2 셀전압 레벨 선택기(31)의 출력단에 연결되어 Vpp레벨이 인가된다.The cell voltage level selectors 30 to 33 are applied to the first to fourth memory blocks 100 to 400 by the cell voltage level selection control signal vpwrenb output from the main word line decoder 10. And cell driving voltages applied to the second inverters IN1 to IN2. In this case, an example in which the third memory block 300 of FIG. 2 is selected and operated will be described. The main word line decoder 10 outputs the cell voltage level selection control signals vpwrenb (n) and vpwrenb (n-1) as low state logic signals, and the cell voltage level selection control signals vpwrenb (n-2) and vpwrenb (n Output +1) as a high state logic signal. The first and fourth cell voltage level selectors 30 and 33 select the V INT voltage and supply the V INT voltage to the driving voltage of the first inverter IN1 of the memory cells 40 and 43. The second and third cell voltage level selectors 31 and 32 select the Vpp voltage levels and supply them to the driving voltage of the first inverter IN1 of the memory cells 41 and 42. The driving voltages of the second inverters IN2 of the first and fourth memory cells 40 and 43 are applied with a Vcc-B level. The driving voltage of the second inverter IN2 of the second memory cell 41 is connected to the output terminal of the first cell voltage level selector 30 so that the V INT level is applied. The driving voltage of the second inverter IN2 of the third memory cell 42 is connected to the output terminal of the second cell voltage level selector 31 so that the Vpp level is applied.
따라서 상기 제3 메모리 셀(42)과 바로 인접한 상부 셀인 제2 메모리 셀(41)과 선택된 제3 메모리 셀(42)에는 Vpp(Vcc+α)가 제1 인버터(IN1)의 구동전압으로 인가된다. 선택된 제3 메모리 셀(42)과 바로 인접한 하부셀인 제4 메모리셀(43)과 제3 메모리 셀(42)로부터 상부로 2번째 위치한 제1 및 제4 메모리 셀(42)의 제1 인버터(IN1)에는 VINT 레벨전압이 인가된다. 그리고 나머지 메모리 셀에는 Vcc-B가 인가된다.Therefore, Vpp (Vcc + α) is applied as the driving voltage of the first inverter IN1 to the second memory cell 41 and the selected third memory cell 42 which are immediately adjacent to the third memory cell 42. . The first inverters of the first and fourth memory cells 42 positioned second from the fourth memory cell 43 and the third memory cell 42 which are lower cells immediately adjacent to the selected third memory cell 42 ( IN1) is applied the V INT level voltage. Vcc-B is applied to the remaining memory cells.
여기서 Vpp는 Vcc+α이고, VINT는 Vcc가 될 수 있으며, B는 초기전압 조절부(50~54)에 구비된 피모오스 트랜지스터(MP8)의 임계전압(Vt)이 될 수 있다.Here, Vpp may be Vcc + α, V INT may be Vcc, and B may be the threshold voltage Vt of the PMOS transistor MP8 provided in the initial voltage adjusting units 50 to 54.
이와 같이 하나의 셀이 선택되면 Vcc+α, VINT, Vcc-B의 전압 레벨이 셀 구동전압으로 공급되어 3단계의 레벨로 조절할 수 있다. 이렇게 3단계의 레벨로 셀 구동전압을 인가하는 이유는 Vpp레벨 만큼 펌핑된 셀 전압을 공유하고 있는 선택되지 않는 셀의 안정성을 위한 것이다. 예를 들어 3단계로 레벨로 전압을 공급하지 않게 되면 도 3의 메모리 셀(43)의 제1 인버터(IN1)의 로드 트랜지스터인 피모오스 트랜지스터(MP6)의 소스는 선택된 메모리 셀(42)과의 Vpp레벨을 공유하고 있으며 나머지 한 쪽의 제2 인버터(IN2)의 로드 트랜지스터인 피모오스 트랜지스터(MP5)의 소스에는 Vcc-B 레벨이 공급된다. 이때 저장된 데이터가 노드 ND0에 하이(Vcc-B), 노드 ND1에 로우(0V)가 저장되어 있고 피모오스 트랜지스터(MP7)의 게이트 소스간 전압 Vgs(Vcc-B)-(Vcc+α)가 피모오스 트랜지스터(MP7)의 임계전압(Vt)보다 크게 된다면 피모오스 트랜지스터(MP7)와 엔모오스 트랜지스터(MN4)가 동시에 턴온되며, 상황에 따라 데이터가 플립(Flip)되거나 셀 스터빌리티(Cell Stability)가 나빠질 수 있다. 이러한 현상은 로우 전압 동작에서 더 심하게 나타날 수 있다.As such, when one cell is selected, the voltage levels of Vcc + α, V INT , and Vcc-B are supplied as the cell driving voltages, and thus the level can be adjusted to three levels. The reason why the cell driving voltage is applied at the three levels is for the stability of the unselected cells sharing the pumped cell voltage by the Vpp level. For example, when the voltage is not supplied to the level in three stages, the source of the PMOS transistor MP6, which is the load transistor of the first inverter IN1 of the memory cell 43 of FIG. 3, is compared with the selected memory cell 42. The Vcc-B level is supplied to the source of the PMOS transistor MP5 that shares the Vpp level and is the load transistor of the other second inverter IN2. At this time, the stored data is stored high (Vcc-B) at node ND0 and low (0V) at node ND1, and voltages Vgs (Vcc-B)-(Vcc + α) between gate and source of PMOS transistor MP7 are If the threshold voltage Vt of the OS transistor MP7 is greater than the PMOS transistor MP7 and the NMOS transistor MN4 are turned on at the same time, depending on the situation, data is flipped or cell stability is reduced. Can be bad. This may be more severe in low voltage operation.
그러나 본 발명에서는 3단계의 레벨로 메모리 셀의 구동전압을 인가하므로 피모오스 트랜지스터(MP7)의 Vgs가 피모오스 트랜지스터(MP7)의 Vt보다 항상 작기 때문에 안정적인 동작을 할 수 있다. However, in the present invention, since the driving voltage of the memory cell is applied at three levels, the Vgs of the PMOS transistor MP7 is always smaller than the Vt of the PMOS transistor MP7, thereby enabling stable operation.
이와 같이 본 발명의 특정한 실시 예가 설명되었지만 메모리 셀이 선택되어 구동되는 메모리 셀과 선택되지 않아 구동되지 않는 메모리 셀의 구동전압의 레벨을 3단계로 조절하거나 다른 형태로 변경하는 등의 본 발명이 당업자에 의해 다양하게 변형되어 실시될 가능성이 있는 것은 자명한 일이다. 이렇게 변형된 실시 예들은 본 발명의 기술적 사상으로부터 개별적으로 이해되어져서는 안되며, 이와 같은 변형된 실시 예들은 첨부된 청구범위 안에 속한다 해야 할 것이다. As described above, although a specific embodiment of the present invention has been described, those skilled in the art can adjust the driving voltage levels of a memory cell selected and driven and a memory cell not selected and driven in three steps, or change to another form. It is obvious that there is a possibility to be variously modified by the implementation. Such modified embodiments should not be individually understood from the technical spirit of the present invention, and such modified embodiments should fall within the appended claims.
상술한 바와 같이 본 발명은, 반도체 메모리 장치에서 선택되는 메모리 셀과 선택되지 않은 메모리 셀의 구동전압을 서로 다르게 3단계로 조절하여 메모리 셀의 데이터가 플립되지 않도록 하여 셀 안정성을 유지할 수 있는 이점이 있다 As described above, the present invention provides an advantage of maintaining cell stability by adjusting the driving voltages of the memory cells selected from the semiconductor memory device and the non-selected memory cells in three different steps so that the data of the memory cells are not flipped. have
도 1은 일반적인 SRAM 셀의 구조를 나타낸 회로도1 is a circuit diagram showing the structure of a typical SRAM cell
도 2는 본 발명의 바람직한 일 실시 예에 따른 반도체 메모리 장치의 개략적인 구성도2 is a schematic block diagram of a semiconductor memory device according to an embodiment of the present invention.
도 3은 도 2중 제3 메모리 블록(300)의 상세회로도3 is a detailed circuit diagram of the third memory block 300 of FIG. 2.
* 도면의 주요부분에 대한 부호의 설명 * Explanation of symbols on main parts of drawing
10: 메인워드라인 디코더 20, 21, 22, 23 : 섹션워드라인 디코더10: main word line decoder 20, 21, 22, 23: section word line decoder
30, 31, 32, 33: 셀전압 레벨 선택기30, 31, 32, 33: cell voltage level selector
40, 41, 42, 43: 메모리 셀 50, 51, 52, 53: 초기전압 조절부 40, 41, 42, 43: memory cells 50, 51, 52, 53: initial voltage control unit
Claims (6)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020040044284A KR20050119235A (en) | 2004-06-16 | 2004-06-16 | Circuit and method for controlling cell voltage in semiconductor memory device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020040044284A KR20050119235A (en) | 2004-06-16 | 2004-06-16 | Circuit and method for controlling cell voltage in semiconductor memory device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR20050119235A true KR20050119235A (en) | 2005-12-21 |
Family
ID=37291974
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
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Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR20050119235A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007259634A (en) * | 2006-03-24 | 2007-10-04 | Fujitsu Ltd | Electronic apparatus, system power supply, and voltage feeding method |
-
2004
- 2004-06-16 KR KR1020040044284A patent/KR20050119235A/en not_active Application Discontinuation
Cited By (2)
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| JP2007259634A (en) * | 2006-03-24 | 2007-10-04 | Fujitsu Ltd | Electronic apparatus, system power supply, and voltage feeding method |
| KR100902809B1 (en) * | 2006-03-24 | 2009-06-12 | 후지쯔 마이크로일렉트로닉스 가부시키가이샤 | Electronic device incorporating system power supply unit and method for supplying power supply voltage |
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