KR20050116304A - 직접 변환 델타-시그마 수신기 - Google Patents

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KR20050116304A
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하이클링로날드엠.
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테크노컨셉츠, 인크.
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Abstract

무선 수신기는 정류된 파형을 생산하기 위해 변환 클록의 이분의 일 클록 주기마다 유입되는 파형의 극성을 역전시키고, 상기 정류된 파형을 상기 변환 클록에 의해 클록된 델타-시그마 변조기를 사용하여 일련의 대표적인 디지털 값들로 변환시킴으로써 무선 신호를 수신한다. 이러한 방식으로, 수신기는 큰 다이내믹 범위에 걸쳐 작동하고, 정면 단부에서 자동 이득 제어의 사용이 제거될 수 있다.

Description

직접 변환 델타-시그마 수신기{DIRECT CONVERSION DELTA-SIGMA RECEIVER}
1. 발명의 분야
본 발명은 일반적으로 무선 통신 시스템들에 관한 것이다. 보다 상세하게는, 본 발명은 무선 통신 시스템에서 신호 수신에 관한 것이다.
2. 관련 기술의 설명
무선 시스템들은 현대 사회에서 원격 통신의 기본적인 모드가 되고 있다. 무선 시스템들이 원격 통신들 시장으로 계속 침투되도록 하기 위해, 그 서비스를 제공하는 비용은 계속 감소되어야 하고 그 서비스를 사용하는 편의성은 계속 증가되어야 한다. 증가하는 시장 수요에 응답하여, 디지털 변조 스킴들에 기초한 여러 공업 표준 통신 기술들이 개발되어 왔다. 예를 들면, 코드 분할 다중 액세스(CDMA), 시분할 다중 액세스(TDMA) 및 주파수 깡충뛰기 기술들이 현대의 통신 시스템들을 개발하기 위해 사용되고 있다. 이들 시스템들이 서로 병행하여 구현됨에 따라, 이들 표준 기술들 중의 1개 이상을 사용하여 통신할 수 있는 수신기를 갖는 것이 종종 유리하다. 그렇게 하기 위해, 여러 가지 상이한 변조 기술들에 따라 변조된 신호들을 수신할 수 있는 수신기를 갖는 것이 필요하다.
현존하는 수신기들은 이중 변환 수신기 아키텍춰들을 사용하여 구현된다. 이중 변환 수신기 아키텍춰는 수신된 RF 신호가 중간 주파수(IF) 신호로 변환되고 IF 신호는 순차로 기저대로 변환되는 것을 특징으로 한다. 또한, 전형적으로 이득 제어 역시 IF에 인가된다. 그러나, 이중 변환 수신기들은 많은 수의 회로 부품들을 이용하고, 따라서 수신기의 단가, 크기 및 소비 전력을 증가시키는 단점을 갖는다.
직접 변환 수신기는 전통적인 이중 다운 변환 아키텍춰에 대한 대체물을 제공한다. 직접 변환은 수신된 신호가 그것이 수신되는 무선 주파수로부터 기저대로 직접적으로 변환되는 것을 특징으로 한다. 하나의 그러한 기술은 "DIRECT CONVERSION RECEIVER FOR MULTIPLE PROTOCOLS"라는 표제의 Williams의 미합중국 특허 제5,557,642호에 개시되어 있다. 도 1은 Williams의 교시에 따른 직접적인 변환 수신기를 나타내는 블록도이다. 안테나(30)는 소정의 표준에 따라 디지털로 변조된 RF 신호들을 수신한다. 안테나(20)의 출력은 로우 잡음 증폭기(LNA)(22)로 통과된다. LNA(22)는 유입되는 신호를 증폭시킨다. LNA(22)의 출력은 자동 이득 제어(AGC) 및 필터링 블록(24)에 결합된다. 자동 이득 제어 및 필터링 블록(24)은 수신된 신호의 크기 및 스펙트럼 내용을 제어한다. 예를 들면, 자동 이득 제어 및 필터링 블록(24)은 후속 신호 프로세싱 동안에 관심있는 대역 내 신호들을 대역 밖으로 잡음 및 신호들이 붕괴시키는 것을 방지하기 위해 안티-가명화 필터를 포함할 수 있다. 또한, 자동 이득 제어 및 필터링 블록(24)은 신호의 크기를 제어하여 그것이 후속 프로세싱 스테이지들의 소정의 신호 리미트들 내에 존재하게 한다. 자동 이득 제어 및 필터링 블록(24)의 출력은 신호를 더 증폭시키는 증폭기(26)에 결합된다.
증폭기(26)로부터 출력은 샘플 및 유지 회로(28)에 입력된다. 샘플 및 유지 회로(28)는 주파수(f1)를 갖는 제1 클록에 의해 클록된다. 샘플 및 유지 회로(28)의 출력은 클록 주파수(f1)의 곱들 둘레로 집중된 변조된 신호의 일련의 복사물들을 포함한다. 샘플 및 유지 회로(28)의 출력은 오버샘플링하는 델타-시그마 변환기(30)에 결합된다. 델타-시그마 변환기(30)는 주파수(f1)의 정수 곱인 주파수(f2)를 갖는 제2 클록을 수신한다. 이러한 방식으로, 델타-시그마 변환기 루프(30)는 샘플 및 유지 회로(28)에 의해 제공된 출력 신호를 오버샘플링하고; 따라서 데시메이션 필터링 후 변조된 신호의 양자화된 표시를 제공한다.
샘플 및 유지 회로(28)의 구축은 서브샘플링 주파수가 비교적 낮을 때조차 고주파수 회로 소자들 및 디자인 기술들의 사용을 필요로 한다. 예를 들면, 2GHz 반송파 신호는 알맞은 200MHz 클록으로 서브샘플링되는 경우, 가우스(Gaussian) 샘플러 모델은 단지 6.5 피코초의 개구 시간 제곱 평균 제곱근(샘플 및 유지 회로가 신호를 샘플링하는 데 필요함)은 거의 3dB의 변환 손실의 도입을 초래할 수 있음을 예측한다. 16피코초까지 증가하는 이러한 개구 시간은 이러한 변환 손실을 17,6dB로 극적으로 증가시키는 결과를 초래한다. 타이밍 불확실성(또는 지터)은 서브증폭기의 성능을 저하시키는 경향이 있다. 상기 실시예를 사용함으로써, 이상적인 샘플러 모델은 단지 5 피코초의 RMS 지터가 3.7비트로 분해능을 제한시키는 한편, 16비트의 분해능 달성은 RMS 지터가 1 펨토초로 제한될 것을 필요로 함을 예측한다.
샘플 및 유지 회로(28)는 전형적으로 다이오드들, FET 스위치들 또는 전형적으로 단지 이들의 전체적인 기능성 전압 범위의 작은 부분에 걸쳐 충분히 선형으로 작동하는 작동성 증폭기들의 일부 조합들을 사용하여 구현된다. 또한, 서브샘플링의 사용은 반송파 주파수 또는 그 이상에서 샘플링에 의해 달성될 수 있는 오버샘플링 비율을 감소시키고, 그에 따라 델타-시그마 변환기 루프(30)의 다이내믹 범위를 충분히 감소시킨다. 예를 들면, 델타-시그마 변환기의 분해능은 오버샘플링 비율에 의존한다. 제1, 제2, 제3 및 제4 순서의 델타-시그마 변환기들은 최적으로 오버샘플링 비율의 옥타브당 1.5, 2.5, 3.5 및 4.5비트 각각을 달성한다. 예를 들면, 200MHz 샘플링 클록을 사용함으로써, Williams의 아키텍춰는 반송파 주파수에서의 샘플링에 비교한 바, 제1, 제2 및 제3 순서의 델타-시그마 변환기들에 대해 각각 4.98비트의 분해능(30데시빌(dB)), 8.30비트의 분해능(50dB) 및 11.63비트의 분해능(70dB)을 희생시킨다. 90dB 이상의 다이내믹 범위 요건을 갖는 전형적인 시스템 용도에서, 입력 신호가 변화하는 다이내믹 범위는 샘플 및 유지 회로(28) 및 델타-시그마 루프(30) 등의 후속 요소들이 작동할 수 있는 다이내믹 범위보다 크다. Williams는 샘플 및 유지 회로(28) 전에 AGC 및 필터 회로(24)를 삽입하였다.
수신기의 다이내믹 범위를 확장시키기 위해 AGC 및 필터 회로(24)를 포함시키는 것은 그것이 수신기 감도를 신호들 및 신호 채널 밖의 간섭에 의존적이 되게 하게 때문에 셀룰러 통신들 등의 스펙트럼적으로 혼합한 용도들에 대해 바람직하지 못하다. 예를 들면, 인접한 채널에서 강한 신호는 수신기 정면 단부를 포획하고 관심있는 채널에서 약한 신호가 감지될 수 없도록 수신기를 탈민감화시키는 것이 가능하다. 이러한 유형의 오퍼레이션을 피하기 위해, AGC 및 필터 회로(24)는 이들이 수신기를 탈민감화시키기 전에 대역에서 벗어나는 신호들을 거부할 수 있어야 한다. AGC 및 필터 회로(24)에 포함된 결과의 필터는 전형적으로 조정 가능한 좁은 대역의 대역 필터이다. 반도체 기판 상에 그와 같은 필터를 실현시키는 것은 현재 실시될 수 없기 때문에, 그러한 필터를 포함시키는 것은 수신기의 비용 및 복잡성을 현저하게 증가시킨다. 따라서, AGC 부분 및 LNA 부분들이 고주파수 반도체 기판 상에 구현될 수 있더라도, 그 디자인은 필터링을 위해 반도체를 배출시킬 신호 경로를 필요로 한다. 반도체를 배출하기 위해, 수신기의 크기, 경비 및 전력 소비를 증가시키는 신호 레벨들이 증가되어야 한다. 또한, 필터 자체는 전형적으로 이산적인 아날로그 부품들을 사용하여 구현되고, 더 수신기의 크기 및 비용을 더 증가시킨다. 마지막으로, 자동 이득 제어의 추가는 자동 이득 제어 설정의 기능인 DC 오프셋 에러를 생성하고, 오프셋 정정을 곤란하게 만든다.
따라서, 당업계에서는 단일 기판 상에 구현될 수 있는 것과 같은 보다 효율적인 수신기를 개발할 필요성이 있다.
발명의 요약
본 발명은 정류된 파형을 생산하기 위해 변환 클록의 이분의 일 클록 주기마다 유입되는 파형의 극성을 역전시키고, 상기 정류된 파형을 상기 변환 클록에 의해 클록된 델타-시그마 변조기를 사용하여 일련의 대표적인 디지털 값들로 변환시킴으로써 무선 전송을 수신하는 방법을 포함한다. 일 실시예에서, 유입되는 파형은 무선 주파수 근처에 집중되고 변조된 신호를 반송하고, 변환 클록은 무선 주파수와 거의 동일한 주파수를 갖고, 일련의 대표적인 디지털 값들은 변조된 신호의 대표값이다. 다른 실시예에서, 일련의 대표적인 디지털 값들은 프로그램 가능한 필터 특성들에 따라 디지털로 필터링되고, 여기서 프로그램 가능한 필터 특성들은 변조된 신호의 변조 유형에 기초하여 선택되는 것이다.
일 실시예에서, 역전은 유입되는 파형의 역전된 신호 표시를 생산하고, 유입되는 파형의 비역전된 신호 표시를 생산하고, 역전된 신호 표시를 스위치의 제1 입력 포트에 결합시키고, 비역전된 신호 표시를 스위치의 제2 입력 포트에 결합시키고, 변환 클록을 스위치의 제어 포트에 결합시킴으로써 수행되고, 여기서 유입되는 파형은 안테나 상으로 수신되고, 유입되는 파형의 크기는 안테나에 의해 수신된 신호 강도의 크기에 고정되게 비례하는 것이다.
일 실시예에서, 본 발명은 대역 밖의 신호 및 잡음 파워가 목적하는 신호 대역으로 가명되는 것을 방지하기 위해 안테나 신호를 필터링하는 단계를 더 포함하고, 이 필터링 단계는 유입되는 파형을 생산하고, 변환 클록의 주파수는 필터링 단계에서 통과된 주파수들의 범위로부터 선택되는 것이다.
다른 실시예에서, 본 발명은 디지털 변환 클록에 결합되도록 구성되고 디지털 변환 클록의 이분의 일 클록 주기마다 입력 포트에 인가된 유입되는 신호의 극성을 역전시키도록 구성되고 출력 포트에 정류된 신호를 생산하기 위한 연속적인 시간 정류기를 포함한다. 그리고, 본 발명은 디지털 변환 클록에 결합된 클록 입력 포트를 갖고, 연속 시간 정류기의 출력 포트에 결합된 신호 입력 포트를 갖고, 유입되는 신호에 의해 반송되는 변조 파형의 대표값인 일련의 디지털 값들을 생산하도록 구성된 출력 포트를 갖는 델타-시그마 변조기를 포함한다.
연속적인 시간 정류기는 유입되는 신호를 수신하고 유입되는 신호의 역전된 버전을 역전된 출력 포트에서 생산하고 유입되는 신호의 비역전 버전을 비역전된 출력 포트에서 생산하도록 구성된 상보적인 증폭기; 및 역전된 출력 포트에 결합된 제1 입력 포트를 갖고, 비역전된 출력 포트에 결합된 제2 입력 포트를 갖고, 상기 디지털 변환 클록에 결합된 제어 포트를 갖는 스위치를 포함할 수 있다. 델타-시그마 변조기는 연속적인 시간 변조기의 출력 포트에 결합된 제1 입력 포트를 갖고, 제2 입력 포트를 갖고, 출력 포트를 갖는 루프 증폭기; 루프 증폭기의 상기 출력 포트에 결합되고 출력 포트를 갖는 연속적인 시간 루프 필터; 연속적인 시간 루프 필터의 출력 포트에 결합되고, 디지털 변환 클록에 결합된 클록 입력을 갖고 출력 포트를 갖는 에지-트리거된 비교기; 및 에지-트리거된 비교기의 출력 포트에 결합된 입력 포트를 갖고, 루프 증폭기의 제2 입력에 결합된 출력 포트를 갖는 1-비트 디지털-아날로그 변환기를 포함할 수 있다.
본 발명은 델타-시그마 변조기의 상기 출력에 결합된 입력 포트를 갖는 프로그램 가능한 디지털 필터를 더 포함할 수 있고, 프로그램 가능한 디지털 필터는 변조 파형의 변조 유형에 기초하여 선택되는 필터 특성들에 따라 상기 일련의 디지털 값들을 필터링하도록 구성된다. 또 다른 실시예에서, 본 발명은 유입되는 신호를 수신하도록 연속적인 시간 정류기에 결합된 안테나를 더 포함하고, 여기서 유입되는 신호의 크기는 안테나에 의해 수신된 신호 강도의 크기에 고정되게 비례한다. 또 다른 실시예에서, 본 발명은 안테나 신호를 수신하도록 구성되고 대역 밖의 신호 및 잡음 파워가 목적하는 신호 대역으로 가명되는 것을 방지하도록 구성된 필터를 포함하고, 이 필터는 연속적인 시간 정류기의 입력 포트에 결합되고, 여기서 변환 클록의 주파수는 필터에 의해 통과된 주파수들의 범위로부터 선택되는 것이다.
제3 실시예에서, 본 발명은 유입되는 파형을 수신하도록 구성된, 비역전되는 통합 추종체 구성의 선형화 작동성 증폭기; 선형화 작동성 증폭기의 출력에 결합된 제1 입력을 갖고, 유입되는 파형, 선형화 작동성 증폭기 및 유입되는 파형의 입력 전압 레벨에 선형으로 관련되는 한쌍의 상보적 전류들을 생산하도록 구성된 제1 상보적 트랜지스터 네트워크에 결합된 제2 입력을 갖는 트랜지스터 네트워크; 트랜지스터 네트워크에 결합되고 제1 트랜지스터 네트워크를 통해 고정된 전류를 제공하도록 구성된 제1 전류 소스; 클록 신호에 결합되고, 유입되는 파형의 입력 전압 레벨과 선형으로 관련되는 한쌍의 상보적 전류들에 결합되는 정류기 네트워크; 고정 전류를 생산하도록 구성된 제2 전류 소스; 및 제2 전류 소스에 결합되고, 논리 값들에 결합되도록 구성되고 상보적으로 스위치된 전류들을 생산하도록 구성된 상보적인 입력 포트들을 갖는 것으로, 상보적으로 스위치된 전류들은 회로에 의해 생산된 상보적인 전압 출력들을 함께 제어하기 위해 정류기 네트워크에 결합된 것인 스위칭 네트워크를 포함한다.
본 발명의 특징들, 목적들 및 장점들은 도면들과 관련시켜 아래 기재하는 상세한 설명으로부터 보다 명백해질 것이며, 여기서 동일한 부분들은 동일한 참조 번호로 식별된다
발명의 상세한 설명
본 발명은 보다 정밀한 회로 구조물들에 의해 증진된 성능을 제공함으로써 선행 기술의 제한점들을 극복하고자 한다. 아래 나타낸 직접 변환 아키텍춰들은 선행 기술의 회로들에 비해 보다 넓은 다이내믹 범위에 걸쳐 작동하고, 따라서 자동 이득 제어 회로들 및 오프-기판 필터링을 포함시키는 것에 대한 필요성을 감소시킨다. 이러한 이유 때문에, 이 아키텍춰는 선행 기술과 비교하여 단일 반도체 기판 상에서 보다 용이하게 구현될 수 있다.
도 2는 본 발명에 따른 직접 변환 수신기의 용도를 나타내는 블록도이다. 고주파수 신호들은 안테나(50)를 통해 수신된다. 예를 들면, 개인 통신 시스템(PCS) 용도에서, 고주파수 신호는 대략 2 기가헬쯔(GHz)의 반송파 주파수 근처에 집중되는 디지털로 변조된 RF 신호이다. 대역 필터(52)는 안테나(50)에 결합되고, 대역 밖의 신호 및 잡음 파워를 신호 대역으로 가명하는 것을 방지하기 위해 포함된다. 예를 들면, 필터(52)는 반송파 주파수의 이분의 일에 수신되는 에너지를 가명하는 것을 방지하도록 기능한다. 대역 필터(52)에 대한 대역 밖의 거부 요건들은 선행 기술에 비해 현저히 감소된다. 바람직한 실시예에서, 필터(52)는 인접한 채널 간섭을 거부하려 시도하지 않고 조정 가능하게 될 필요가 없다.
수신기(54)는 필터(52)에 결합되어 RF 입력 신호를 수신한다. 수신기(54)는 RF 입력 신호에 대한 변조의 디지털 표시를 생산하는 본 발명에 따른 직접 변환 수신기이다. 수신기(54)의 오퍼레이션은 아래 보다 완전히 설명된다. 디지털 프로세서(56)는 수신기들(54)에 결합되고, 신호 파형의 디지털 복조, 주파수 제어 및 신호 파형 클록들 뿐만 아니라 다른 디지털 신호 처리 기능들을 제공한다.
도 3은 수신기(54)의 전형적인 실시예를 나타내는 블록도이다. 수신기(54)의 입력에는 로우 잡음 증폭기(LNA)(60)가 있다. 로우 잡음 증폭기(60)는 유입되는 신호를 증폭시키는 한편, 과도한 잡음 및 왜곡의 부가를 피한다. LNA(60)의 출력은 분할기(62)에 결합된다. 분할기(62)는 LNA(60)의 출력에서의 신호를 동위상 경로 내의 트렌슬레이팅 델타-시그마 변조기(64A)의 입력에 및 구적 경로 내의 트렌슬레이팅 델타-시그마 변조기(64B)의 입력에 결합시키기 위해 사용된다. 분할기(62)는 각종 능동 소자들, 수동 소자들 또는 이들 모두를 사용하여 구현될 수 있다. 분할기(62)는 스플리터로서 구현될 수 있거나 또는 로우 잡음 증폭기의 출력은 트렌슬레이팅 델타-시그마 변조기들(64) 모두에 직접적으로 결합될 수 있다.
많은 용도에서, 디지털로 변조된 RF 신호는 동위상 및 구적 성분들로 분해함으로써 복조될 수 있다. 따라서, 도 3에서, 신호의 동위상 및 구적 성분들은 각각 동위상 신호 경로 및 구적 신호 경로를 사용하여 별개로 수신된다. 그러나, 본 발명의 가르침들은 단일 수신기 경로를 사용하는 수신기들에 직접적으로 인가될 수 있다. 도 3에서, 동위상 및 구적 경로들의 구현은 유사하고, 따라서, 하나의 경로를 이해하면 직접적으로 나머지도 이해하게 된다.
트렌슬레이팅 델타-시그마 변조기들(64)은 RF 신호를 디지털로 변조시킨다. 일 실시예에서, 트렌슬레이팅 델타-시그마 변조기들(64) 각각의 디지털 데이터 출력은 아래 보다 완전히 설명하는 바의 전형적인 델타-시그마 변조기들의 특성인 샘플 속도에서 1-비트 데이터 스트림이다.
트렌슬레이팅 델타-시그마 변조기(64A) 및 트렌슬레이팅 델타-시그마 변조기(64B)의 출력들은 동위상 경로(66A)에 대한 데시메이션 필터 및 구적 경로(66B)에 대한 데시메이션 필터의 입력 각각에 결합된다. 데시메이션 필터들(66)은 클록의 속도, CLK_M로 디지털 워드들을 생산하기 위해 디지털 필터링 및 데시메이션을 수행한다. 바람직한 실시예에서, 데시메이션 필터들(66)은 관심있는 대역폭 밖의 신호들 및 잡음을 필터링하도록 설계된 로우 패스 주파수 응답을 갖는다.
데시메이션 필터들(66)의 출력들은 I/Q 검정 및 신호 파형 프로세서(68)에 결합된다. 이 프로세서(68)는 디지털 프로세서(56)의 디지털 복조기에 인가되는 관심있는 신호의 I 및 Q 정보 내용의 L-비트 표시들을 생산한다. 바람직한 실시예에서, 프로세서(68)는 관심있는 신호 또는 신호들을 선택하고 대역 밖의 신호들을 억제하는 복잡한 디지털 필터링을 구현한다. 구체적으로, 프로세서(68)는 관심있는 신호 또는 신호들의 I 및 Q 성분들의 고분해능 표시를 개발한다. 일 실시예에서, 프로세서(68)는 그의 데이터 출력을 파형 클록 CLKwf와 동기화시킨다. 또한, 프로세서(68)는 유입되는 신호 파형과 매치되는 필터를 포함한다.
도 4는 트렌슬레이팅 델타-시그마 변조기들(64)의 전형적인 실시예를 나타내는 블록도이다. 상보적인 증폭기(76)는 반송파 주파수 근처에 집중되는 디지털로 변조된 RF 신호를 수신한다. 비역전 출력에서, 상보적인 증폭기(76)는 상보적인 증폭기(76)로의 입력에서 전압의 G배인 전압을 생산한다. 역전하는 출력에서, 상보적인 증폭기(76)는 상보적인 증폭기(76)로의 입력에서 전압의 -G배인 전압을 생산한다. 상보적인 증폭기(76)의 역전하는 출력 및 비역전 출력은 스위치(78)의 2개의 입력 포트들에 결합된다. 스위치(78)의 제어 포트는 어떤 입력 포트가 출력 포트에 결합되고, 변환 클록 CLK에 의해 구동될지를 결정함으로써, 스위치(78)의 출력 포트는 상보적인 증폭기(76)의 역전하는 출력 및 비역전 출력에 선택적으로 결합된다.
상보적인 증폭기(76) 및 스위치(78)는 함께 변환 클록 CLK의 이분의 일 주기마다 디지털로 변조된 RF 신호의 극성을 역전시키는 정류기의 기능들을 수행한다. 변환 클록 CLK의 주파수가 디지털로 변조된 RF 신호의 반송파 주파수와 대략 동일한 것으로 선택된 경우, 효율적으로, 정류기는 반송파 신호를 D.C. 집중되거나 또는 주파수 오프셋 기저대로의 변조를 트렌슬레이팅시킨다. 저주파수 신호 성분들 외에, 고주파수 신호 성분들 역시 정류기에 의해 발생된다. 그러나, 고주파수 성분들은 델타-시그마 변조기에 의해 감쇠되고 더 필터링된다. 일 실시예에서, 변환 클록 CLK의 주파수는 중심 주파수들의 범위에 걸쳐 다양한 파형들의 트렌슬레이팅을 허용하도록 프로그래밍 가능하다.
상보적인 증폭기(76) 및 스위치(78)로 구성된 정류기는 종래의 다운 변환기가 아니다. 종래의 다운 변환기에 대한 수학적 패러다임은 사인파 신호에 의한 증식이다. 종래의 다운 변환기들(다이오드 링들을 사용하는 회로들 또는 Gilbert 승산기 회로들 등)의 실질적인 구현은 바람직하지 않은 가짜 신호들의 생성을 초래하는 왜곡 및 피드쓰루 효과들의 도입 없이 이러한 수학적 패러다임을 실현시킬 수 없다.
대조적으로, 정류기의 수학적 패러다임은 입력 신호를 클록 신호의 반대쪽 이분의 일 주기들에 대해 +1 및 -1을 선택적으로 곱하는 것이다. 고속 스위치를 사용하는 정류기의 실질적인 구현은 이러한 수학적 패러다임에 보다 근접하게 작용하고, 따라서 종래의 다운 변환기에 비교한 바 가짜 신호 에너지들의 생산을 피한다.
스위치(78)의 출력은 코어 델타-시그마 변조기의 입력에 결합된다. 코어 델타-시그마 변조기는 루프 증폭기(80), 루프 필터(82), 에지-트리거된 비교기(84) 및 1-비트 디지털-아날로그(D/A) 변환기(86)로 구성된다. 바람직한 실시예에서, 코어 델터-시그마 변조기는 정류기와 동일한 주파수에서 작동된다. 반송파 주파수에서 또는 그 근처에서 작동하는 변환 클록의 사용은 전형적인 실시예들에서 현저한 오버샘플링 비율을 제공하고, 따라서, 델타-시그마 변환의 잘 공지된 원리들에 따라 고분해능, 높은 다이내믹 범위 성능을 유도한다.
스위치(78)의 출력은 루프 증폭기(80)의 비역전 입력에 결합된다. 루프 증폭기(80)의 출력은 전압 이득, Av에 대해 배율로 그의 비역전 입력 포트 및 그의 역전 포트에 결합된 전압 간의 차이이고, 여기서 전압 이득은 전형적으로 큰 양의 상수이다. 루프 증폭기(80)의 출력은 루프 필터(82)의 입력에 결합된다. 루프 필터(82)는 전형적으로 아날로그 저대역 필터이지만 다른 형태로 실시될 수 있다. 일 실시예에서, 루프 증폭기(80) 및 루프 필터(82)는 적분기로서 작용한다. 루프 필터(82)의 출력은 에지-트리거된 비교기(84)의 입력에 결합된다. 비교기(84)의 클록 입력은 변환 클록 CLK에 결합된다. 에지-트리거된 비교기(84)로의 신호 입력에서 전압 값이 변환 클록이 트렌슬레이팅 시점에서 소정의 임계값보다 클 때, 출력은 논리값 1이다. 에지-트리거된 비교기(84)로의 신호 입력에서 전압값이 변환 클록이 트렌슬레이팅되는 시점에서 소정의 임계값보다 작을 때, 출력은 논리값 0이다. 에지-트리거된 비교기(84)의 출력은 1-비트 디지털-아날로그 변환기(86)의 입력에 결합된다. 1-비트 디지털-아날로그 변환기(86)는 그의 입력에 인가된 디지털 논리값에 좌우되어 그의 출력에 2개의 아날로그 레벨 중의 하나를 생산한다. 1-비트 디지털-아날로그 변환기(86)의 출력은 루프 증폭기(80)의 역전되는 입력에 결합된다.
도 4에 나타내고 상기한 코어 델타-시그마 변조기는 표준형, 1-비트 디지털-시그마 변조기이다. 그러나, 각종 델타-시그마 변조기들 및 델타-시그마 변조 기술들이 본 발명의 가르침들에 따라 조합될 수 있다. 델타-시그마 변조기들의 디자인은 광범위하게 연구되고 있다. 예를 들면, 델타-시그마 변조기들에 관한 추가의 정보는 1996년 IEEE 프레스에 의해 발행된 문헌(Delta-Sigma Data Converters: Theory, Design and Simulation by Steven R. Norsworthy)에서 발견된다.
MOS 기술 자체는 본질적으로 커패시터 비율에 기초하여 이산적인-시간 필터들을 구현하려 하기 때문에, 선행 기술의 시스템들은 델타-시그마 변조기들을 구현하기위해 스위치된-커패시터 기술을 사용한다. 본질적으로, 스위치된-커패시터 필터들은 가명을 유발하고, 따라서 시스템에 대한 추가의 간섭을 유발한다. 또한, MOS 스위치된-커패시터 회로들은 훨씬더 낮은 오버 샘플링 비율로 작동해야 하기 때문에, 이들은 본 발명과 비교하여 델타-시그마 변조기의 임의의 주어진 순서에 대한 것 만큼 많은 분해능을 갖지 않는다. 분해능을 얻기 위해, 선행 기술의 시스템들은 전형적으로 단지 조건부로 안정한 보다 큰 오더의 루프 필터들을 사용한다. 델타-시그마 변조기의 오더가 증가됨에 따라, 높은 클록 주파수들에서 작동할 수 있는 안정한 루프의 구현은 보다 어려워진다.
대조적으로, 일 실시예에서, 본 발명은 루프 필터(82)에 대한 연속적인 시간 필터를 포함한다. 상기한 바와 같이, 전형적으로, 본 발명에 따른 델타-시그마 변조기(64)는 반송파 주파수에서 또는 그 근처에서 작동한다. 고주파수 클록의 사용으로 인해, 고도의 분해능을 달성하기 위해 고차수 필터링의 사용이 필요치 않다. 따라서, 보다 낮은 차수의 연속적인 시간 필터의 사용은 본 발명과 관련하여 실제적이다. 연속적인 시간 필터들은 스위치된-커패시터 필터들에 비해 구현하기가 어렵지 않고 부피가 크지 않다. 더욱이, 연속적인-시간 필터들은 주어진 반도체 기술에서 스위치된-커패시터 회로들보다 훨씬 더 큰 주파수에서 작동될 수 있다. 마지막으로, 연속적인-시간 필터의 사용은 스위치된-커패시터 필터들에 의해 잠재적으로 생산되는 가명을 제거하는 부가된 장점을 갖는다.
에지-트리거된 비교기(84)의 출력은 데시메이션 필터(66)에 결합된다. 데시메이션 필터(66)는 1-비트 디지털 워드들의 스트림을 신호들의 종래의 2진수 표시들을 포함하는 N-비트 디지털 워드들의 스트림으로 변환시킨다. 또한, 데시메이션 필터(66)는 클록 신호 CLK_M를 처리하고, 이는 2진수 표시들이 생성되는 속도를 지시하고, 필터링된 출력을 전달하기 위해 사용된다. 워드들이 데시메이션 필터(66)에 의해 생산되는 속도는 오버샘플링 비율에 의해 결정된다. M의 오버샘플링 비율에 대해, 출력 클록 속도는 유입되는 데이터의 속도의 1/M배이고, 대안으로, 도 4의 실시예에 대해, 출력 클록 속도는 fRX/M과 동일하고, 여기서, fRX는 변환 클록 CLK의 속도이다.
데시메이션 필터(66)는 원치않는 신호들 및 관심있는 대역폭 밖의 잡음 소스들을 감쇠시키는 한편, 관심있는 신호들의 신뢰도를 보존한다. 데시메이션 필터(66)의 목적하는 필터 특성들은 수신된 신호의 특성들 뿐만 아니라 변환 클록 속도 fRX에 기초하여 선택된다. 일 실시예에서, 데시메이션 필터(66)는 각종 상이한 파형들을 수용하도록 개질될 수 있는 포로그램 가능한 특성들을 갖는다. 전형적으로, 데시메이션 필터(66)는 그의 특성들이 필터 계수들의 값을 변화시킴으로써 개질되는 유한 임펄스 응답(FIR) 필터에 의해 구현된다. 디지털 필터의 필터 계수들의 값은 그러한 변형들을 실질적으로 만드는 소프트웨어를 통해 용이하게 변화될 수 있다.
데시메이션 필터의 목적하는 특징들의 이해는 도 5A를 참조하여 이해될 수 있고, 여기서 수직 축은 데시빌 단위로 에너지를 나타내고, 수평축은 기가헬쯔 단위로 주파수를 나타낸다. 도 5A는 3개의 상이한 반송파 주파수 fc1, fc2 및 fc3 각각의 둘레에 집중된 수신된 신호 에너지들(100, 102 및 104)를 나타내는 스펙트럼 블록도이다. 일 실시예에서, 우리는 신호 에너지들(100, 102 및 104) 각각이 관심있는 디지털로 변조된 RF 신호를 포함하는 유입되는 파형을 포함한다고 가정할 것이다. 또한, 우리는 변환 클록 CLK이 주파수들 주파수 fc1 및 fc2 사이에 있는 주파수 fRX에서 작동한다고 가정할 것이다. 도 5A에서, 수평축은 보다 많은 신호 에너지가 도시될 수 있도록 세그먼트화되고 있다.
도 5b는 도 5a에 나타낸 스펙트럼이 그에 인가될 때 도 4의 스위치의 대응하는 출력을 나타낸다(잡음을 배제함). 예를 들면, 전형적인 실시예에서, 주파수 fRX는 1851.4MHz이고 주파수 fc1, fc2 및 fc3은 각각 1851, 1851.6 및 1852.2MHz이다. 신호 에너지들(100, 102 및 104) 각각은 대략 100kHz의 대역폭을 갖는다. 따라서, 도 5B에서, 신호 에너지들(106, 108 및 110)은 신호 에너지들(100, 102 및 104) 각각에 대응하고, 각각 400kHz, 200kHz 및 800kHz 근처에 집중된다. 신호 에너지(106)는 주파수 축의 음의 부분에 트렌슬레이팅되고 있음에 주의하자.
도 5c의 점선(112)은 일 실시예에서 데시메이션 필터(66)의 전달 곡선을 나타낸다. 이 실시예에서, 저역 데시메이션 필터(66)는 모두 3개의 신호 에너지들(106, 108 및 110)을 통과시킨다(신호 에너지들(106, 108 및 110) 각각은 상이한 전송 유닛에 의해 생산될 수 있다). 이 실시예에서, 어떤 신호 에너지들도 D.C. 둘레에 집중되지 않는다. 이러한 방식으로, 시스템에서 임의의 DC 오프셋 및 1/f 잡음(0 주파수 둘레의 스펙트럼 잡음 밀도 곡선(113)의 증가로 나타냄)의 효과들은 후속하는 필터링, 예를 들면 매치되는 필터링에 의해 감소될 수 있다. 도 5C의 스펙트럼 잡음 밀도 곡선(113)은 스펙트럼 레벨이 0 주파수 근처의 1/f 증가를 제외하고 주파수가 증가함에 따라 (주로 델타-시그마 변환기의 양자화 잡음으로 인해) 증가하는 것을 보여준다. 결과적으로, 신호 에너지(110)의 대역폭 내의 잡음 레벨은 신호 에너지들(106 또는 108)에 대한 것보다 크다. 이 실시예에서, 데시메이션 필터(66)는 저역 필터링에 의해 구현되고 등가의 대역 필터링은 다음에 대치되는 필터에서 구현된다.
대안의 실시예에서, 데시메이션 필터(66)는 보다 주파수 선택적임으로써 신호 주파수들(단일 전송 유닛에 의해 생산되는 바)중의 하나 만이 실질적인 감쇠 없이통과되도록 보다 주파수 선택적으로 된다. 예를 들면, 도 5D에서, 점선(114)은 그러한 데시메이션 필터(66)가 특징적으로 전송됨을 보여준다. 도 5D로부터 알 수 있듯이, 대체 실시예에서, 신호 에너지(108) 만이 데시메이션 필터(66)를 통해 효율적으로 통과된다.
또 다른 실시예에서, 다운-변환된 파형은 D.C. 둘레에 집중되고; 즉, 도 5E에 나타낸 바와 같이 0 주파수 오프셋을 갖는다. 기저대로 집중된 D,C,로의 변환은 양자화 잡음 효과들이 최소화되어야 하는 경우의 광대역 신호에 대해 특히 유리할 수 있는 주어진 클록 속도에 대해 보다 큰 분해능을 달성하는 잇점을 갖는다. 1/f 잡음의 효과들은 광대역 시스템에서 거의 선언되지 않고, 성능을 현저히 저해시키지 않고 0 주파수에서 노치 필터에 의해 필터링될 수 있다. 도 5E의 점선(116)은 하나의 그러한 실시예에서 데시메이션 필터(66)의 전이 곡선을 나타낸다. 데시메이션 필터들의 디자인과 관련된 보다 많은 정보는 문헌(Multi-Rate Digital Signal Processing, Prentice-Hall Inc. Englwood Cliffs, NJ, 1983, R.E. Crochiere 및 L.R. Rabiner)에서 발견될 수 있다.
각각의 수신기는 1개 이상의 통신 프로토콜에 따라 작동하는 것이 유리하다. 예를 들면, 수신기는 글로벌 시스템 포 모바일 통신들(GSM) 등의 협대역 시분할 다중 액세스(TDMA) 또는 전화 공업 협회, 전자 공업 협회(TIA.EIA)에서 "이중-모드 광대역 스프레드 스펙트럼 셀룰러 시스템에 대한 모바일 스테이션-기지국 가능 출력 표준" TIA/EIA/IS-95라는 표제의 임시 표준 등의 광대역 코드 분할 다중 액세스(CDMA)에서 작동할 수 있다. 그러한 실시예에서, 데시메이션 필터(66)는 디지털 필터링 및 신호 수신의 잘 공지된 원리들에 따라, TDMA 오퍼레이션 동안 점선(114)로 나타낸 것과 같은 협대역 전달 특성을 취할 수 있고, CDMA 오퍼레이션 동안 점선(112)으로 나타낸 것과 같은 광대역 전달 특성을 취할 수 있다. 대안으로, 단일 광대역 저역 데시메이션 필터가 이용될 수 있고, 프로그램 가능한 대역폭이 다음으로 매치되는 필터링에서 구현될 수 있다.
데시메이션 필터(66)의 출력은 I/Q 검정 및 신호 파형 프로세서(68)로 입력된다. 도 6은 프로세서(68)의 일 실시에를 나타내는 블록도이다. 데시메이션 필터들(66A 및 66B)의 클록 및 데이터 출력은 검정 회로(120)에 결합된다. 검정 회로(120)는 상대적 이득 및 위상을 조절함으로써 동위상 및 구적 신호 경로들은 서로에 관하여 밸런스된다. 신호들로의 왜곡의 도입을 피하기 위해, 동위상 및 구적 신호 경로들의 상대적 이득 및 위상은 동일한 것이 중요하다. 디지털 신호 처리 아키텍춰의 하나의 장점은 이들 파라메터들이 아날로그 회로 요소들에소바도 용이하게 디지털 회로 요소들에서 제어될 수 있다는 것이다. 전형적으로, 언밸런스들은 I와 Q 채널들 사이의 이득과 I와 Q 채널들 간의 상대적인 90°위상 시프트의 에러들의 차이로부터 기원한다. 더, DC 오프셋들에서 임의의 차이들이 검정될 수 있다. 검정의 수행에 관한 추가의 정보는 "OFFSET CORRECTION CIRCUIT"이라는 표제의 미합중국 특허 제5,422,889호 및 "SYSTEM FOR CORRECTING QUADRATURE GAIN IN-PHASE ERROR IN A DIRECT CONVERSION SINGLE-SIDE BAND RECEIVER INDEPENDENT OF THE CHARACTERISTICS OF THE MODULATED SIGNAL"이라는 표제의 미합중국 특허 제5,604,929호에서 발견될 수 있다.
검정 회로(120)의 출력은 샘플링 속도 변환기(122)의 입력에 결합된다. 샘플링 속도 변환기(122)는 외부 클록 CLKwaveform의 속도에 대한 신호의 데이터 속도를 변환시키고 동기화시킨다. 일 실시예에서, 이러한 기능은 문헌("Advanced Digital Signal Processing", J. G. Froakis, 등 및 McMillian Publishing Co.)에 기재된 것과 같은 1차 또는 고차 보간법에 의해 수행된다.
샘플링 속도 변환기(122)의 출력은 주파수 트렌슬레이터(124)의 입력에 결합된다. 일 실시예에서, 주파수 트렌슬레이터(124)는 관심있는 신호의 중심 주파수를 D.C. 중심 기저대로 트렌슬레이팅시키기 위해 사용된다. 주파수 트렌슬레이터(124)는 샘플링 속도 변환기(122)의 출력에서 신호를 관심있는 신호의 주파수 중심과 동일한 주파수를 갖는 사인파 신호의 디지털 표시와 곱한다. 주파수 트렌슬레이팅의 장점은 그것이 신호에 대해 매치된 필터가 저역 필터로서 구현되게 하고 디지털 복조기 입력에 필요한 기저대 I 및 Q 입력들을 제공한다는 것이다. 단지 하나의 관심있는 신호가 존재하고 그것이 0 오프셋을 갖는 경우의 도 5E에 나타낸 상황에 대해, 주파수 트렌슬레이터(124)는 사용되지 않는다.
주파수 트렌슬레이터(124)의 출력은 신호 매치된 필터로서 작동할 수 있는 저역 필터(126)에 결합된다. 저역 필터(126)는 또한 관심있는 대역폭 밖의 간섭을 거부하기 위해 사용된다. 저역 필터(126)의 출력은 디지털 복조기 클록 CLKwaveform과 동기되는 디지털 복조기에 대한 디지털 I 및 Q 신호 입력을 제공한다.
도 7은 클록 발생기(70)의 일 실시예를 나타내는 블록도이다. 도 7의 실시예에서, 주파수 합성기(132)는 변환 클록 CLK의 속도의 2배로 아날로그 파형을 생산한다. 주파수 합성기(132)의 출력은 제한되는 증폭기(134)의 입력에 결합된다. 이러한 실시예에서, 주파수 합성기(132)에 의한 신호 출력에 대해 양으로 진행되는 0 교차는 제한되는 증폭기(134)에 의해 임계값에 비교된다. 임계값이 적절히 선택될 때, 제한되는 증폭기(134)는 주파수 합성기(132)로부터의 출력의 주파수와 동일한 주파수에서 디지털 논리 값들을 갖는 파형을 생산하고 50% 사용률(duty-cycle)을 갖는다(즉, 논리 "1" 펄스 기간은 논리 "0" 펄스 기간과 동일하다).
제한되는 증폭기(134)는 매스터 래치(136) 및 슬레이브 래치(138)를 포함하는 매스터 슬레이브 플립-플롭(135)을 구동시킨다. 매스터 슬레이브 플립-플롭(135)은 2로 분할되는 구조로 구성된다. 이러한 구성에서, 플립-플롭(136)의 Q 출력(140) 및 출력(141)은 플립-플롭(138)의 D 및 입력들에 각각 접속되고, 플립-플롭(138)의 Q 출력(142) 및 출력(143)은 플립-플롭(136)의 및 D 입력들에 각각 접속된다. 매스터 슬레이브 플립-플롭이 이러한 방식으로 접속될 때, 4개의 래치 출력들(140, 141, 142 및 143)은 서로에 관하여 0°, 90°, 180°및 270°의 클록 위상을 갖는다. 이들 출력들중 2개(즉, 출력 140 및 출력 142)은 각각 I_CLK 및 Q_CLK로서 사용될 수 있다. 도 7의 구현은 예시 목적들로 본 명세서에 명확하게 포함되더라도, 각종 다른 수단(예를 들면 링 오실레이터)이 본 발명에 따른 클록 신호를 발생시키기 위해 사용될 수 있다.
실리콘 금속 산화물 반도체(MOS) 기술에서 구현되는 많은 현대의 델타-시그마 변환기들이 현재 입수될 수 있다. 전형적으로 그러한 디자인들은 변환을 위해 유입되는 신호를 샘플링하기 위해 스위치된 커패시터 기술들을 사용한다. 그러나, 실리콘 쌍극자, 실리콘 게르마늄(SiGe), 또는 갈륨 아르세나이드(GaAs) 기술들 등의 고주파수 입력 신호들을 처리할 수 있는 회로들이 시스템 효율을 증가시키기 위해 현행 스티어링 아키텍춰들을 사용할 수 있다.
도 8은 도 4에 나타낸 정류기(상보적 증폭기(76) 및 스위치(78) 등), 루프 증폭기(80), 루프 필터(82) 및 디지털-아날로그 변환기(86)의 기능들을 수행하는 전형적인 회로 구조를 나타내는 개략도이다. 회로는 전류-스티어링 접근법을 사용하고, 따라서 단일-전류 스티어링 트리 내로 다중 기능들의 조합을 허용한다. 이 회로는 실리콘 쌍극자, SiGe, GaAs 또는 기타 기술들을 사용하여 구현될 수 있다.
디지털-아날로그(D/A) 변환기 기능은 스위치 네트워크(160)에 의해 구현된다. 스위칭 네트워크(160)는 에지-트리거된 비교기(84)에 의해 생산된 것들과 같은 논리값 Q 및 Q-바에 의해 구동된다. Q가 낮은 논리값일 때(Q-바가 높은 논리값인 것으로 가정됨), 전류 소스(161)에 의해 생산되는 모든 전류는 회로 브랜치(165)를 통해 스위치된다. Q가 높은 논리값일 때(Q-바는 낮은 논리값인 것으로 가정됨), 전류 소스(161)에 의해 생산된 모든 전류는 회로 브랜치(163)를 통해 스위치된다. 이러한 형식으로 작동되는 Q의 낮은 논리값은 Vout+ 하이 및 Vout-로우를 구동하는 경향이 있고, 여기서 Vout+ 하이 및 Vout-는 도 8에 나타낸 회로의 상보적 전압 출력이다. 대안으로, Q의 높은 논리값은 Vout+ 로우 및 Vout-하이를 구동하는 경향이 있다. 이러한 작용은 논리값(에지-트리거된 비교기(84)에 의해 생산되는 것들)이 종래의 디지털-아날로그 변환기(1-비트 D/A (86) 등)에 결합되는 경우에 기대되는 것과 유사하고, 디지털-아날로그 변환기의 출력은 다시 종래의 미분 증폭기(루프 증폭기(80) 등)의 역전되는 입력에 결합된다.
입력 전압 Vin은 선형화 작동 증폭기(166) 뿐만 아니라 트랜지스터 네트워크(168)에 결합된다. 선형화 작동 증폭기(166)의 출력은 또한 트랜지스터 네트워크(168)에 결합된다. 트랜지스터 네트워크(168)는 선형화 작동 증폭기(166)의 Vin 및 출력을 전류들로 변환시킨다. 이러한 방식으로, 전류 소스(169)에 의해 생산된 전류는 Vin에 선형으로 관련되는 한쌍의 상보적 전류들을 생산하기 위해 트랜지스터 네트워크(168)에 의해 지향된다. 선형화 작동 증폭기(166) 및 트랜지스터 네트워크(168)는 함께 상보적인 증폭기(76)에 유사한 기능을 수행한다.
바람직한 실시예에서, 선형화 작동 증폭기(166) 내의 입력 스테이지는 트랜지스터 네트워크(168) 및 전류 소스(169)의 조합에 의해 형성되는 입력 구조를 대체한다. 선형화 작동 증폭기(166) 내의 입력 스테이지는 선형 전류-전압 특성(예를 들면 레지스터)을 갖는 풀-업 디바이스들을 더 포함한다. 또한, 선형화 작동 증폭기(166)는 전체적으로 큰 개방형-루프 이득을 갖는다. 이러한 방식으로, 입력 전압에 관하여 선형으로 관련된 한쌍의 상보적 전류들이 생성된다.
도 8에 나타낸 회로에서, 정류기의 기능은 통신 네트워크(162), 선형화 작동 증폭기(166) 및 트랜지스터 네트워크(168)에 의해 수행된다. 정류기 네트워크(162)는 트랜지스터 네트워크(168)에 의해 생산되는 전류가 어떻게 회로 브랜치들(163 및 165)을 통해 지향되는지를 결정한다. 입력 단자들은 클록 발생기(70)에 의해 생산되는 것과 같은 상보적인 변환 클록 신호들, CLK 및 CLK-바에 의해 구동된다. CLK가 높은 논리값일 때(CLK-바는 낮은 논리값인 것으로 가정됨), 트랜지스터 네트워크(168)에 의해 생산되는 전류들은 Vin의 점진적인 증가가 회로 브랜치(165)를 통한 전류의 점진적인 증가 및 회로 브랜치(163)를 통한 전류의 점진적인 감소를 초래하는 방식으로 지향된다. 대안으로, CLK가 낮은 논리값일 때(CLK-바는 높은 논리값인 것으로 가정됨), 트랜지스터 네트워크(168)에 의해 생산되는 전류들은 Vin의 점진적인 증가가 회로 브랜치(165)를 통한 전류의 점진적인 감소 및 회로 브랜치(163)를 통한 전류의 점진적인 증가를 초래하는 방식으로 지향된다. 이러한 형식으로 작동되는, CLK가 높은 논리값일 때 Vin의 점진적인 증가는 Vout+의 비례하는 점진적인 증가 및 Vout-에서 동등한 점진적인 감소를 초래하는 한편 CLK가 낮은 논리값일 때 Vin의 동일한 점진적인 증가는 Vout+의 비례하는 점진적인 감소 및 Vout-에서 동등한 점진적인 증가를 초래한다. 이러한 유형의 오퍼레이션은 Vin이 정류기(상기한 바의 상보적인 증폭기(76) 및 스위치(78)로 구성됨)의 입력에 결합되는 경우 및 정류기의 출력이 미분 증폭기(루프 증폭기(80) 등)의 비역전되는 입력에 결합되는 경우에 기대되는 것과 유사하다.
바람직한 실시예에서, 루프 필터의 기능은 저역 필터 네트워크(164)에 의해 수행된다. 단순한 레지스터 및 커패시터 네트워크는 회로 브랜치들(163 및 165) 각각에 접속된다. 저역 필터 네트워크(164)는 2개의 기능을 갖는다. 먼저, 그것은 회로 브랜치들(163 및 165)를 통해 흐르는 전류를 전압들 Vout+ 및 Vout-로 변환시키고, 이는 시스템으로 집적될 때 에지-트리거된 비교기(84) 등의 비교기에 상보적 신호를 제공한다. 비교기에 대한 상보적 접근법들에 관한 정보는 "DIFFERENTIAL COMPARATOR CIRCUIT"이라는 표제의 미합중국 특허 제5,563,598호에서 발견될 수 있는 왜곡으로 인한 임계 전압의 변화들을 최소화하는 경향을 갖도록 디자인된다. 둘째로, 저역 필터 네트워크(164)는 고주파수 신호들을 억제한다. 특정 회로 구성에 대해, 레지스터의 값은 등가의 루프 증폭기 이득을 결정한다. 레지스터의 값과 커패시터의 곱은 레지스터-커패시터 네트워크(164)의 컷오프 주파수를 결정한다. 이들 값들은 문헌(Analogue IC Design: The Current-MOde Approach, Peter Peregrinus Ltd., 영국 1990, C. Toumazou, F.I. Lidgey 및 D.G. Haigh 편집)에서 발견되는 바와 같은 전류-모드 디자인 원리들의 널리 공지된 교시들에 따라 선택될 수 있다.
도 8에 나타낸 복합 회로는 여러 가지 유리한 특징들을 갖는다. 다수의 기능들을 하나의 회로에 통합시킴으로써, 회로에 의해 도입되는 지연은 별개의 부품들을 사용함으로써 도입되는 고유의 하드웨어 지연에 비해 감소된다. 복합 회로에 의해 도입된 감소된 지연은 델타-시그마 변조기의 위상 마진 및 안정성을 증가시키고, 델타-시그마 변조기가 작동될 수 있는 주파수를 증가시킨다. 또한, 복합 디자인은 치밀하고 전력 효율적이고, 이들 기능들을 구현하는 크기 비용, 전력 소비, 크기 및 중량을 감소시킨다.
규정된 주파수를 갖는 클록으로부터 델타-시그마 변환기들의 성취할 수 있는 오버샘플링 속도를 더 증가시키기 위해 추가의 기술들이 사용될 수 있다. 도 9는 이중-샘플링(즉, 클록 신호의 두 에지들 상에 샘플들)을 사용하는 트렌슬레이팅 델타-시그마 변조기의 대안의 실시예를 나타내는 블록도이다. 델타-시그마 변조기(180)는 도 4에 나타낸 단일 샘플링된 아키텍춰와 동일한 원리들 중의 일부에 의거 작동되는 한편, 샘플링 속도를 2배로 함으로써 회로에 대한 속도 요건들을 2의 인자에 의해 완화시킨다. 델타-시그마 변조기(180)는 전송하는 델타-시그마 변조기들(64A 및 64B)로서 도 3에 나타낸 아키텍춰 내에서 사용될 수 있다.
상보적인 증폭기(182)는 반송파 주파수 둘레에 집중된 디지털로 변조된 RF 신호를 수신한다. 비역전 출력에서, 상보적인 증폭기(182)는 상보적인 증폭기(182)로의 입력에서 전압의 G배인 전압을 생산한다. 역전되는 출력에서, 상보적인 증폭기(182)는 상보적인 증폭기(182)로의 입력에서 전압의 -G배인 전압을 생산한다. 상보적인 증폭기(182)의 역전하는 출력 및 비역전 출력은 스위치(184)의 2개의 입력 포트들에 결합된다. 스위치(184)의 제어 포트는 어떤 입력 포트가 출력 포트에 결합되고, 변환 클록 CLK에 의해 구동될지를 결정함으로써, 스위치(184)의 출력 포트는 상보적인 증폭기(182)의 역전하는 출력 및 비역전 출력에 선택적으로 결합된다.
상보적인 증폭기(182) 및 스위치(184)는 함께 상기 보다 완전히 설명한 바의 정류기의 기능들을 수행한다. 스위치(184)의 출력은 코어 이중-샘플링 델타-시그마 변조기의 입력에 결합된다. 코어 이중-샘플링 델타-시그마 변조기는 조합기(188), 루프 증폭기(190), 루프 필터(192) 및 짝수-위상 디지털-아날로그 변환기(196A) 및 홀수-위상 디지털-아날로그 변환기(196B)로 구성된다.
스위치(184)의 출력은 루프 증폭기(190)의 비역전 입력에 결합된다. 루프 증폭기(190)의 출력은 전압 이득 A의 배인 그의 비역전 입력 포트 및 그의 역전 입력 포트에 결합된 전압 간의 차이이고, 여기서 전압 이득은 전형적으로 큰 양의 상수이다. 루프 증폭기(190)의 출력은 루프 필터(192)의 입력에 결합된다. 바람직한 실시예에서, 루프 필터(192)는 아날로그 저역 필터이지만, 다른 형태로 실시될 수 있다. 일 실시예에서, 루프 증폭기(190) 및 루프 필터(192)는 적분기로서 작용한다.
루프 필터(192)의 출력은 짝수-위상 에지-트리거된 비교기(194A)의 입력 및 홀수-위상 에지-트리거된 비교기(194B)에 결합된다. 짝수-위상 에지-트리거된 비교기(194A)의 입력 및 홀수-위상 에지-트리거된 비교기(194B)의 클록 입력들은 변환 클록 CLK에 결합된다. 짝수-위상 에지-트리거된 비교기(194A)의 입력 및 홀수-위상 에지-트리거된 비교기(194B)는 비교 클록 CLK의 반대쪽 에지들을 사용하여 클록된다. 예를 들면, 일 실시예에서, 짝수-위상 에지-트리거된 비교기(194A)는 비교 클록 CLK의 상승 에지 상에서 비교를 수행하고, 홀수-위상 에지-트리거된 비교기(194B)는 비교 클록 CLK의 하강 에지에서 비교를 수행한다.
짝수-위상 에지-트리거된 비교기(194A)의 입력 및 홀수-위상 에지-트리거된 비교기(194B)에 의해 출력된 논리값들은 디지털-아날로그 변환기(196A) 및 디지털-아날로그 변환기(196B) 각각의 입력에 결합된다. 디지털-아날로그 변환기(196A) 및 디지털-아날로그 변환기(196B)의 출력들은 조합기(188)를 통해 조합되고, 루프 증폭기(190)의 역전되는 입력을 구동시킨다. 일 실시예에서, 조합기(188)는 2개의 값들을 단순히 함께 부가한다. 다른 실시예에서, 조합기(188)는 갑들을 루프 내로 시분할 멀티플렉싱한다. 조합기(188)의 제1 실시예의 하나의 유용한 기여는 디지털-아날로그 변환기(196A) 및 디지털-아날로그 변환기(196B) 사이의 치밀한 매칭 없이 선형성이 달성될 수 있고, 그 이유는 이들의 각각의 출력들이 루프 증폭기에 제공되기 전에 효율적으로 평균되기 때문이라는 것이다.
일 실시예에서, 에지-트리거된 비교기(194A) 및 에지-트리거된 비교기(194B)의 출력들 역시 단일-샘플링된 경우와 유사한 방식으로 데시메이션 필터(66)에 결합된다. 그러한 실시예에서, 전형적으로 데시메이션 필터(66)의 아키텍춰는 단일 고속 시리얼 비트 스트림 대신에 2비트 시리얼 워드들의 형태로 샘플들의 처리를 수용하도록 적절히 개질된다.
본 발명의 연속적인 시간 특성으로 인해, 본 발명은 선행 기술 시스템들의 방식에서 다이내믹 범위로 제한된다. 이러한 이유 때문에, 많은 용도들에서, 자동 이득 제어를 수신기의 정면 단부로 혼입시킬 필요가 없다. 예를 들면, 도 2, 3 및 4로 되돌아가서, 상보적인 증폭기(76)로 인가되는 유입되는 파형의 크기는 어떠한 자동 이득 제어 메카니즘도 포함되지 않기 때문에 안테나(50)에 의해 수신되는 신호 강도의 크기에 고정되게 비례하는 것에 주의하자. 자동 이득 제어에 대한 필요성의 제거 역시 자동 이득 제어의 포화를 피하기 위해 이미 사용된 엄격한 필터링에 대한 필요성을 감소시킨다. 어떠한 엄격한 필터링도 사용되지 않는 경우, 본 발명은 단일 기판 상에서 구현될 수 있다. 단일 기판에 대한 구현은 본 발명의 크기, 전력 소비 및 성능에 있어서 유리한 결과를 갖는다. 바람직한 실시예에서, 안테나 신호는 도 2의 필터(52)로 나타낸 바와 같이 대역 밖의 신호 및 잡음 파워를 목적하는 신호 대역 내로 가명하는 것을 방지하기 위해 여과된다. 변환 클록의 주파수는 필터에 의해 통과된 주파수들의 범위로부터 선택될 수 있다.
본 발명은 그의 정신 또는 본질적인 특성들에서 벗어나지 않는 다른 특이적 형태들로 실시될 수 있다. 기재된 실시예는 단지 예시적인 것으로 제한적이지 않은 것으로 모든 국면에서 고려되어야 하고, 따라서 본 발명의 범위는 상기 설명에 의해서보다는 오히려 첨부된 특허 청구의 범위에 의해 지시된다. 특허 청구의 범위의 의미 및 등가물의 범위 내에서 나오는 모든 변화들은 이들의 범위 내에서 포함되어야 한다.
본 발명은 정류된 파형을 생산하기 위해 변환 클록의 이분의 일 클록 주기마다 유입되는 파형의 극성을 역전시키고, 상기 정류된 파형을 상기 변환 클록에 의해 클록된 델타-시그마 변조기를 사용하여 일련의 대표적인 디지털 값들로 변환시킴으로써 무선 전송을 효율적으로 수신한다.
도 1은 선행 기술의 교시에 따른 직접 변환 수신기를 나타내는 블록도.
도 2는 본 발명에 따른 직접 변환 수신기의 일 실시예를 나타내는 블록도.
도 3은 코어 수신기 구조의 전형적인 실시예를 나타내는 블록도.
도 4는 트렌슬레이팅 델타-시그마 변조기의 전형적인 실시예를 나타내는 블록도.
도 5a-5e는 본 발명의 여러 실시예들의 오퍼레이션을 예시하기 위해 사용된 스펙트럼 플롯들.
도 6은 본 발명에 따라 사용하기 위한 프로세서의 일 실시예를 나타내는 블록도.
도 7은 클록 발생기의 일 실시예를 나타내는 블록도.
도 8은 정류기, 루프 적분기, 루프 필터 및 디지털-아날로그 변환기의 기능들을 수행하는 전형적인 회로 구조물을 나타내는 개략도.
도 9는 이중-샘플링을 사용하는 트렌슬레이팅 델타-시그마 변조기의 대안의 실시예를 나타내는 블록도.

Claims (19)

  1. 무선 전송을 수신하는 방법에 있어서,
    정류된 파형(commutated waveform)을 생산하기 위해 변환 클록의 이분의 일 클록 주기마다 유입되는 파형의 극성을 역전시키는 단계; 및
    상기 정류된 파형을 상기 변환 클록에 의해 클록된 델타-시그마 변조기를 사용하여 일련의 대표적인 디지털 값들(a series of representative digital values)로 변환시키는 단계를 포함하는, 무선 전송 수신 방법.
  2. 제1항에 있어서, 상기 유입되는 파형은 무선 주파수 근처에 집중되고 변조된 신호를 반송하고, 상기 변환 클록은 상기 무선 주파수와 거의 동일한 주파수를 갖고, 상기 일련의 대표적인 디지털 값들은 상기 변조된 신호의 대표인, 무선 전송 수신 방법.
  3. 제2항에 있어서, 상기 일련의 대표적인 디지털 값들을 프로그램 가능한 필터 특성들에 따라 디지털로 필터링하는 단계를 더 포함하고, 여기서 상기 프로그램 가능한 필터 특성들은 상기 변조된 신호의 변조 유형에 기초하여 선택되는, 무선 전송 수신 방법.
  4. 제1항에 있어서, 상기 역전 단계는,
    상기 유입되는 파형의 역전된 신호 표시(signal representation)를 생산하는 단계;
    상기 유입되는 파형의 비역전된 신호 표시를 생산하는 단계;
    상기 역전된 신호 표시를 스위치의 제1 입력 포트에 결합시키는 단계;
    상기 비역전된 신호 표시를 상기 스위치의 제2 입력 포트에 결합시키는 단계; 및
    상기 변환 클록을 상기 스위치의 제어 포트에 결합시키는 단계를 더 포함하는, 무선 전송 수신 방법.
  5. 제1항에 있어서, 상기 유입되는 파형은 안테나 상으로 수신되고, 상기 유입되는 파형의 크기는 상기 안테나에 의해 수신된 신호 강도의 크기에 고정되게 비례하는, 무선 전송 수신 방법.
  6. 제1항에 있어서, 대역 밖의 신호 및 잡음 파워가 목적하는 신호 대역으로 가명되는 것을 방지하기 위해 안테나 신호를 필터링하는 단계를 더 포함하고, 상기 필터링 단계는 상기 유입되는 파형을 생산하고, 상기 변환 클록의 주파수는 상기 필터링 단계에서 통과된 주파수들의 범위로부터 선택되는, 무선 전송 수신 방법.
  7. 수신기에 있어서,
    디지털 변환 클록에 결합되도록 구성되고 상기 디지털 변환 클록의 이분의 일 클록 주기마다 입력 포트에 인가된 유입되는 신호의 극성을 변환시키도록 구성되고 출력 포트에 정류된 신호를 생산하기 위한 연속 시간 정류기; 및
    상기 디지털 변환 클록에 결합된 클록 입력 포트를 갖고, 상기 연속 시간 정류기의 상기 출력 포트에 결합된 신호 입력 포트를 갖고, 상기 유입되는 신호에 의해 반송되는 변조 파형의 대표값인 일련의 디지털 값들을 생산하도록 구성된 출력 포트를 갖는 델타-시그마 변조기를 포함하는, 수신기.
  8. 제7항에 있어서, 상기 연속적인 시간 정류기는,
    상기 유입되는 신호를 수신하고 상기 유입되는 신호의 역전된 버전을 역전된 출력 포트에서 생산하고 상기 유입되는 신호의 비역전 버전을 비역전된 출력 포트에서 생산하도록 구성된 상보적인 증폭기; 및
    상기 역전된 출력 포트에 결합된 제1 입력 포트를 갖고, 상기 비역전된 출력 포트에 결합된 제2 입력 포트를 갖고, 상기 디지털 변환 클록에 결합된 제어 포트를 갖는 스위치를 포함하는, 수신기.
  9. 제7항에 있어서, 상기 델타-시그마 변조기는,
    상기 연속적인 시간 변조기의 상기 출력 포트에 결합된 제1 입력 포트를 갖고, 제2 입력 포트를 갖고, 출력 포트를 갖는 루프 증폭기;
    상기 루프 증폭기의 상기 출력 포트에 결합되고 출력 포트를 갖는 연속적인 시간 루프 필터;
    연속적인 시간 루프 필터의 상기 출력 포트에 결합되고, 상기 디지털 변환 클록에 결합된 클록 입력을 갖고 출력 포트를 갖는 에지-트리거된 비교기; 및
    상기 에지-트리거된 비교기의 상기 출력 포트에 결합된 입력 포트를 갖고, 상기 루프 증폭기의 상기 제2 입력에 결합된 출력 포트를 갖는 1-비트 디지털-아날로그 변환기를 포함하는, 수신기.
  10. 제7항에 있어서, 상기 델타-시그마 변조기의 상기 출력에 결합된 입력 포트를 갖는 프로그램 가능한 디지털 필터를 더 포함하고, 상기 프로그램 가능한 디지털 필터는 상기 변조 파형의 변조 유형에 기초하여 선택되는 필터 특성들에 따라 상기 일련의 디지털 값들을 필터링하도록 구성되는, 수신기.
  11. 제7항에 있어서, 상기 유입되는 신호를 수신하도록 상기 연속적인 시간 정류기에 결합된 안테나를 더 포함하고, 여기서 상기 유입되는 신호의 크기는 상기 안테나에 의해 수신된 신호 강도의 크기에 고정되게 비례하는, 수신기.
  12. 제7항에 있어서, 상기 안테나 신호를 수신하도록 구성되고 대역 밖의 신호 및 잡음 파워가 목적하는 신호 대역으로 가명되는 것을 방지하도록 구성된 필터를 더 포함하고, 상기 필터는 상기 연속적인 시간 정류기의 상기 입력 포트에 결합되고, 상기 변환 클록의 주파수는 상기 필터에 의해 통과된 주파수들의 범위로부터 선택되는, 수신기.
  13. 회로에 있어서,
    유입되는 파형을 수신하도록 구성된, 비역전되는 통합 추종체 구성의 선형화 작동성 증폭기;
    상기 선형화 작동성 증폭기의 출력에 결합된 제1 입력을 갖고, 상기 유입되는 파형, 상기 선형화 작동성 증폭기 및 상기 유입되는 파형의 입력 전압 레벨에 선형으로 관련되는 한쌍의 상보적 전류들을 생산하도록 구성된 상기 제1 상보적 트랜지스터 네트워크에 결합된 제2 입력을 갖는 트랜지스터 네트워크;
    상기 트랜지스터 네트워크에 결합되고 상기 제1 트랜지스터 네트워크를 통해 고정된 전류를 제공하도록 구성된 제1 전류 소스;
    클록 신호에 결합되고, 상기 유입되는 파형의 상기 입력 전압 레벨과 선형으로 관련되는 상기 한쌍의 상보적 전류들에 결합되는 정류기 네트워크;
    고정 전류를 생산하도록 구성된 제2 전류 소스; 및
    상기 제2 전류 소스에 결합되고, 논리 값들에 결합되도록 구성되고 상보적으로 스위치된 전류들을 생산하도록 구성된 상보적인 입력 포트들을 갖는 것으로, 상기 상보적으로 스위치된 전류들은 회로에 의해 생산된 상보적인 전압 출력들을 함께 제어하기 위해 상기 정류기 네트워크에 결합된 것인 스위칭 네트워크를 포함하는, 회로.
  14. 무선 전송을 수신하는 장치에 있어서,
    정류된 파형을 생산하기 위해 변환 클록의 이분의 일 클록 주기마다 유입되는 파형의 극성을 역전시키는 수단; 및
    상기 정류된 파형을 상기 변환 클록에 의해 클록된 델타-시그마 변조기를 사용하여 일련의 대표적인 디지털 값들로 변환시키는 수단을 포함하는, 무선 전송 수신 장치.
  15. 제14항에 있어서, 상기 유입되는 파형은 무선 주파수 근처에 집중되고 변조된 신호를 반송하고, 상기 변환 클록은 상기 무선 주파수와 거의 동일한 주파수를 갖고, 상기 일련의 대표적인 디지털 값들은 상기 변조된 신호의 대표값인, 무선 전송 수신 장치.
  16. 제15항에 있어서, 상기 일련의 대표적인 디지털 값들을 프로그램 가능한 필터 특성들에 따라 디지털로 필터링하는 수단을 더 포함하고, 여기서 상기 프로그램 가능한 필터 특성들은 상기 변조된 신호의 변조 유형에 기초하여 선택되는, 무선 전송 수신 장치.
  17. 제14항에 있어서, 상기 역전 수단은,
    상기 유입되는 파형의 역전된 신호 표시를 생산하는 수단;
    상기 유입되는 파형의 비역전된 신호 표시를 생산하는 수단;
    상기 역전된 신호 표시를 스위치의 제1 입력 포트에 결합시키는 수단;
    상기 비역전된 신호 표시를 상기 스위치의 제2 입력 포트에 결합시키는 수단; 및
    상기 변환 클록을 상기 스위치의 제어 포트에 결합시키는 수단을 더 포함하는, 무선 전송 수신 장치.
  18. 제14항에 있어서, 상기 유입되는 파형은 안테나 상으로 수신되고, 상기 유입되는 파형의 크기는 상기 안테나에 의해 수신된 신호 강도의 크기에 고정되게 비례하는, 무선 전송 수신 장치.
  19. 제14항에 있어서, 대역 밖의 신호 및 잡음 파워가 목적하는 신호 대역으로 가명되는 것을 방지하기 위해 안테나 신호를 필터링하는 수단을 더 포함하고, 상기 필터링 수단은 상기 유입되는 파형을 생산하고, 상기 변환 클록의 주파수는 상기 필터링 수단에서 통과된 주파수들의 범위로부터 선택되는, 무선 전송 수신 장치.
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