KR20050114150A

KR20050114150A - Semiconductor memory device

Info

Publication number: KR20050114150A
Application number: KR1020040039371A
Authority: KR
Inventors: 임종형
Original assignee: 삼성전자주식회사
Priority date: 2004-05-31
Filing date: 2004-05-31
Publication date: 2005-12-05

Abstract

본 발명은 반도체 메모리 장치를 공개한다. 이 장치는 내부 전원전압이 소정값보다 높은지 여부를 판단하여 그에 따라 전압비교신호를 출력하는 내부전압 감지부, 번인 마스터 신호 및 상기 전압비교신호에 응답하여 제어신호를 출력하는 제어신호 발생부, 및 상기 제어신호에 응답하여 번인 테스트가 정상적으로 진행되었음을 알려주는 확인신호를 출력하는 확인신호 발생부를 구비하는 것을 특징으로 한다. 따라서, 반도체 메모리 장치가 번인 테스트를 정상적으로 수행하였는지를 확인할 수 있다.The present invention discloses a semiconductor memory device. The apparatus includes an internal voltage detector for determining whether the internal power supply voltage is higher than a predetermined value and outputting a voltage comparison signal, a control signal generator for outputting a control signal in response to the burn-in master signal and the voltage comparison signal; And a confirmation signal generator for outputting a confirmation signal indicating that the burn-in test is normally performed in response to the control signal. Therefore, it may be confirmed whether the semiconductor memory device normally performs the burn-in test.

Description

Semiconductor memory device

본 발명은 반도체 메모리 장치에 관한 것으로, 특히 번인 테스트가 정상적으로 진행되었는지를 확인할 수 있는 반도체 메모리 장치에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor memory device, and more particularly, to a semiconductor memory device capable of confirming whether a burn-in test is normally performed.

최근 반도체 메모리 장치의 사용량이 증가되면서 반도체 메모리 장치는 소형화, 고집적화 경향을 보이고 있으며, 이에 비례하여 제품 불량 발생률, 특히 공정적인 측면에서의 불량 발생률이 높아지고 있다. 따라서, 반도체 제조공정에서는 반도체 제품의 신뢰성 향상을 목적으로 번인 테스트가 수행되어 불량 가능성 제품은 조기에 제거된다. 번인 테스트란 반도체 메모리 장치의 불량을 결정지우는데 영향이 큰 팩터(factor), 예를 들면 온도와 전압을 정상적인 상태보다 높여 메모리 셀에 인가하고, 그러한 스트레스를 메모리 셀이 통과하였나를 체크해보는 시험을 말하는 것으로서, 반도체 메모리 장치의 제품 신뢰성을 높여주는 중요한 테스트이다.Recently, as the usage of semiconductor memory devices has increased, semiconductor memory devices have tended to be miniaturized and highly integrated. Accordingly, the rate of product defects, particularly in terms of process, has increased. Therefore, in the semiconductor manufacturing process, a burn-in test is performed for the purpose of improving the reliability of the semiconductor product, and the defective product is removed early. The burn-in test is a factor that has a large influence on determining a defect of a semiconductor memory device, for example, a temperature and voltage applied to a memory cell with a higher than normal state, and a test for checking whether the stress has passed through the memory cell. In other words, it is an important test to improve the product reliability of semiconductor memory devices.

그러나, 반도체 메모리 장치의 회로의 마진(margin)등에 의해 번인 테스트와 관련된 신호들이 정상동작하지 못할 가능성, 예를 들면, 내부 전원전압이 원하는 일정 수준에 도달하지 않는 등의 문제가 생길 가능성이 상존하고 있다. 그럼에도 불구하고, 종래의 반도체 메모리 장치에서는 상기의 번인 테스트가 정상적으로 수행되었는지를 확인할 수 없었다.However, there is a possibility that a signal such as a burn-in test may not operate normally due to a margin of a circuit of a semiconductor memory device, for example, such that an internal power supply voltage does not reach a desired level. have. Nevertheless, in the conventional semiconductor memory device, it was not possible to confirm whether the burn-in test was normally performed.

본 발명의 목적은 번인 테스트가 정상적으로 진행되었는지를 확인할 수 있는 반도체 메모리 장치를 제공하는 데 있다.An object of the present invention is to provide a semiconductor memory device that can determine whether the burn-in test is normally performed.

상기 목적을 달성하기 위한 본 발명의 반도체 메모리 장치는 내부 전원전압이 소정값보다 높은지 여부를 판단하여 그에 따라 전압비교신호를 출력하는 내부전압 감지부, 번인 마스터 신호 및 상기 전압비교신호에 응답하여 제어신호를 출력하는 제어신호 발생부, 및 상기 제어신호에 응답하여 번인 테스트가 정상적으로 진행되었음을 알려주는 확인신호를 출력하는 확인신호 발생부를 구비하는 것을 특징으로 한다.The semiconductor memory device of the present invention for achieving the above object is controlled in response to an internal voltage sensing unit for determining whether the internal power supply voltage is higher than a predetermined value and outputting a voltage comparison signal, a burn-in master signal and the voltage comparison signal. And a confirmation signal generation unit for outputting a signal, and a confirmation signal generation unit for outputting a confirmation signal indicating that the burn-in test is normally performed in response to the control signal.

상기 목적을 달성하기 위한 본 발명의 반도체 메모리 장치의 상기 내부전압 감지부는 고전압을 이용하여 기준전압을 발생하는 기준전압 발생부, 및 상기 기준전압과 내부 전원전압을 비교하여 상기 전압비교신호를 출력하는 비교부를 구비하는 것을 특징으로 한다.In order to achieve the above object, the internal voltage sensing unit of the semiconductor memory device of the present invention outputs the voltage comparison signal by comparing a reference voltage generator for generating a reference voltage using a high voltage, and comparing the reference voltage with an internal power supply voltage. It comprises a comparison unit.

상기 목적을 달성하기 위한 본 발명의 반도체 메모리 장치의 상기 내부전압 감지부의 상기 기준전압 발생부는 고전압과 상기 기준전압의 출력단 사이에 연결된 제1 저항, 및 상기 기준전압 출력단과 접지전압 사이에 연결된 제2 저항을 구비하는 것을 특징으로 한다.The reference voltage generating unit of the internal voltage sensing unit of the semiconductor memory device of the present invention to achieve the above object, a first resistor connected between the high voltage and the output terminal of the reference voltage, and a second connected between the reference voltage output terminal and the ground voltage It is characterized by including a resistance.

상기 목적을 달성하기 위한 본 발명의 반도체 메모리 장치의 상기 확인신호 발생부는 전원전압과 연결된 퓨즈, 상기 전원전압과 연결된 저항, 상기 제어신호에 응답하여 온 오프되고, 접지전압과 연결된 제1 및 제2 전송게이트, 상기 퓨즈와 상기 제1 전송 게이트 사이에 연결되고, 상기 제2 전송 게이트의 일단과 연결된 게이트를 가지는 제1 PMOS 트랜지스터, 및 상기 저항과 상기 제2 전송 게이트 사이에 연결되고, 상기 제1 전송 게이트의 일단과 연결된 게이트를 가지는 제2 PMOS 트랜지스터를 구비하는 것을 특징으로 한다.The confirmation signal generation unit of the semiconductor memory device of the present invention for achieving the above object, the first and second connected on and off in response to a fuse connected to a power supply voltage, a resistor connected to the power supply voltage, the control signal, and connected to a ground voltage. A first PMOS transistor connected between a transfer gate, the fuse and the first transfer gate, and having a gate connected to one end of the second transfer gate, and connected between the resistor and the second transfer gate, the first And a second PMOS transistor having a gate connected to one end of the transfer gate.

이하, 첨부한 도면을 참고로 하여 본 발명의 반도체 메모리 장치를 설명하면 다음과 같다.Hereinafter, a semiconductor memory device of the present invention will be described with reference to the accompanying drawings.

도 1은 본 발명의 반도체 메모리 장치의 블록도를 나타낸 것으로서, 내부전압 감지부(10), 제어신호 발생부(20), 및 확인신호 발생부(30)로 구성되어 있으며, 제어신호 발생부(20)는 NAND 게이트(NAND) 및 인버터(IV)로 구성되어 있다. 도 1에서 PBI는 내부적으로 발생되는 번인 테스트 모드의 마스터 신호이고, PBI_FLAG는 번인 테스트가 정상적으로 진행되었는지를 알려주는 확인신호를 나타낸다.1 is a block diagram of a semiconductor memory device according to an embodiment of the present invention, and includes an internal voltage detector 10, a control signal generator 20, and a confirmation signal generator 30. 20 is composed of a NAND gate NAND and an inverter IV. In FIG. 1, PBI is a master signal of an internally generated burn-in test mode, and PBI_FLAG represents a confirmation signal indicating whether the burn-in test is normally performed.

도 1에 나타낸 블록들 각각의 기능을 설명하면 다음과 같다.The function of each of the blocks shown in FIG. 1 is as follows.

내부전압 감지부(10)는 내부 전원전압이 소정의 기준값보다 높은지 여부를 판단하여 그에 따라 전압감지신호(VBI)를 출력한다. 제어신호 발생부(20)는 상기 마스터 신호(PBI) 및 상기 전압감지신호(VBI)에 응답하여 제어신호(CON)를 출력한다. 즉, NAND 게이트(NAND)는 상기 마스터 신호(PBI)와 상기 전압감지신호(VBI)를 NAND 연산하여 출력하고, 인버터(IV)는 상기 NAND 게이트(NAND)의 출력신호를 반전시켜 제어신호(CON)를 출력한다. 따라서, 상기 제어신호(CON)는 상기 마스터 신호(PBI)와 상기 전압비교신호(VBI)가 모두 하이레벨일 때만 하이레벨로 활성화된다. 확인신호 발생부(30)는 상기 제어신호(CON)에 응답하여 확인신호(PBI_FLAG)를 출력한다. 도시하지는 않았으나, 상기 확인신호(PBI_FLAG)는 래치등에 의해 저장된다.The internal voltage detector 10 determines whether the internal power supply voltage is higher than a predetermined reference value and outputs a voltage detection signal VBI accordingly. The control signal generator 20 outputs a control signal CON in response to the master signal PBI and the voltage sensing signal VBI. That is, the NAND gate NAND outputs the NAND operation of the master signal PBI and the voltage sensing signal VBI, and the inverter IV inverts the output signal of the NAND gate NAND to control signals CON. ) Therefore, the control signal CON is activated to the high level only when both the master signal PBI and the voltage comparison signal VBI are high level. The confirmation signal generator 30 outputs a confirmation signal PBI_FLAG in response to the control signal CON. Although not shown, the confirmation signal PBI_FLAG is stored by a latch or the like.

즉, 내부전압 감지부(10)는 내부 전원전압이 소정의 기준값보다 높은 경우에 전압감지신호(VBI)를 하이레벨로 활성화시킨다. 마스터 신호(PBI)는 번인 테스트 모드의 마스터 신호로서, 번인 테스트 시 모드 레지스터(Mode Resister)에서 하이레벨로 활성화된다. 반도체 메모리 장치는 상기 마스터 신호(PBI)에 응답하여 번인 테스트 시 필요한 동작, 예를 들면, 다수 개의 워드라인을 구동시키는 등의 동작을 수행하게 된다. 따라서, 상기 전압감지신호(VBI) 및 상기 마스터 신호(PBI)가 모두 활성화되면 반도체 메모리 장치는 정상적으로 번인 테스트를 수행했다고 볼 수 있다.That is, the internal voltage detector 10 activates the voltage detection signal VBI to a high level when the internal power supply voltage is higher than a predetermined reference value. The master signal PBI is a master signal of the burn-in test mode, and is activated at a high level in the mode register during the burn-in test. The semiconductor memory device performs an operation required for burn-in test, for example, driving a plurality of word lines in response to the master signal PBI. Therefore, when both the voltage detection signal VBI and the master signal PBI are activated, the semiconductor memory device may be considered to have normally performed a burn-in test.

그러므로, 본 발명의 반도체 메모리 장치는 제어신호 발생부(20)에서 상기 전압감지신호(VBI) 및 상기 마스터 신호(PBI)에 응답하여, 즉, 상기 두 신호가 모두 활성화되었을 때 상기 제어신호(CON)를 활성화시키고, 확인신호 발생부(30)에서 상기 제어신호(CON)에 응답하여 확인신호(PBI_FLAG)를 출력함으로써 반도체 메모리 장치가 정상적으로 번인 테스트를 수행했는지 여부를 확인한다.Therefore, the semiconductor memory device of the present invention responds to the voltage sensing signal VBI and the master signal PBI in the control signal generator 20, that is, when both signals are activated, the control signal CON is activated. ) And the confirmation signal generator 30 outputs the confirmation signal PBI_FLAG in response to the control signal CON to determine whether the semiconductor memory device has normally burned-in test.

도 2는 본 발명의 반도체 메모리 장치의 내부전압 감지부(10)의 실시예의 회로도로서, 기준전압 발생부(12) 및 비교부(14)로 구성되어 있으며, 기준전압 발생부(12)는 두 개의 저항(R1, R2)으로 구성되어 있다. 도 2에서 INT는 반도체 메모리 장치의 내부 전원전압을, REF는 기준전압을, VBI는 상기 전압감지신호를 각각 나타낸다.FIG. 2 is a circuit diagram of an embodiment of an internal voltage sensing unit 10 of a semiconductor memory device of the present invention, which includes a reference voltage generator 12 and a comparator 14, and the reference voltage generator 12 has two circuits. Resistors R1 and R2. In FIG. 2, INT denotes an internal power supply voltage of a semiconductor memory device, REF denotes a reference voltage, and VBI denotes the voltage sensing signal.

도 2에 나타낸 회로도의 동작을 설명하면 다음과 같다.The operation of the circuit diagram shown in FIG. 2 is as follows.

기준전압 발생부(12)는 반도체 메모리 장치 내부에서 발생된 고전압(Vpp)을 이용하여 기준전압(REF)를 출력한다. 즉, 고전압(Vpp)을 두 개의 저항(R1, R2)을 이용하여 소정값으로 나누어 기준전압(REF)를 발생시킨다. 비교부(14)는 반도체 메모리 장치의 내부 전원전압(INT)과 상기 기준전압(REF)을 비교하여 상기 내부전압(INT)이 상기 기준전압(REF)보다 클 경우에 전압감지신호(VBI)를 하이레벨로 활성화시킨다.The reference voltage generator 12 outputs the reference voltage REF by using the high voltage Vpp generated inside the semiconductor memory device. That is, the reference voltage REF is generated by dividing the high voltage Vpp into predetermined values using two resistors R1 and R2. The comparator 14 compares the internal power supply voltage INT of the semiconductor memory device with the reference voltage REF and applies the voltage sensing signal VBI when the internal voltage INT is greater than the reference voltage REF. Activate to high level.

도 3은 본 발명의 반도체 메모리 장치의 외부전압에 따른 고전압 및 내부전압의 관계를 나타낸 그래프로서, 일점쇄선은 고전압(Vpp)을, 실선은 내부 전원전압(INT)을, 점선은 외부전압을 각각 나타낸다.3 is a graph showing the relationship between the high voltage and the internal voltage according to the external voltage of the semiconductor memory device of the present invention, where the dashed line represents the high voltage (Vpp), the solid line represents the internal power supply voltage (INT), and the dotted line represents the external voltage, respectively. Indicates.

도 3에 나타낸 바와 같이 외부로부터 인가되는 외부전압이 증가함에 따라 고전압(Vpp) 및 내부 전원전압(INT)도 증가하게 된다. 반도체 메모리 장치가 번인 테스트 모드로 동작할 경우, 외부전압은 번인전압 크기로 인가된다. 번인 테스트 시에는 번인 테스트의 목적을 달성하기 위해서는 내부 전원전압(INT)은 외부전압과 거의 같은 크기로 발생되는 것이 바람직하며, 반도체 메모리 장치는 번인 테스트 시 내부 전원전압(INT)이 외부전압과 거의 같은 크기로 발생되도록 설계된다. 따라서, 도 2에 나타낸 기준전압 발생부(12)는 고전압(Vpp)을 이용하여 VA의 값을 가지는 기준전압(REF)을 발생시키고, 비교부(14)에서는 상기 기준전압(REF)과 내부 전원전압(INT)을 비교함으로써, 내부 전원전압(INT)이 정상적으로 발생되었는지를 판단할 수 있다.As shown in FIG. 3, as the external voltage applied from the outside increases, the high voltage Vpp and the internal power supply voltage INT also increase. When the semiconductor memory device operates in the burn-in test mode, an external voltage is applied in the magnitude of the burn-in voltage. In the burn-in test, in order to achieve the purpose of the burn-in test, it is preferable that the internal power supply voltage INT be generated almost the same as the external voltage.In a semiconductor memory device, the internal power supply voltage INT is almost equal to the external voltage during the burn-in test. It is designed to occur in the same size. Accordingly, the reference voltage generator 12 shown in FIG. 2 generates a reference voltage REF having a value of VA using the high voltage Vpp, and the comparison unit 14 generates the reference voltage REF and the internal power supply. By comparing the voltage INT, it may be determined whether the internal power supply voltage INT has been normally generated.

도 4는 본 발명의 반도체 메모리 장치의 확인신호 발생부(30)의 실시예의 회로도로서, 제3 저항(R3), 퓨즈(F), 제1 및 제2 PMOS 트랜지스터(P1, P2), 및 제1 및 제2 전송 게이트(T1, T2)로 구성되어 있다. 도 4에서, CON은 제어신호 발생부(20)로부터 출력된 제어신호를, PBI_FLAG은 번인 테스트가 정상적으로 진행되었는지를 확인할 수 있는 확인신호를 각각 나타낸다.4 is a circuit diagram of an embodiment of the confirmation signal generator 30 of the semiconductor memory device of the present invention, wherein the third resistor R3, the fuse F, the first and second PMOS transistors P1 and P2, and It is composed of first and second transfer gates T1 and T2. In FIG. 4, CON denotes a control signal output from the control signal generator 20, and PBI_FLAG denotes a confirmation signal for confirming whether the burn-in test is normally performed.

도 4에 나타낸 회로도의 동작을 설명하면 다음과 같다.The operation of the circuit diagram shown in FIG. 4 is as follows.

로우레벨의 제어신호(CON)가 인가되면 제1 및 제2 전송 게이트(T1, T2)는 모두 오프되고, 따라서, 도 4에 나타낸 확인신호 발생부(30)는 동작하지 않는다. 하이레벨의 제어신호(CON)가 인가되면 제1 및 제2 전송 게이트(T1, T2)는 온 되고, 따라서, A 노드 및 B 노드는 로우레벨이 된다. 그러므로, 제1 및 제2 PMOS 트랜지스터(P1, P2)는 온 되고, 퓨즈(F)는 전원전압(Vcc)으로부터 제1 PMOS 트랜지스터(P1) 및 제1 전송 게이트(T1)를 통해 흐르는 전류에 의해 절단된다. 결과적으로, A 노드는 로우레벨로 고정되나, B 노드, 즉, 확인신호(PBI_FLAG)는 전원전압(Vcc)으로부터 제3 저항(R3) 및 제2 PMOS 트랜지스터(P2)를 통하여 흐르는 전류로 인해 하이레벨로 천이하게 된다.When the low-level control signal CON is applied, both the first and second transfer gates T1 and T2 are turned off, and thus the confirmation signal generator 30 shown in FIG. 4 does not operate. When the high level control signal CON is applied, the first and second transfer gates T1 and T2 are turned on, so that the A and B nodes are at the low level. Therefore, the first and second PMOS transistors P1 and P2 are turned on, and the fuse F is caused by the current flowing through the first PMOS transistor P1 and the first transfer gate T1 from the power supply voltage Vcc. Is cut. As a result, node A is fixed at a low level, but node B, i.e., the confirmation signal PBI_FLAG, is high due to the current flowing through the third resistor R3 and the second PMOS transistor P2 from the power supply voltage Vcc. You will transition to a level.

상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술분야의 숙련된 당업자는 하기의 특허 청구 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.While the foregoing has been described with reference to preferred embodiments of the present invention, those skilled in the art will be able to make various modifications and changes to the present invention without departing from the spirit and scope of the invention as set forth in the claims below. It will be appreciated.

따라서, 본 발명의 반도체 메모리 장치는 번인 테스트가 정상적으로 진행되었는지를 확인할 수 있어 제품의 신뢰성 수준을 높일 수 있다.Therefore, the semiconductor memory device of the present invention can confirm whether the burn-in test is normally performed, thereby increasing the reliability level of the product.

도 1은 본 발명의 반도체 메모리 장치의 번인 감지 회로의 실시예의 블록도이다.1 is a block diagram of an embodiment of a burn-in sensing circuit of the semiconductor memory device of the present invention.

도 2는 본 발명의 반도체 메모리 장치의 내부전압 감지부의 실시예의 회로도이다.2 is a circuit diagram of an embodiment of an internal voltage detector of a semiconductor memory device of the present invention.

도 3은 본 발명의 반도체 메모리 장치의 외부전압에 따른 고전압 및 내부전압의 관계를 나타낸 그래프이다.3 is a graph illustrating a relationship between a high voltage and an internal voltage according to an external voltage of a semiconductor memory device of the present invention.

도 4는 본 발명의 반도체 메모리 장치의 확인신호 발생부의 실시예의 회로도이다.4 is a circuit diagram of an embodiment of a confirmation signal generator of the semiconductor memory device of the present invention.

Claims

An internal voltage detector for determining whether the internal power supply voltage is higher than a predetermined value and outputting a voltage comparison signal accordingly;

A control signal generator for outputting a control signal in response to the burn-in master signal and the voltage comparison signal; And

And a confirmation signal generator for outputting a confirmation signal indicating that the burn-in test has proceeded normally in response to the control signal.

The method of claim 1, wherein the internal voltage detection unit

A reference voltage generator for generating a reference voltage using a high voltage; And

And a comparator for comparing the reference voltage with an internal power supply voltage and outputting the voltage comparison signal.

The method of claim 2, wherein the reference voltage generating unit

A first resistor coupled between a high voltage and an output terminal of the reference voltage; And

And a second resistor connected between the reference voltage output terminal and a ground voltage.

The method of claim 1, wherein the confirmation signal generating unit

A fuse connected to the supply voltage;

A resistor connected to the power supply voltage;

First and second transmission gates turned on in response to the control signal and connected to a ground voltage;

A first PMOS transistor connected between the fuse and the first transfer gate and having a gate connected to one end of the second transfer gate; And

And a second PMOS transistor connected between the resistor and the second transfer gate and having a gate connected to one end of the first transfer gate.