KR20050112992A - Method of manufacturing nand flash memory device - Google Patents
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Abstract
본 발명은 낸드 플래쉬 메모리 소자의 제조 방법에 관한 것으로, 게이트 산화막 및 패드 폴리실리콘층을 형성한 후, 공통 소오스 라인이 형성될 부분을 개방시키고, 개방된 부분으로 노출된 반도체 기판에 소오스 불순물 영역을 형성하고, 소오스 불순물 영역을 포함한 패드 폴리실리콘층 상에 제 1 폴리실리콘층 및 유전체막을 형성하고, 공통 소오스 라인 및 소오스 선택 트랜지스터의 소오스 게이트가 형성될 부분의 유전체막을 선택적으로 제거하고, 이러한 유전체막을 포함한 전체 구조상에 제 2 폴리실리콘층 및 금속-실리사이드층을 형성하고, 게이트 형성 공정으로 셀 트랜지스터의 셀 게이트, 공통 소오스 라인 및 소오스 게이트를 동시에 형성하므로, 기존의 셀 소오스 폴리 플러그 공정을 생략할 수 있어 이 공정에서 진행되는 화학적 기계적 연마 공정이 필요 없게 되고, 공통 소오스 라인 및 소오스 게이트가 패드 폴리실리콘층, 제 1 폴리실리콘층, 제 2 폴리실리콘층 및 금속-실리사이드층의 적층 구조로 형성되어 저항이 개선되고, 공통 소오스 라인을 게이트와 동일한 공정으로 형성하기 때문에 소오스 선택 트랜지스터의 게이트와의 오버레이 마진을 확보할 수 있다.The present invention relates to a method of manufacturing a NAND flash memory device, wherein after forming a gate oxide film and a pad polysilicon layer, a portion in which a common source line is to be formed is opened, and a source impurity region is formed in the exposed semiconductor substrate. Forming a first polysilicon layer and a dielectric film on the pad polysilicon layer including the source impurity region, selectively removing the dielectric film in the portion where the source gate of the common source line and the source selection transistor are to be formed, and removing the dielectric film. The second polysilicon layer and the metal-silicide layer are formed on the entire structure, and the cell gate, the common source line, and the source gate of the cell transistor are simultaneously formed in the gate forming process, thereby eliminating the existing cell source poly plug process. Chemical and mechanical lead in this process The process is not required, and the common source line and the source gate are formed in a laminated structure of the pad polysilicon layer, the first polysilicon layer, the second polysilicon layer, and the metal-silicide layer to improve resistance, and gate the common source line. Since it is formed by the same process as in the above, it is possible to secure an overlay margin with the gate of the source select transistor.
Description
본 발명은 낸드 플래쉬 메모리 소자의 제조 방법에 관한 것으로, 특히 공통 소오스 라인 및 소오스 선택 트랜지스터의 소오스 게이트의 형성 공정을 개선하여 공정 단순화, 공정 마진 확보 및 저항을 개선할 수 있는 낸드 플래쉬 메모리 소자의 제조 방법에 관한 것이다. The present invention relates to a method of manufacturing a NAND flash memory device, and in particular, to improve a process of forming a source gate of a common source line and a source select transistor, thereby manufacturing a NAND flash memory device that can simplify the process, secure process margin, and improve resistance. It is about a method.
낸드 플래쉬 메모리 소자는 셀 지역과 주변회로 지역으로 크게 구분 지을 수 있다. 셀 지역은 복수개의 스트링으로 구성되며, 각 스트링에는 소오스 선택 트랜지스터, 복수개의 메모리 셀 및 드레인 선택 트랜지스터가 직렬로 연결된다. 소오스 선택 트랜지스터의 소오스 영역은 공통 소오스 라인에 의해 연결된다. 드레인 선택 트랜지스터의 드레인 영역은 비트라인과 접속된다. 주변회로 지역은 PMOS 트랜지스터와 NMOS 트랜지스터 등의 주변 트랜지스터들로 구성된다.NAND flash memory devices can be divided into cell regions and peripheral circuit regions. The cell region is composed of a plurality of strings, and a source select transistor, a plurality of memory cells, and a drain select transistor are connected in series to each string. The source region of the source select transistor is connected by a common source line. The drain region of the drain select transistor is connected to the bit line. The peripheral circuit area is composed of peripheral transistors such as PMOS transistors and NMOS transistors.
도 1은 종래 기술에 따라 제조된 낸드 플래쉬 메모리 소자의 단면도이다. 1 is a cross-sectional view of a NAND flash memory device manufactured according to the prior art.
도 1을 참조하면, 게이트 형성 공정에 의해 셀 트랜지스터의 셀 게이트(CG) 및 소오스 선택 트랜지스터의 소오스 게이트(SG)가 형성된다. 셀 게이트(CG) 및 소오스 게이트(SG)는 반도체 기판(100) 상에 게이트 산화막(101), 패드 폴리실리콘층(102), 제 1 폴리실리콘층(103), 유전체막(104), 제 2 폴리실리콘층(105), 금속-실리사이드층(106)이 적층된 구조로 형성된다. 불순물 이온 주입 공정에 의해 셀 트랜지스터의 셀 불순물 영역(107C) 및 소오스 접합부(107S)가 반도체 기판(100)에 형성된다. 게이트 콘택 공정으로 소오스 게이트(SG)의 제 1 폴리실리콘층(103)이 노출되도록 게이트 콘택홀을 형성한 후, 전체 구조상에 제 1 층간 절연막(108)을 형성하고, 셀 소오스 폴리 플러그(cell source poly plug) 공정으로 소오스 접합부(107S)에 연결되는 공통 소오스 라인(CSL)을 형성한다.Referring to FIG. 1, a cell gate CG of a cell transistor and a source gate SG of a source select transistor are formed by a gate forming process. The cell gate CG and the source gate SG may include a gate oxide film 101, a pad polysilicon layer 102, a first polysilicon layer 103, a dielectric film 104, and a second layer on the semiconductor substrate 100. The polysilicon layer 105 and the metal-silicide layer 106 are formed in a stacked structure. The cell impurity region 107C and the source junction portion 107S of the cell transistor are formed in the semiconductor substrate 100 by an impurity ion implantation process. After the gate contact hole is formed to expose the first polysilicon layer 103 of the source gate SG through a gate contact process, a first interlayer insulating layer 108 is formed on the entire structure, and a cell source poly plug is formed. The common source line CSL connected to the source junction 107S is formed by a poly plug process.
공통 소오스 라인(CSL)은 제 1 층간 절연막(108)에 소오스 라인 콘택홀을 형성한 다음 소오스 라인 콘택홀을 도프트 폴리실리콘으로 채우고, 화학적 기계적 연마(CMP) 공정을 실시하여 형성된다.The common source line CSL is formed by forming a source line contact hole in the first interlayer insulating layer 108, filling the source line contact hole with doped polysilicon, and performing a chemical mechanical polishing (CMP) process.
공통 소오스 라인(CSL)이 형성된 제 1 층간 절연막(108) 상에 제 2 층간 절연막(109)을 형성하고, 금속 콘택 공정으로 공통 소오스 라인(CSL)에 연결되는 소오스 콘택 플러그(111)와 소오스 게이트(SG)에 연결되는 게이트 콘택 플러그(110)를 형성한다.The second interlayer insulating layer 109 is formed on the first interlayer insulating layer 108 on which the common source line CSL is formed, and a source contact plug 111 and a source gate connected to the common source line CSL by a metal contact process. A gate contact plug 110 connected to the SG is formed.
게이트 콘택 플러그(110) 및 소오스 콘택 플러그(111)는 제 2 층간 절연막(110)에 콘택홀들을 형성한 다음 콘택 형성 물질을 채우고, 화학적 기계적 연마(CMP) 공정을 실시하여 형성된다.The gate contact plug 110 and the source contact plug 111 are formed by forming contact holes in the second interlayer insulating layer 110, filling the contact forming material, and performing a chemical mechanical polishing (CMP) process.
이후, 게이트 콘택 플러그(110) 및 소오스 콘택 플러그(111) 각각에 연결되는 금속배선(112)을 형성한다. Thereafter, the metal wire 112 connected to each of the gate contact plug 110 and the source contact plug 111 is formed.
낸드 플래쉬 메모리 소자에서 셀 지역의 공통 소오스 라인은 프로그램 동작을 진행하는 동안 셀 전체에 대해서 접지(ground) 혹은 Vcc 전압을 유지해야만 한다. 상기한 종래 기술에 따르면, 공통 소오스 라인은 게이트 형성 이후에 형성되며, 후속 토폴로지(topology)로 인해 화학적 기계적 연마(CMP) 공정을 2회 진행하게 된다. 통상적으로 화학적 기계적 연마 공정은 공정 변화(variation)가 크고 단가가 높은 공정으로 횟수를 줄이거나 에치 백 스킴(etch back scheme)으로 대신하는 것이 생산 단가 측면에서 유리하게 작용할 수 있는 공정이다. 또한, 셀 사이즈 축소에 따라 공통 소오스 라인은 소오스 선택 트랜지스터의 게이트와의 오버레이 마진(overlay margin)이 부족해져 형성 공정에 어려움이 따르고 있다. 소오스 선택 트랜지스터의 소오스 게이트는 중간 층으로 유전체막이 존재하기 때문에 소오스 게이트에 걸리는 전압은 결국 패드 폴리실리콘층 및 제 1 폴리실리콘층의 저항을 통해 바이어스(bias)가 전달되므로 시정수 지연(RC delay) 현상이 크게 작용하는 문제가 있다. In NAND flash memory devices, a common source line in the cell region must maintain ground or Vcc voltage across the cell during the program operation. According to the above-described prior art, a common source line is formed after the gate formation, and the subsequent topology causes two chemical mechanical polishing (CMP) processes. In general, a chemical mechanical polishing process is a process having a large process variation and a high cost, and a process in which the number of times or an etch back scheme is replaced may be advantageous in terms of production cost. In addition, as the size of the cell decreases, the common source line lacks an overlay margin with the gate of the source select transistor, which causes a difficulty in the forming process. Since the source gate of the source select transistor is an intermediate layer, a dielectric layer is present, so that the voltage applied to the source gate is eventually passed through the resistors of the pad polysilicon layer and the first polysilicon layer. There is a problem that the phenomenon is large.
따라서, 본 발명은 공통 소오스 라인 및 소오스 선택 트랜지스터의 소오스 게이트의 형성 공정을 개선하여 공정 단순화, 공정 마진 확보 및 저항을 개선할 수 있는 낸드 플래쉬 메모리 소자의 제조 방법을 제공하는데 그 목적이 있다. Accordingly, an object of the present invention is to provide a method of manufacturing a NAND flash memory device capable of improving the process of forming a source gate of a common source line and a source select transistor, thereby simplifying a process, securing process margins, and improving resistance.
상기한 목적을 달성하기 위한 본 발명의 측면에 따른 낸드 플래쉬 메모리 소자의 제조 방법은 반도체 기판 상에 게이트 산화막 및 패드 폴리실리콘층을 형성하는 단계; 상기 패드 폴리실리콘층 및 상기 게이트 산화막의 일부를 식각하여 공통 소오스 라인이 형성될 부분의 상기 반도체 기판을 노출시키는 단계; 상기 노출된 반도체 기판에 소오스 불순물 영역을 형성하는 단계; 상기 소오스 불순물 영역을 포함한 패드 폴리실리콘층 상에 제 1 폴리실리콘층 및 유전체막을 형성하는 단계; 공통 소오스 라인 및 소오스 선택 트랜지스터의 소오스 게이트가 형성될 부분의 유전체막을 선택적으로 제거하는 단계; 상기 유전체막을 포함한 전체 구조상에 제 2 폴리실리콘층 및 금속-실리사이드층을 형성하는 단계; 게이트 형성 공정으로 셀 트랜지스터의 셀 게이트, 소오스 선택 트랜지스터의 소오스 게이트 및 공통 소오스 라인을 동시에 형성하는 단계; 불순물 이온을 주입하여 상기 셀 트랜지스터의 셀 불순물 영역 및 상기 소오스 선택 트랜지스터의 소오스 접합부를 형성하는 단계; 및 전체 구조상에 층간 절연막을 형성하고, 금속 콘택 공정으로 소오스 라인 콘택 플러그 및 게이트 콘택 플러그를 동시에 형성하는 단계를 포함한다.According to an aspect of the present invention, there is provided a method of manufacturing a NAND flash memory device, comprising: forming a gate oxide film and a pad polysilicon layer on a semiconductor substrate; Etching portions of the pad polysilicon layer and the gate oxide layer to expose the semiconductor substrate in a portion where a common source line is to be formed; Forming a source impurity region in the exposed semiconductor substrate; Forming a first polysilicon layer and a dielectric film on the pad polysilicon layer including the source impurity region; Selectively removing the dielectric film of the portion where the source gate of the common source line and the source select transistor are to be formed; Forming a second polysilicon layer and a metal-silicide layer on the entire structure including the dielectric film; Simultaneously forming a cell gate of a cell transistor, a source gate of a source select transistor, and a common source line in a gate forming process; Implanting impurity ions to form a cell impurity region of the cell transistor and a source junction of the source select transistor; And forming an interlayer insulating film on the entire structure, and simultaneously forming a source line contact plug and a gate contact plug by a metal contact process.
상기 패드 폴리실리콘층은 언도프트 폴리실리콘으로 50 내지 200Å의 두께로 얇게 형성한다. The pad polysilicon layer is undoped polysilicon thinly formed to a thickness of 50 to 200Å.
상기 소오스 불순물 영역 및 상기 소오스 접합부는 상기 반도체 기판과 반대 타입의 불순물 이온을 주입하여 형성한다.The source impurity region and the source junction are formed by implanting impurity ions of a type opposite to that of the semiconductor substrate.
상기 소오스 접합부는 상기 소오스 불순물 영역과 연결된다.The source junction is connected to the source impurity region.
상기 셀 게이트는 상기 반도체 기판 상에 상기 게이트 산화막, 상기 패드 폴리실리콘층, 상기 제 1 폴리실리콘층, 상기 유전체막, 상기 제 2 폴리실리콘층 및 상기 금속-실리사이드층이 적층된 구조이다.The cell gate has a structure in which the gate oxide layer, the pad polysilicon layer, the first polysilicon layer, the dielectric layer, the second polysilicon layer, and the metal-silicide layer are stacked on the semiconductor substrate.
상기 소오스 게이트는 상기 반도체 기판 상에 상기 게이트 산화막, 상기 패드 폴리실리콘층, 상기 제 1 폴리실리콘층, 상기 제 2 폴리실리콘층 및 상기 금속-실리사이드층이 적층된 구조이다.The source gate has a structure in which the gate oxide layer, the pad polysilicon layer, the first polysilicon layer, the second polysilicon layer, and the metal-silicide layer are stacked on the semiconductor substrate.
상기 공통 소오스 라인은 상기 소오스 불순물 영역 상에 상기 제 1 폴리실리콘층, 상기 제 2 폴리실리콘층 및 상기 금속-실리사이드층이 적층된 구조이다.The common source line has a structure in which the first polysilicon layer, the second polysilicon layer, and the metal-silicide layer are stacked on the source impurity region.
상기 게이트 콘택 플러그는 상기 금속 콘택 공정을 통해 상기 층간 절연막을 식각하여 상기 금속-실리사이드층이 노출되는 콘택홀을 형성한 후, 콘택 형성 물질을 채우고, 화학적 기계적 연마 공정을 실시하여 형성한다.The gate contact plug is formed by etching the interlayer insulating layer through the metal contact process to form a contact hole through which the metal-silicide layer is exposed, filling the contact forming material, and performing a chemical mechanical polishing process.
상기 소오스 콘택 플러그는 상기 금속 콘택 공정을 통해 상기 층간 절연막을 식각하여 상기 금속-실리사이드층이 노출되는 콘택홀을 형성한 후, 콘택 형성 물질을 채우고, 화학적 기계적 연마 공정을 실시하여 형성한다. The source contact plug is formed by etching the interlayer insulating layer through the metal contact process to form a contact hole through which the metal-silicide layer is exposed, filling the contact forming material, and performing a chemical mechanical polishing process.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 본 발명의 범위가 다음에 상술하는 실시예에 한정되는 것은 아니다. 단지 본 실시예는 본 발명의 개시가 완전하도록 하며, 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명의 범위는 본원의 특허 청구 범위에 의하여 이해되어야 한다.Hereinafter, with reference to the accompanying drawings will be described a preferred embodiment of the present invention. However, the present invention is not limited to the embodiments disclosed below, but may be implemented in various forms, and the scope of the present invention is not limited to the embodiments described below. Only the present embodiment is provided to make the disclosure of the present invention complete, and to fully convey the scope of the invention to those skilled in the art, the scope of the present invention should be understood by the claims of the present application.
한편, 어떤 막이 다른 막 또는 반도체 기판의 '상'에 있다라고 기재되는 경우에 상기 어떤 막은 상기 다른 막 또는 반도체 기판에 직접 접촉하여 존재할 수 있고, 또는 그 사이에 제 3의 막이 개재되어질 수도 있다. 또한, 도면에서 각 층의 두께나 크기는 설명의 편의 및 명확성을 위하여 과장되어질 수도 있다. 도면상에서 동일 부호는 동일 요소를 지칭한다. On the other hand, when a film is described as being "on" another film or semiconductor substrate, the film may exist in direct contact with the other film or semiconductor substrate, or a third film may be interposed therebetween. In addition, the thickness or size of each layer in the drawings may be exaggerated for convenience and clarity of description. In the drawings, like numerals refer to like elements.
도 2a 내지 2e는 본 발명의 실시예에 따른 낸드 플래쉬 메모리 소자의 제조 방법을 설명하기 위한 소자의 단면도이다.2A through 2E are cross-sectional views of devices for explaining a method of manufacturing a NAND flash memory device according to an embodiment of the present invention.
도 2a를 참조하면, 반도체 기판(200) 상에 게이트 산화막(201) 및 패드 폴리실리콘층(202)을 형성한다. 게이트 산화막(201)은 셀 지역의 터널 산화막 및 주변회로 지역의 게이트 산화막을 포함한다. 패드 폴리실리콘층(202)은 게이트 산화막(201)에 손상(damage)을 주지 않으면서 토폴로지의 단차를 최소화하기 위해 언도프트 폴리실리콘으로 50 내지 200Å의 두께로 얇게 형성한다.Referring to FIG. 2A, a gate oxide film 201 and a pad polysilicon layer 202 are formed on the semiconductor substrate 200. The gate oxide film 201 includes a tunnel oxide film in a cell area and a gate oxide film in a peripheral circuit area. The pad polysilicon layer 202 is formed of a thin layer of undoped polysilicon having a thickness of 50 to 200 microseconds to minimize the step difference of the topology without damaging the gate oxide layer 201.
도 2b를 참조하면, 공통 소오스 라인이 형성될 부분이 개방된 제 1 포토레지스트 패턴(400)을 패드 폴리실리콘층(202) 상에 형성한다. 제 1 포토레지스트 패턴(400)을 식각 마스크로 한 식각 공정으로 패드 폴리실리콘층(202) 및 게이트 산화막(201)을 식각하여 반도체 기판(200)을 노출시킨다. 이러한 공정을 일명 프리-소자 격리 마스크 및 식각(pre-ISO mask & etch) 공정이라 한다. 반도체 기판(201)과 반대 타입의 불순물 이온을 주입하여, 반도체 기판(200)에 소오스 불순물 영역(300)을 형성한다. 이러한 공정을 일명 프리-소오스 접합부 이온 주입(pre-source junction implant) 공정이라 한다.Referring to FIG. 2B, a first photoresist pattern 400 having an open portion where a common source line is to be formed is formed on the pad polysilicon layer 202. The pad polysilicon layer 202 and the gate oxide layer 201 are etched by an etching process using the first photoresist pattern 400 as an etching mask to expose the semiconductor substrate 200. This process is called a pre-device isolation mask and etch process. Source impurity regions 300 are formed in the semiconductor substrate 200 by implanting impurity ions opposite to the semiconductor substrate 201. This process is called a pre-source junction implant process.
도 2c를 참조하면, 제 1 포토레지스트 패턴(400)을 제거하고, 소자 격리 마스크(ISO mask) 공정, 소자 격리용 트렌치 형성 공정, 소자 격리막 형성 공정을 실시하고, 소오스 불순물 영역(300)을 포함한 패드 폴리실리콘층(202) 상에 제 1 폴리실리콘층(203)을 형성한 후 플로팅 게이트 마스크를 사용한 식각 공정을 실시하고, 제 1 폴리실리콘층(203) 상에 유전체막(204)을 형성한다. 유전체막(204) 상에 공통 소오스 라인 및 소오스 선택 트랜지스터의 소오스 게이트가 형성될 부분이 개방된 제 2 포토레지스트 패턴(500)을 형성한다. 제 2 포토레지스트 패턴(500)을 식각 마스크로 한 식각 공정으로 공통 소오스 라인 및 소오스 선택 트랜지스터의 소오스 게이트가 형성될 부분의 유전체막(204)을 선택적으로 제거한다.Referring to FIG. 2C, the first photoresist pattern 400 is removed, the device isolation mask (ISO mask) process, the device isolation trench forming process, and the device isolation film forming process are performed, and the source impurity region 300 is included. After forming the first polysilicon layer 203 on the pad polysilicon layer 202, an etching process using a floating gate mask is performed, and a dielectric film 204 is formed on the first polysilicon layer 203. . A second photoresist pattern 500 may be formed on the dielectric layer 204 by opening portions of the common source line and the source gate of the source selection transistor. In the etching process using the second photoresist pattern 500 as an etching mask, the dielectric layer 204 of the portion where the source gate of the common source line and the source selection transistor is to be formed is selectively removed.
도 2d를 참조하면, 제 2 포토레지스트 패턴(500)을 제거한다. 패터닝된 유전체막(204)을 포함한 전체 구조 상에 제 2 폴리실리콘층(205) 및 금속-실리사이드층(206)을 순차적으로 형성한 후, 게이트 마스크 공정으로 금속-실리사이드층(206) 상에 게이트 형성 부분이 덮인(close) 제 3 포토레지스트 패턴(600)을 형성하고, 제 3 포토레지스트 패턴(600)을 식각 마스크로 한 식각 공정으로 셀 트랜지스터의 셀 게이트(CG) 및 소오스 선택 트랜지스터의 소오스 게이트(SG)가 형성되며, 동시에 소오스 불순물 영역(300) 상에 공통 소오스 라인(CSL)이 형성된다.Referring to FIG. 2D, the second photoresist pattern 500 is removed. After sequentially forming the second polysilicon layer 205 and the metal-silicide layer 206 on the entire structure including the patterned dielectric film 204, the gate on the metal-silicide layer 206 by a gate mask process The cell gate CG of the cell transistor and the source gate of the source select transistor are formed by an etching process of forming a close third photoresist pattern 600 and using the third photoresist pattern 600 as an etching mask. (SG) is formed, and at the same time, a common source line CSL is formed on the source impurity region 300.
상기에서, 셀 게이트(CG)는 반도체 기판(200) 상에 게이트 산화막(201), 패드 폴리실리콘층(202), 제 1 폴리실리콘층(203), 유전체막(204), 제 2 폴리실리콘층(205), 금속-실리사이드층(206)이 적층된 구조로 형성된다.In the above, the cell gate CG may include a gate oxide film 201, a pad polysilicon layer 202, a first polysilicon layer 203, a dielectric film 204, and a second polysilicon layer on the semiconductor substrate 200. 205, the metal-silicide layer 206 is formed in a stacked structure.
소오스 게이트(SG)는 반도체 기판(200) 상에 게이트 산화막(201), 패드 폴리실리콘층(202), 제 1 폴리실리콘층(203), 제 2 폴리실리콘층(205), 금속-실리사이드층(206)이 적층된 구조로 형성된다.The source gate SG includes a gate oxide film 201, a pad polysilicon layer 202, a first polysilicon layer 203, a second polysilicon layer 205, and a metal-silicide layer on the semiconductor substrate 200. 206 is formed in a stacked structure.
공통 소오스 라인(CSL)은 소오스 불순물 영역(300) 상에 제 1 폴리실리콘층(203), 제 2 폴리실리콘층(205), 금속-실리사이드층(206)이 적층된 구조로 형성된다.The common source line CSL has a structure in which a first polysilicon layer 203, a second polysilicon layer 205, and a metal-silicide layer 206 are stacked on the source impurity region 300.
도 2e를 참조하면, 제 3 포토레지스트 패턴(600)을 제거하고, 반도체 기판(200)과 반대 타입의 불순물 이온을 주입하여 셀 트랜지스터의 셀 불순물 영역(207C) 및 소오스 선택 트랜지스터의 소오스 접합부(207S)가 반도체 기판(200)에 형성된다. 소오스 접합부(207S)는 소오스 불순물 영역(300)과 연결된다. 전체 구조상에 층간 절연막(301)을 형성하고, 금속 콘택 공정으로 공통 소오스 라인(CSL)에 연결되는 소오스 라인 콘택 플러그(303)와 소오스 게이트(SG)에 연결되는 게이트 콘택 플러그(302)를 형성한다. 게이트 콘택 플러그(302) 및 소오스 콘택 플러그(303)는 금속 콘택 공정을 통해 층간 절연막(301)을 식각하여 금속-실리사이드층(206)이 노출되는 콘택홀을 각각 형성하고, 콘택 형성 물질을 채우고, 화학적 기계적 연마(CMP) 공정을 실시하여 형성된다. 이후, 게이트 콘택 플러그(302) 및 소오스 콘택 플러그(303) 각각에 연결되는 금속배선(304)을 형성한다. Referring to FIG. 2E, the third photoresist pattern 600 is removed, and impurity ions of a type opposite to that of the semiconductor substrate 200 are implanted, so that the cell impurity region 207C of the cell transistor and the source junction portion 207S of the source select transistor. ) Is formed on the semiconductor substrate 200. The source junction 207S is connected to the source impurity region 300. An interlayer insulating film 301 is formed on the entire structure, and a source line contact plug 303 connected to the common source line CSL and a gate contact plug 302 connected to the source gate SG are formed by a metal contact process. . The gate contact plug 302 and the source contact plug 303 may etch the interlayer insulating layer 301 through a metal contact process to form contact holes through which the metal-silicide layer 206 is exposed, and fill the contact forming material. It is formed by performing a chemical mechanical polishing (CMP) process. Thereafter, metal wiring 304 connected to each of the gate contact plug 302 and the source contact plug 303 is formed.
본 발명은 적합한 실시예를 참조하여 설명된 본원의 특정 분야에 대해 제한되지 않으며, 오히려 본 발명의 범위는 본원의 특허 청구 범위에 의해서 이해되어야 한다. The invention is not limited to the specific field herein described with reference to the suitable embodiments, but rather the scope of the invention should be understood by the claims herein.
상술한 바와 같이, 본 발명은 공통 소오스 라인을 기존과는 달리 게이트 형성 공정 시에 동시에 형성하므로, 공통 소오스 라인과 소오스 선택 트랜지스터의 게이트와의 오버레이 마진을 확보할 수 있을 뿐만 아니라, 주변의 게이트들과 유사한 높이를 갖는 토폴로지를 구현하여 기존의 토폴로지 단차로 인한 후속 공정의 어려움을 해결할 수 있고, 기존의 셀 소오스 폴리 플러그 공정을 생략할 수 있어 이 공정에서 진행되는 화학적 기계적 연마 공정이 필요 없게 되고, 또한, 기존에는 2층 구조의 층간 절연막을 적용하였으나, 본 발명에서는 1층 구조의 층간 절연막을 적용하기 때문에 기존의 구조와 비교할 때 전체 토폴러지 높이가 낮아져 드레인 콘택 형성 시에도 식각 콘택 마진(etch contact margin)을 확보할 수 있다. 더욱이 공통 소오스 라인과 소오스 선택 트랜지스터의 게이트는 중간 층으로 유전체막이 존재하지 않고 도전층들이 적층된 구조로 형성되므로, 저항을 개선할 수 있을 뿐만 아니라 게이트 콘택 마스크 공정 및 식각 공정을 생략할 수 있다. 따라서, 본 발명은 공정의 단순화, 공정 마진의 확보 및 저항을 개선할 수 있고, 소자의 전기적 특성 및 신뢰성을 향상시킬 수 있으며, 소자의 고집적화를 실현할 수 있다.As described above, the present invention forms the common source line at the same time during the gate forming process, unlike the conventional method, thereby ensuring an overlay margin between the common source line and the gate of the source select transistor, and also surrounding gates. By implementing a topology with a height similar to that of the existing process, it is possible to solve the difficulties of subsequent processes due to the step difference, and the existing cell source poly plug process can be omitted, eliminating the chemical mechanical polishing process that proceeds in this process, In addition, although a two-layer interlayer insulating film is conventionally applied, in the present invention, since the one-layer interlayer insulating film is applied, the total topography height is lower than that of the conventional structure, so that an etch contact margin is formed even when forming a drain contact. margin can be secured. In addition, since the gate of the common source line and the source select transistor are formed as a structure in which a conductive layer is stacked without a dielectric layer as an intermediate layer, the resistance may be improved and the gate contact mask process and the etching process may be omitted. Therefore, the present invention can simplify the process, secure the process margin and improve the resistance, improve the electrical characteristics and reliability of the device, and realize high integration of the device.
도 1은 종래 기술에 따라 제조된 낸드 플래쉬 메모리 소자의 단면도; 및1 is a cross-sectional view of a NAND flash memory device manufactured according to the prior art; And
도 2a 내지 도 2e는 본 발명의 실시예에 따른 낸드 플래쉬 메모리 소자의 제조 방법을 설명하기 위한 소자의 단면도이다. 2A to 2E are cross-sectional views of devices for explaining a method of manufacturing a NAND flash memory device according to an embodiment of the present invention.
<도면의 주요 부분에 대한 부호의 설명><Explanation of symbols for the main parts of the drawings>
100, 200: 반도체 기판 101, 201: 게이트 산화막100, 200: semiconductor substrate 101, 201: gate oxide film
102, 202: 패드 폴리실리콘층 103, 203: 제 1 폴리실리콘층102, 202: pad polysilicon layer 103, 203: first polysilicon layer
104, 204: 유전체막 105, 205: 제 2 폴리실리콘층104, 204: dielectric film 105, 205: second polysilicon layer
106, 206: 금속-실리사이드층 107C, 207C: 셀 불순물 영역106,206: metal-silicide layer 107C, 207C: cell impurity region
107S, 207S: 소오스 접합부 108: 제 1 층간 절연막107S and 207S: source junction 108: first interlayer insulating film
109: 제 2 층간 절연막 110: 게이트 콘택 플러그109: second interlayer insulating film 110: gate contact plug
111: 소오스 라인 콘택 플러그 112: 금속배선111: source line contact plug 112: metal wiring
300: 소오스 불순물 영역 301: 층간 절연막300: source impurity region 301: interlayer insulating film
302: 게이트 콘택 플러그 303: 소오스 라인 콘택 플러그 302: gate contact plug 303: source line contact plug
304: 금속배선 400: 제 1 포토레지스트 패턴304: metal wiring 400: first photoresist pattern
500: 제 2 포토레지스트 패턴 600: 제 3 포토레지스트 패턴500: second photoresist pattern 600: third photoresist pattern
CG: 셀 게이트 SG: 소오스 게이트CG: cell gate SG: source gate
CSL: 공통 소오스 라인 CSL: Common Source Line
Claims (9)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020040038469A KR100671615B1 (en) | 2004-05-28 | 2004-05-28 | Method of manufacturing NAND flash memory device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020040038469A KR100671615B1 (en) | 2004-05-28 | 2004-05-28 | Method of manufacturing NAND flash memory device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20050112992A true KR20050112992A (en) | 2005-12-01 |
| KR100671615B1 KR100671615B1 (en) | 2007-01-18 |
Family
ID=37287780
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020040038469A KR100671615B1 (en) | 2004-05-28 | 2004-05-28 | Method of manufacturing NAND flash memory device |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100671615B1 (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100799021B1 (en) * | 2005-06-07 | 2008-01-28 | 주식회사 하이닉스반도체 | Method for forming source contact in NAND flash memory device |
| KR100854498B1 (en) * | 2006-09-04 | 2008-08-26 | 삼성전자주식회사 | NAND-type flash memory device including selection transistors with an anti-punchthrough impurity region and methods of fabricating the same |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100356773B1 (en) * | 2000-02-11 | 2002-10-18 | 삼성전자 주식회사 | Flash memory device and method of forming thereof |
| JP4102112B2 (en) | 2002-06-06 | 2008-06-18 | 株式会社東芝 | Semiconductor device and manufacturing method thereof |
-
2004
- 2004-05-28 KR KR1020040038469A patent/KR100671615B1/en not_active IP Right Cessation
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| Publication number | Priority date | Publication date | Assignee | Title |
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| US7473602B2 (en) | 2005-06-07 | 2009-01-06 | Hynix Semiconductor Inc. | Method of forming source contact of NAND flash memory |
| KR100854498B1 (en) * | 2006-09-04 | 2008-08-26 | 삼성전자주식회사 | NAND-type flash memory device including selection transistors with an anti-punchthrough impurity region and methods of fabricating the same |
| US7683421B2 (en) | 2006-09-04 | 2010-03-23 | Samsung Electronics Co., Ltd. | NAND-type flash memory devices including selection transistors with an anti-punchthrough impurity region and methods of fabricating the same |
Also Published As
| Publication number | Publication date |
|---|---|
| KR100671615B1 (en) | 2007-01-18 |
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