KR20050112817A

KR20050112817A - 전자 방출 소자

Info

Publication number: KR20050112817A
Application number: KR1020040038237A
Authority: KR
Inventors: 류경선
Original assignee: 삼성에스디아이 주식회사
Priority date: 2004-05-28
Filing date: 2004-05-28
Publication date: 2005-12-01

Abstract

본 발명은 전극의 내부 저항으로 인한 전압 강하를 보상하여 전자 방출부들의 방출 전류량을 균일화할 수 있는 전자 방출 소자에 관한 것으로서,

전자 방출 소자는 기판 위에 형성되는 캐소드 전극들과; 각각의 캐소드 전극 위에서 캐소드 전극의 저항값보다 작은 저항값을 가지며 형성되고, 캐소드 전극의 길이 방향을 따라 개구부들을 형성하여 캐소드 전극의 일부 표면을 노출시키는 보조 전극들과; 각각의 개구부 내로 캐소드 전극 위에 형성되는 전자 방출부들과; 절연층을 사이에 두고 캐소드 전극들 및 보조 전극들과 절연 상태로 배치되는 게이트 전극들을 포함하며, 보조 전극의 개구부들이 캐소드 전극의 길이 방향을 따라 그 크기가 서로 다르게 형성된다.

Description

전자 방출 소자 {ELECTRON EMISSION DEVICE}

본 발명은 전자 방출 소자에 관한 것으로서, 보다 상세하게는 전자 방출부들의 방출 전류량을 균일화하기 위하여 전극의 구조를 개선한 전자 방출 소자에 관한 것이다.

일반적으로 전자 방출 소자(electron emission device)는 진공 용기 내에 전자 방출을 위한 구조물을 마련하여 이로부터 방출되는 전자들을 이용하며, 제1 기판 측에서 방출된 전자를 제2 기판에 마련된 형광층에 충돌시켜 이를 발광시킴으로써 소정의 작용을 하는 표시 소자 혹은 백 라이트(back light)와 같은 광원 등에 폭넓게 응용되고 있다.

상기 전자 방출 소자는 전자원으로 열음극을 이용하는 방식과 냉음극을 이용하는 방식이 있다. 이 가운데 냉음극을 이용하는 방식의 전자 방출 소자로는 FEA(Field Emitter Array)형 전자 방출 소자, SCE(Surface Conduction Emitter)형 전자 방출 소자, 금속-절연층-금속(MIM) 또는 금속-절연층-반도체(MIS)형 전자 방출 소자 및 BSE(Ballistic electron Surface Emitter)형 전자 방출 소자 등이 알려져 있다.

이 가운데 FEA형 전자 방출 소자는 진공 중에서 전계가 가해지면 전자를 용이하게 방출하는 물질들로 전자 방출부를 형성하고, 전자 방출부 주위에 구동 전극들, 예를 들어 캐소드 전극과 게이트 전극을 구비하며, 두 전극간 전압 차에 의해 전자 방출부 주위에 전계가 형성될 때 이로부터 전자가 방출되는 원리를 이용한다.

통상의 FEA형 전자 방출 소자에서는 캐소드 전극들과 게이트 전극들이 절연 상태를 유지하며 서로 직교하는 스트라이프 패턴으로 형성되고, 두 전극의 교차 영역마다 캐소드 전극에 전자 방출부가 형성된다. 이로써 어느 하나의 전극에 스캔 신호를 인가하고, 다른 하나의 전극에 데이터 신호를 인가함으로써 두 전극간 전압 차를 이용해 전자 방출부들의 방출 전류량을 제어한다.

그런데 실제 전자 방출 소자를 구동할 때에는 전극들의 내부 저항으로 인해 전압 강하가 생겨 전극의 길이 방향을 따라 위치하는 전자 방출부들에 있어서 각 전자 방출부에 인가되는 전압에 차이가 발생하게 된다. 그 결과, 전자 방출부들의 방출 전류량에 차이가 생기며, 전자 방출 소자가 표시 소자 혹은 광원에 적용될 때, 전극의 길이 방향을 따라 휘도 차이가 감지되는 문제가 있다.

상기한 문제점을 해소하기 위하여 종래에는 전극의 구성 물질을 변경하여 전극의 저항값을 최소로 함으로써 전압 강하를 최소화하려는 노력이 있어왔다. 그러나 상기 방법은 전자 방출 소자를 제작할 때 발생하는 문제, 예를 들어 소성 공정시 전극의 저항이 상승하는 문제 등이 있어 실용화에 어려움이 있으며, 전극의 저항값이 극히 작더라도 전극의 전압 강하 자체를 막을 수 없는 한계를 안고 있다.

따라서 본 발명은 상기한 문제점을 해소하기 위한 것으로서, 본 발명의 목적은 전극의 내부 저항으로 인한 전압 강하를 보상하여 전자 방출부들의 방출 전류량을 균일화할 수 있는 전자 방출 소자를 제공하는데 있다.

상기의 목적을 달성하기 위하여 본 발명은,

기판 위에 형성되는 캐소드 전극들과, 각각의 캐소드 전극 위에서 캐소드 전극의 저항값보다 작은 저항값을 가지며 형성되고, 캐소드 전극의 길이 방향을 따라 개구부들을 형성하여 캐소드 전극의 일부 표면을 노출시키는 보조 전극들과, 각각의 개구부 내로 캐소드 전극 위에 형성되는 전자 방출부들과, 절연층을 사이에 두고 캐소드 전극들 및 보조 전극들과 절연 상태로 배치되는 게이트 전극들을 포함하며, 보조 전극의 개구부들이 캐소드 전극의 길이 방향을 따라 그 크기가 서로 다르게 형성되는 전자 방출 소자를 제공한다.

상기 캐소드 전극은 구동 신호를 인가받는 입력단을 구비하며, 상기 보조 전극의 개구부들은 캐소드 전극의 입력단으로부터 멀어질수록 작은 크기로 형성된다.

상기 캐소드 전극은 ITO(Indium Tin Oxide)로 이루어질 수 있으며, 상기 보조 전극은 Nb, Cr, Ti, Mo, Ag, Al, Au 및 Pt로 이루어진 군으로부터 선택된 어느 하나의 물질로 이루어질 수 있다.

또한, 상기의 목적을 달성하기 위하여 본 발명은,

기판 위에 형성되며 구동 신호가 인가되는 입력단을 구비하는 캐소드 전극들과, 각각의 캐소드 전극 위에서 캐소드 전극의 저항값보다 작은 저항값을 가지며 형성되고, 기판 상에 설정되는 화소 영역마다 개구부를 형성하여 캐소드 전극의 일부 표면을 노출시키는 보조 전극들과, 각각의 개구부 내로 캐소드 전극 위에 형성되는 전자 방출부들과, 절연층을 사이에 두고 캐소드 전극들 및 보조 전극들과 절연 상태로 배치되는 게이트 전극들을 포함하며, 보조 전극의 개구부들이 캐소드 전극의 입력단으로부터 멀어질수록 작은 크기로 형성되고, 다음의 조건을 만족하는 전자 방출 소자를 제공한다.

R₁ = R_n, R₁ = R + r₁, R_n = nR + r_n

여기서, R₁은 상기 입력단과 가장 가까운 첫번째 화소 영역에서의 저항값으로서 R은 입력단으로부터 이 화소 영역까지의 보조 전극 저항값이고, r₁은 이 화소 영역에서의 캐소드 전극 저항값이다. 그리고 R_n은 상기 입력단으로부터 n번째 위치하는 화소 영역에서의 저항값으로서 nR은 입력단으로부터 이 화소 영역까지의 보조 전극 저항값이고, r_n은 이 화소 영역에서의 캐소드 전극 저항값이다.

이하, 첨부한 도면을 참고하여 본 발명의 바람직한 실시예를 보다 상세하게 설명하면 다음과 같다.

도 1은 본 발명의 실시예에 따른 전자 방출 소자를 도시한 부분 분해 사시도이고, 도 2는 도 1의 조립 상태를 나타내는 부분 단면도이며, 도 3은 본 발명의 실시예에 따른 전자 방출 소자의 일부를 확대하여 도시한 부분 사시도이다.

도면을 참고하면, 전자 방출 소자는 임의의 크기를 갖는 제1 기판(2)과 제2 기판(4)을 내부 공간부가 형성되도록 소정의 간격을 두고 실질적으로 평행하게 배치하고, 이들을 하나로 접합시킴으로써 전자 방출 소자의 외관인 진공 용기를 구성하고 있다.

상기 기판들(2,4) 중 제1 기판(2)에는 전자 방출을 위한 구조물이 제공되며, 제2 기판(4)에는 일례로 전자에 의해 가시광을 방출하는 구성이 제공될 수 있다.

먼저, 제1 기판(2) 위에는 소정의 패턴, 가령 스트라이프 형상을 취하는 캐소드 전극들(6)이 서로간 임의의 간격을 두고 제1 기판(2)의 일방향(도면의 Y축 방향)을 따라 복수로 형성되고, 각각의 캐소드 전극(6) 위로 보조 전극(8)이 캐소드 전극(6)과 동일한 스트라이프 패턴으로 형성된다.

그리고 캐소드 전극들(6)과 보조 전극들(8)을 덮으면서 제1 기판(2)의 내면 전체에 절연층(10)이 형성되고, 절연층(10) 위에는 게이트 전극들(12)이 서로간 임의의 간격을 두고 캐소드 전극(6)과 직교하는 방향(도면의 X축 방향)을 따라 복수로 형성된다.

본 실시예에서 캐소드 전극(6)과 게이트 전극(12)의 교차 영역을 화소 영역으로 정의하면, 보조 전극(8)에는 각각의 화소 영역마다 그 내부에 보조 전극(8)의 일부가 제거되어 이루어진 개구부(8a)가 형성되어 캐소드 전극(6)의 일부 표면을 노출시킨다. 그리고 개구부(8a) 내로 캐소드 전극(6) 위에는 전자 방출부(14)가 형성되고, 절연층(10)과 게이트 전극(12)에는 전자 방출부들(14)을 개방시키기 위한 각각의 게이트 홀(10a,12a)이 형성된다.

본 실시예에서 전자 방출부(14)는 진공 중에서 전계가 가해지면 전자를 용이하게 방출하는 물질들, 가령 카본 나노튜브(carbon nanotube), 그라파이트(graphite), 다이아몬드, 다이아몬드상 카본(diamond-like carbon), C₆₀, 실리콘 나노와이어 중 어느 하나 또는 이들의 조합 물질로 이루어지며, 그 제조법으로는 직접 성장, 스크린 인쇄, 화학기상증착(CVD) 또는 스퍼터링 등을 적용할 수 있다.

도면에서는 각각의 화소 영역마다 그 평면 형상이 사각형인 전자 방출부(14)가 2개씩 배치된 구성을 도시하였으나, 전자 방출부의 형상과 개수는 여기에 한정되지 않고 다양하게 변형 가능하다.

이와 같이 보조 전극(8)이 전자 방출부(14)를 둘러싸며 캐소드 전극들(6) 위에 형성될 때, 보조 전극(8)은 캐소드 전극(6)의 저항값보다 작은 저항값을 갖는 도전 물질로 이루어져 캐소드 전극(6)의 라인 저항을 줄이며, 보조 전극(8)의 개구부(8a)는 전압 강하가 발생하는 방향, 즉 캐소드 전극(6)의 길이 방향을 따라 그 크기가 서로 다르게 형성되어 보조 전극(8)의 전압 강하를 보상한다.

즉, 도 3에 도시한 바와 같이 캐소드 전극(6)이 일측의 입력단으로부터 구동 신호를 인가받을 때, 보조 전극(8)의 개구부(8a)는 캐소드 전극(6)의 입력단으로부터 멀어질수록 그 크기가 점점 작게 형성된다.

도 4는 도 3에 도시한 캐소드 전극과 보조 전극의 개략도이다.

도면을 참고하면, 캐소드 전극(6)의 입력단과 가장 가까운 첫번째 화소 영역을 가정하면, 첫번째 화소 영역에서의 저항값(R₁)은 입력단으로부터 이 화소 영역까지의 보조 전극(8) 저항값 R과 캐소드 전극(6)의 저항값 r₁의 합으로 정의할 수 있다. (R₁ = R + r₁)

그리고 캐소드 전극(6)의 입력단으로부터 n개의 게이트 전극을 사이에 두고 위치하는 n번째 화소 영역을 가정하면, n번째 화소 영역에서의 저항값(R_n)은 입력단으로부터 이 화소 영역까지의 보조 전극(8) 저항값 n×R과 캐소드 전극(6)의 저항값 r_n의 합으로 정의할 수 있다. (R_n = nR + r_n)

상기 보조 전극(8)의 저항값은 해당 화소 영역과 입력단과의 거리에 비례하므로 해당 화소 영역이 캐소드 전극(6)의 입력단으로부터 멀어질수록 보조 전극(8)의 저항값이 증가한다. 그러나 캐소드 전극(6)의 저항값 r₁, r₂... r_n이 개구부(8a)에 의해 노출된 캐소드 전극(6)의 면적, 즉 개구부(8a)의 크기에 비례하므로, 해당 화소 영역이 캐소드 전극(6)의 입력단으로부터 멀어질수록 캐소드 전극(6)의 저항값이 감소하여 보조 전극(8)의 저항값 증가분을 점차 줄여나간다.

이로써 본 실시예의 전자 방출 소자는 모든 화소 영역에 인가되는 저항값을 균일하게 하여 캐소드 전극(6)과 보조 전극(8)의 전압 강하를 보상할 수 있다.

상기 캐소드 전극(6)으로는 ITO(Indium Tin Oxide)가 사용될 수 있으며, 보조 전극(8)으로는 Nb, Cr, Ti, Mo, Ag, Al, Au 또는 Pt와 같은 금속이 사용될 수 있다.

상기 캐소드 전극(6)이 투명한 ITO로 형성될 때에는, 전자 방출 물질과 감광성 물질이 포함된 페이스트를 제1 기판(2) 전체에 인쇄하고, 제1 기판(2)의 후면을 통해 자외선을 조사하여 페이스트를 선택적으로 경화시키며, 현상을 통해 경화되지 않은 페이스트를 제거하는 방법을 이용하여 전자 방출부(14)를 용이하게 형성할 수 있다.

다음으로, 제1 기판(2)에 대향하는 제2 기판(4)의 일면에는 형광층(16)이 임의의 간격을 두고 형성되며, 형광층(16) 사이로 화면의 컨트라스트 향상을 위한 흑색층(18)이 형성될 수 있다. 형광층(16)과 흑색층(18) 위에는 금속 박막(대표적으로 알루미늄 박막)으로 이루어진 애노드 전극(20)이 형성된다. 애노드 전극(20)은 외부로부터 전자빔 가속에 필요한 전압을 인가받으며, 메탈 백(metal back) 효과에 의해 화면의 휘도를 높이는 역할을 한다.

한편, 애노드 전극(20)은 금속 박막이 아닌 투명한 도전막, 예를 들어 ITO(Indium Tin Oxide)로 이루어질 수 있다. 이 경우 제2 기판(2) 위로 투명 도전막으로 이루어진 애노드 전극(도시하지 않음)을 먼저 형성하고, 그 위에 형광층(16)과 흑색층(18)을 형성하며, 필요에 따라 형광층(16)과 흑색층(18) 위에 금속 박막을 형성하여 화면의 휘도를 높이는데 이용할 수 있다. 이러한 애노드 전극은 제2 기판(4)의 일면 전체에 형성되거나, 소정의 패턴으로 구분되어 형성될 수 있다.

이와 같이 구성되는 제1 기판(2)과 제2 기판(4)은 임의의 간격을 두고 그 둘레에 도포되는 프리트(frit)와 같은 실링(sealing) 물질에 의해 접합되고, 그 사이에 형성되는 내부 공간을 배기시켜 진공 상태를 유지한다. 이 때, 제1 기판(2)과 제2 기판(4) 사이의 비발광 영역에는 다수의 스페이서(22)가 배치되어 양 기판(2,4)의 사이 간격을 일정하게 유지시킨다. 도 1에서는 도면의 간략화를 위해 스페이서는 생략하였다.

상기한 구성의 전자 방출 소자에서는 캐소드 전극(6)과 게이트 전극(12)의 전압 차에 의해 전자 방출부(14) 주위에 전계가 형성되어 이로부터 전자가 방출된다. 그리고 방출된 전자들은 애노드 전극(20)에 인가된 고전압에 이끌려 해당 화소의 형광층(16)에 충돌하여 이를 발광시킴으로써 소정의 표시를 행할 수 있다.

이러한 작동 과정에서, 본 실시예의 전자 방출 소자는 보조 전극(8)으로 인해 캐소드 전극(6)의 라인 저항을 줄이고, 보조 전극(8)의 전압 강하를 보상하여 모든 화소에 걸리는 저항값을 동일하게 함에 따라, 같은 구동 전압이 인가된 조건에서 전자 방출부들(14)의 방출 전류량을 균일하게 제어할 수 있다. 그 결과 캐소드 전극(6)의 길이 방향에 따른 휘도 차이를 방지할 수 있다.

상기에서는 본 발명의 바람직한 실시예에 대하여 설명하였지만, 본 발명은 이에 한정되는 것이 아니고 특허청구범위와 발명의 상세한 설명 및 첨부한 도면의 범위 안에서 여러 가지로 변형하여 실시하는 것이 가능하고 이 또한 본 발명의 범위에 속하는 것은 당연하다.

이와 같이 본 발명에 의한 전자 방출 소자는 캐소드 전극 위에 보조 전극을 구비함에 따라, 캐소드 전극의 전압 강하를 보상하여 모든 화소에 걸리는 저항값을 동일하게 할 수 있다. 따라서 본 발명에 의한 전자 방출 소자는 동일한 구동 전압이 인가된 조건에서 전자 방출부들의 방출 전류량을 균일하게 제어할 수 있다.

도 1은 본 발명의 실시예에 따른 전자 방출 소자를 도시한 부분 분해 사시도이다.

도 2는 도 1의 조립 상태를 나타내는 부분 단면도이다.

도 3은 본 발명의 실시예에 따른 전자 방출 소자 중 캐소드 전극과 보조 전극 및 전자 방출부를 도시한 부분 사시도이다.

Claims

기판 위에 형성되는 캐소드 전극들과;

상기 각각의 캐소드 전극 위에서 캐소드 전극의 저항값보다 작은 저항값을 가지며 형성되고, 캐소드 전극의 길이 방향을 따라 개구부들을 형성하여 캐소드 전극의 일부 표면을 노출시키는 보조 전극들과;

상기 각각의 개구부 내로 상기 캐소드 전극 위에 형성되는 전자 방출부들과;

절연층을 사이에 두고 상기 캐소드 전극들 및 보조 전극들과 절연 상태로 배치되는 게이트 전극들을 포함하며,

상기 보조 전극의 개구부들이 상기 캐소드 전극의 길이 방향을 따라 그 크기가 서로 다르게 형성되는 전자 방출 소자.
제1항에 있어서,

상기 캐소드 전극이 구동 신호를 인가받는 입력단을 구비하며, 상기 보조 전극의 개구부들이 캐소드 전극의 입력단으로부터 멀어질수록 작은 크기로 형성되는 전자 방출 소자.
제1항에 있어서,

상기 캐소드 전극이 ITO(Indium Tin Oxide)로 이루어지고, 상기 보조 전극이 Nb, Cr, Ti, Mo, Ag, Al, Au 및 Pt로 이루어진 군으로부터 선택된 어느 하나의 물질로 이루어지는 전자 방출 소자.
제1항에 있어서,

상기 절연층이 보조 전극들 위에 형성되고, 상기 게이트 전극들이 절연층 위에 형성되며, 절연층과 게이트 전극이 전자 방출부들을 개방시키기 위한 각각의 게이트 홀을 갖는 전자 방출 소자.
제4항에 있어서,

상기 캐소드 전극과 게이트 전극이 서로 직교하는 스트라이프 패턴으로 형성되는 전자 방출 소자.
제1항에 있어서,

전자 방출부가 카본 나노튜브(carbon nanotube), 그라파이트(graphite), 다이아몬드, 다이아몬드상 카본(diamond-like carbon), C₆₀, 실리콘 나노와이어로 이루어진 군으로부터 선택된 적어도 하나의 물질을 포함하는 전자 방출 소자.
기판 위에 형성되며 일측에 입력단을 구비하는 캐소드 전극들과;

상기 각각의 캐소드 전극 위에서 캐소드 전극의 저항값보다 작은 저항값을 가지며 형성되고, 상기 기판 상에 설정되는 화소 영역마다 개구부를 형성하여 캐소드 전극의 일부 표면을 노출시키는 보조 전극들과;

상기 각각의 개구부 내로 상기 캐소드 전극 위에 형성되는 전자 방출부들과;

절연층을 사이에 두고 상기 캐소드 전극들 및 보조 전극들과 절연 상태로 배치되는 게이트 전극들을 포함하며,

상기 보조 전극의 개구부들이 상기 캐소드 전극의 입력단으로부터 멀어질수록 작은 크기로 형성되고,

다음의 조건을 만족하는 전자 방출 소자.

R₁ = R_n, R₁ = R + r₁, R_n = nR + r_n

여기서, R₁은 상기 입력단과 가장 가까운 첫번째 화소 영역에서의 저항값으로서 R은 입력단으로부터 이 화소 영역까지의 보조 전극 저항값이고, r₁은 이 화소 영역에서의 캐소드 전극 저항값이다. 그리고 R_n은 상기 입력단으로부터 n번째 위치하는 화소 영역에서의 저항값으로서 nR은 입력단으로부터 이 화소 영역까지의 보조 전극 저항값이고, r_n은 이 화소 영역에서의 캐소드 전극 저항값이다.