KR20050112573A - Apparatus for detecting trouble and plasma display panel therewith - Google Patents
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Abstract
본 발명은 플라즈마 디스플레이 패널의 고장 부분을 검출하는 것을 목적으로 하며, 이 목적을 달성하기 위하여, An object of the present invention is to detect a failure part of a plasma display panel, and to achieve this object,
복수개의 유닛들을 구비하여 구동되는 플라즈마 디스플레이 패널에서 테스트 패턴을 이용하여 고장 유닛을 검출하기 위한 고장검출장치에 있어서, 테스트 패턴이 발생할 유닛을 지정하기 위해 제어신호를 출력하는 테스트 패턴 발생 제어부; 제어신호에 의해 지정된 유닛에서 테스트 패턴을 발생하는 테스트 패턴 발생부; 테스트 패턴을 수신하여 기준 테스트 패턴과 비교하고, 이상 유무를 판단하여 고장 유닛을 검출하는 고장 검출부를 구비하는 것을 특징으로 하는 고장 검출 장치 및 이를 구비한 플라즈마 디스플레이 패널을 제공하며, A fault detection apparatus for detecting a fault unit using a test pattern in a plasma display panel driven with a plurality of units, the fault detection apparatus comprising: a test pattern generation control unit outputting a control signal to designate a unit in which the test pattern will occur; A test pattern generator which generates a test pattern in a unit designated by a control signal; It provides a failure detection device and a plasma display panel having the same, characterized in that it comprises a failure detection unit for receiving a test pattern to compare with a reference test pattern, determine whether there is an abnormality and detect a failure unit,
테스트 패턴 발생 제어부는, 테스트 모드일 경우, 테스트 패턴이 발생할 유닛을 자동으로 순차적으로 지정하는 것을 특징으로 하고, 사용자 모드일 경우, 사용자의 선택에 의해 테스트 패턴이 발생할 유닛을 지정하는 것을 특징으로 하는 고장 검출장치 및 이를 구비한 플라즈마 디스플레이 패널을 제공한다. In the test mode, the test pattern generation control unit automatically designates the unit in which the test pattern is to be generated sequentially, and in the user mode, designates a unit in which the test pattern is to be generated by the user's selection. Provided are a failure detecting apparatus and a plasma display panel having the same.
Description
본 발명은 플라즈마 디스플레이 패널에 관한 것으로서, 더 상세하게는 고장 검출장치 및 이를 구비한 플라즈마 디스플레이 패널에 관한 것이다.The present invention relates to a plasma display panel, and more particularly, to a failure detection apparatus and a plasma display panel having the same.
도 1은 통상적인 3-전극 면 방전 방식의 플라즈마 디스플레이 패널의 구조를 나타내는 도면이다.1 is a view showing the structure of a conventional three-electrode surface discharge plasma display panel.
도 1을 참조하면, 통상적인 면 방전 플라즈마 디스플레이 패널(1)의 앞쪽 및 뒤쪽 글라스 기판들(100, 106) 사이에는, 어드레스전극 라인들(A1, A2, ... , Am), 유전층(102, 110), Y 전극 라인들(Y1, ... , Yn), X 전극 라인들(X1, ... , Xn), 형광층(112), 격벽(114) 및 보호층으로서 예컨대 일산화마그네슘(MgO)층(104)이 마련되어 있다.Referring to FIG. 1, between the front and rear glass substrates 100 and 106 of a conventional surface discharge plasma display panel 1, the address electrode lines A 1 ,. A 2 , ..., A m ), Dielectric layers 102 and 110, Y electrode lines Y 1 , ..., Y n , X electrode lines X 1 , ..., X n , fluorescent layer 112, barrier rib 114, and As a protective layer, the magnesium monoxide (MgO) layer 104 is provided, for example.
어드레스전극 라인들(A1, A2, ... , Am)은 뒤쪽 글라스 기판(106)의 앞쪽에 일정한 패턴으로 형성된다. 아래쪽 유전층(110)은 어드레스전극 라인들(A1, A2 , ... , Am)의 앞쪽에 도포된다. 아래쪽 유전층(110)의 앞쪽에는 격벽(114)들이 어드레스전극 라인들(A1, A2, ... , Am)과 평행한 방향으로 형성된다. 이 격벽(114)들은 각 디스플레이 셀의 방정 영역을 구획하고, 각 디스플레이 셀 사이의 광학적 간섭을 방지하는 기능을 한다. 형광층(112)은, 격벽(114)들 사이에서 형성된다.Address electrode lines A 1 , A 2 , ..., A m ) is formed in a predetermined pattern on the front side of the rear glass substrate 106. The lower dielectric layer 110 includes the address electrode lines A 1 ,. A 2 , ..., A m ) is applied to the front. In front of the lower dielectric layer 110, barrier ribs 114 may include address electrode lines A 1 ,. A 2 , ..., A m ) is formed in a direction parallel to. The partition walls 114 function to partition a predetermined area of each display cell and to prevent optical interference between each display cell. The fluorescent layer 112 is formed between the partition walls 114.
X 전극 라인들(X1, ... , Xn)과 Y 전극 라인들(Y1, ... , Yn )은 어드레스전극 라인들(A1, A2, ... , Am)과 직교되도록 앞쪽 글라스 기판(100)의 뒤쪽에 일정한 패턴으로 형성된다. 각 교차점은 상응하는 디스플레이 셀을 설정한다. 각 X전극 라인(X1, ... , Xn)과 각 Y 전극 라인(Y1, ... , Yn)은 ITO(Indium Tin Oxide) 등과 같은 투명한 도전성 재질의 투명 전극 라인(Xna, Yna)과 전도도를 높이기 위한 금속 전극 라인(Xnb, Ynb)이 결합되어 형성될 수 있다. 앞쪽 유전층(102)은 X 전극 라인들(X1, ... , Xn)과 Y 전극 라인들(Y1, ... , Yn)의 뒤쪽에 전면(全面) 도포되어 형성된다. 강한 전계로부터 패널(1)을 보호하기 위한 보호층(104) 예를 들어, 일산화마그네슘(MgO)층은 앞쪽 유전층(102)의 뒤쪽에 전면 도포되어 형성된다. 방전 공간(108)에는 플라즈마 형성용 가스가 밀봉된다.The X electrode lines X 1 ,..., X n and the Y electrode lines Y 1 , ..., Y n are the address electrode lines A 1 ,. A 2 , ..., A m ) is formed in a predetermined pattern on the back of the front glass substrate 100 to be orthogonal to each other. Each intersection sets a corresponding display cell. Each X electrode line (X 1 , ..., X n ) and each Y electrode line (Y 1 , ..., Y n ) are transparent electrode lines (X na ) made of a transparent conductive material such as indium tin oxide (ITO). , Y na ) and metal electrode lines X nb and Y nb for increasing conductivity may be formed. The front dielectric layer 102 is formed by applying the entire surface to the rear of the X electrode lines (X 1 ,..., X n ) and the Y electrode lines (Y 1 ,..., Y n ). A protective layer 104 for protecting the panel 1 from a strong electric field, for example, a magnesium monoxide (MgO) layer, is formed by applying a front surface to the back of the front dielectric layer 102. The plasma forming gas is sealed in the discharge space 108.
이와 같은 플라즈마 디스플레이 패널에 일반적으로 적용되는 구동 방식은, 초기화, 어드레스 및 디스플레이 유지 단계가 단위 서브-필드에서 순차적으로 수행되게 하는 방식이다. 초기화 단계에서는 구동될 디스플레이 셀들의 전하상태가 균일하게 된다. 어드레스 단계에서는, 선택될 디스플레이 셀들의 전하 상태와 선택되지 않을 디스플레이 셀들의 전하 상태가 설정된다. 디스플레이 유지 단계에서는, 선택될 디스플레이 셀들의 전하 상태가 설정된다. 디스플레이 유지 단계에서는, 선택될 디스플레이 셀들에서 디스플레이 방전이 수행된다. 이때, 디스플레이 방전을 수행하는 디스플레이 셀들의 플라즈마 형성용 가스로부터 플라즈마가 형성되고, 이 플라즈마로부터의 자외선 방사에 의하여 상기 디스플레이 셀들의 형광층(112)이 여기되어 빛이 발생된다.A driving scheme generally applied to such a plasma display panel is a method in which initialization, address, and display holding steps are sequentially performed in a unit sub-field. In the initialization step, the state of charge of the display cells to be driven becomes uniform. In the address step, the charge state of display cells to be selected and the charge state of display cells not to be selected are set. In the display holding step, the charge state of the display cells to be selected is set. In the display holding step, display discharge is performed in the display cells to be selected. At this time, a plasma is formed from the plasma forming gas of the display cells performing display discharge, and the fluorescent layer 112 of the display cells is excited by ultraviolet radiation from the plasma to generate light.
도 2는 도 1의 플라즈마 디스플레이 패널의 일반적인 구동 장치를 보여준다.2 illustrates a general driving device of the plasma display panel of FIG. 1.
도면을 참조하면, 플라즈마 디스플레이 패널(1)의 통상적인 구동 장치는 영상 처리부(200), 제어부(202), 어드레스 구동부(206), X 구동부(208) 및 Y 구동부를 포함한다. 영상 처리부(200)는 외부 아날로그 영상 신호를 디지털 신호로 변환하여 내부 영상 신호 예를 들어, 각각 8비트의 적색(R), 녹색(G), 및 청색(B) 영상 데이터, 클럭 신호, 수직 및 수평 동기 신호들을 발생시킨다. 어드레스 구동부(206)는, 제어부(202)로부터의 구동 제어 신호들(SA, SY, SX)중에서 어드레스 신호(SA)를 처리하여 표시 데이터 신호를 발생시키고, 발생된 표시 데이터 신호를 어드레스전극 라인들에 인가한다. X 구동부(208)는 제어부(202)로부터의 구동 제어 신호들(SA, SY, SX)중에서 X 구동 제어 신호(SX)를 처리하여 X 전극 라인들에 인가한다. Y 구동부(204)는 제어부(202)로부터의 구동 제어 신호들(SA,SY,SX)중에서 Y 구동 제어 신호(SY)를 처리하여 Y 전극 라인들에 인가한다.Referring to the drawings, a typical driving apparatus of the plasma display panel 1 includes an image processor 200, a controller 202, an address driver 206, an X driver 208, and a Y driver. The image processing unit 200 converts an external analog image signal into a digital signal to convert an internal image signal, for example, 8 bits of red (R), green (G), and blue (B) image data, a clock signal, vertical and Generate horizontal sync signals. The address driver 206 processes the address signal SA among the driving control signals SA, SY, and SX from the controller 202 to generate a display data signal, and generates the display data signal into the address electrode lines. To apply. The X driver 208 processes the X driving control signal SX among the driving control signals SA, SY, and SX from the controller 202 and applies the X driving control signal SX to the X electrode lines. The Y driving unit 204 processes the Y driving control signal SY among the driving control signals SA, SY, and SX from the control unit 202 and applies it to the Y electrode lines.
상기한 바와 같은 구조의 플라즈마 디스플레이 패널(1)의 구동방법으로, 주로 사용되는 어드레스-디스플레이 분리 구동방법이 미국특허 제 5541618호에 개시되어 있다.As a driving method of the plasma display panel 1 having the above-described structure, an address-display separation driving method mainly used is disclosed in US Pat. No. 5,541,618.
도 3은 도 1의 플라즈마 디스플레이 패널구동방법의 일예로서 Y 전극 라인들에 대한 통상적인 어드레스-디스플레이 분리(Address-Display Separation) 구동 방법을 보여준다.FIG. 3 illustrates a conventional address-display separation driving method for Y electrode lines as an example of the plasma display panel driving method of FIG. 1.
도면을 참조하면, 단위 프레임은 시분할 계조 표시를 실현하기 위하여 소정개수 예컨대 8개의 서브필드들(SF1, ..., SF8)로 분할될 수 있다. 또한, 각 서브필드(SF1, ...SF8)는 리셋 구간(미도시)과, 어드레스 구간(A1, ..., A8)및, 유지방전 구간(S1, ..., S8)로 분할된다.Referring to the drawings, a unit frame may be divided into a predetermined number, for example, eight subfields SF1, ..., SF8 to realize time division gray scale display. Further, each subfield SF1, ... SF8 is divided into a reset section (not shown), an address section A1, ..., A8, and a sustain discharge section S1, ..., S8. .
각 어드레스 구간(A1, ..., A8)에서는, 어드레스전극 라인들에 표시데이터 신호가 인가됨과 동시에 각 Y 전극 라인(Y1, ..., Yn)에 상응하는 주사 펄스가 순차적으로 인가된다.In each address section A1, ..., A8, a display data signal is applied to the address electrode lines and scan pulses corresponding to each of the Y electrode lines Y1, ..., Yn are sequentially applied.
각 유지방전 구간(S1, ...,S8)에서는, Y 전극 라인들(Y1, ..., Yn)과 X 전극 라인들(X1, ..., Xn)에 디스플레이 방전용 펄스가 교호하게 인가되어, 어드레스 구간(A1, ..., A8)에서 벽전하들이 형성된 방전셀들에서 표시방전을 일으킨다.In each sustain discharge section S1, ..., S8, pulses for display discharge alternately in the Y electrode lines Y1, ..., Yn and the X electrode lines X1, ..., Xn. Is applied to cause display discharge in discharge cells in which wall charges are formed in the address periods A1, ..., A8.
플라즈마 디스플레이 패널의 휘도는 단위 프레임에서 차지하는 유지방전 구간(S1, ..., S8)내의 유지방전 펄스 개수에 비례한다. 1 화상을 형성하는 하나의 프레임이, 8개의 서브필드와 256계조로 표현되는 경우에, 각 서브필드에는 차례대로 1, 2, 4, 8, 16, 32, 64, 128의 비율로 서로 다른 유지펄스의 수가 할당될 수 있다. 만일 133계조의 휘도를 얻기 위해서는, 서브필드1 기간, 서브필드3 기간 및 서브필드8 기간 동안 셀들을 어드레싱하여 유지방전하면 된다.The luminance of the plasma display panel is proportional to the number of sustain discharge pulses in the sustain discharge sections S1, ..., S8 occupied in the unit frame. When one frame forming one image is represented by eight subfields and 256 gradations, each subfield is kept different at a ratio of 1, 2, 4, 8, 16, 32, 64, and 128 in turn. The number of pulses can be assigned. In order to obtain luminance of 133 gradations, cells may be addressed and sustained and discharged during the subfield 1 period, the subfield 3 period, and the subfield 8 period.
각 서브필드에 할당되는 유지방전 수는, APC(Automatic Power Control)단계에 따른 서브필드들의 가중치에 따라 가변적으로 결정될 수 있다. 또한 각 서브필드에 할당되는 유지방전 수는 감마특성이나 패널특성을 고려하여 다양하게 변형하는 것이 가능하다. 예컨대 서브필드 4에 할당된 계조도를 8에서 6으로 낮추고, 서브필드6에 할당된 계조도를 32에서 34로 높일 수 있다. 또한, 한 프레임을 형성하는 서브필드의 수도 설계사양에 따라 다양하게 변형하는 것이 가능하다.The number of sustain discharges allocated to each subfield may be variably determined according to weights of the subfields according to the APC (Automatic Power Control) step. The number of sustain discharges allocated to each subfield can be variously modified in consideration of gamma characteristics and panel characteristics. For example, the gray level assigned to subfield 4 may be lowered from 8 to 6, and the gray level assigned to subfield 6 may be increased from 32 to 34. In addition, the number of subfields forming one frame can be variously modified according to design specifications.
도 4는 도 1에 도시된 패널의 구동 신호의 일예를 설명하기 위한 타이밍도로서, AC PDP의 ADS(Address Display Separation) 구동방식에서 한 서브필드(SF)내에 어드레스전극(A), 유지전극(X) 및 주사전극(Y1~Yn)에 인가되는 구동신호를 나타낸다. 도 4를 참조하면, 하나의 서브필드(SF)는 리셋 기간(PR), 어드레스 기간(PA) 및 유지방전 기간(PS)를 구비한다.FIG. 4 is a timing diagram illustrating an example of a driving signal of the panel shown in FIG. 1. The address electrode A and the sustain electrode in one subfield SF in the ADS (Address Display Separation) driving method of the AC PDP are shown in FIG. X) and drive signals applied to the scan electrodes Y1 to Yn. Referring to FIG. 4, one subfield SF includes a reset period PR, an address period PA, and a sustain discharge period PS.
리셋 기간(PR)은 모든 그룹의 주사라인에 대해 리셋펄스를 인가하여, 강제로 기입방전을 수행함으로써, 전체 셀의 벽전하 상태를 초기화한다. 어드레스 기간(PA)에 들어가기 전에 리셋 기간(PR)이 수행되며, 이는 전 화면에 걸쳐 수행하므로, 상당히 고르면서도 원하는 분포의 벽전하 배치를 만들 수 있다. 리셋 기간(PR)에 의해 초기화된 셀들은, 셀 내부의 벽전하 조건이 모두 비슷하게 형성된다. 리셋 기간(PR)이 수행된 후에 어드레스 기간(PA)이 수행된다. 이 때 어드레스 기간(PA)에는, 유지전극(X)에 바이어스 전압(Ve)이 인가되고, 표시되어야 할 셀 위치에서 주사전극(Y1~Yn)과 어드레스전극(A1~Am)을 동시에 턴온시킴으로써 표시 셀을 선택한다. 어드레스 기간(PA)이 수행된 후에, 유지전극(X)과 주사전극(Y1~Yn)에 유지펄스(Vs)를 교대로 인가하여, 유지방전 기간(PS)이 수행된다. 유지방전 기간(PS)중에 어드레스전극(A1~Am)에는 로우레벨의 전압(VG)이 인가된다. PDP에서 휘도는 유지방전 펄스 수에 의하여 조정된다. 하나의 서브필드 또는 하나의 TV 필드에서의 유지방전 펄스수가 많으면 휘도가 증가한다.The reset period PR applies a reset pulse to all of the scan lines of all groups and forcibly performs a write discharge, thereby initializing the wall charge states of all cells. The reset period PR is carried out before entering the address period PA, which is carried out over the entire screen, thus making it possible to create a fairly even and evenly distributed wall charge arrangement. The cells initialized by the reset period PR have similar wall charge conditions inside the cells. The address period PA is performed after the reset period PR is performed. At this time, in the address period PA, the bias voltage Ve is applied to the sustain electrode X, and the scan electrodes Y1 to Yn and the address electrodes A1 to Am are simultaneously turned on at the cell positions to be displayed. Select the cell. After the address period PA is performed, the sustain pulse Vs is alternately applied to the sustain electrodes X and the scan electrodes Y1 to Yn to perform the sustain discharge period PS. During the sustain discharge period PS, a low level voltage VG is applied to the address electrodes A1-Am. In PDP, the brightness is adjusted by the number of sustain discharge pulses. If the number of sustain discharge pulses in one subfield or one TV field is large, the luminance increases.
종래에는 플라즈마 디스플레이 패널 내부에 문제가 발생할 경우 의심이 가는 곳 주변의 IC 나 회로 소자들에 대해 육안 검사 및 파형 검사 등을 통해 문제점 발생 원인을 찾아냈다. 이는 수많은 시행착오에 의해 문제점의 발생원인을 찾아낼 수밖에 없어 많은 시간과 비용이 들게 된다. Conventionally, when a problem occurs in a plasma display panel, the cause of the problem has been found through visual inspection and waveform inspection of ICs or circuit elements around a suspected place. This has to find the cause of the problem by a number of trial and error, which takes a lot of time and money.
본 발명은 상기와 같은 문제점을 해결하여, 테스트 패턴을 이용하여 고장을 검출하는 고장 검출 장치 및 이를 구비한 플라즈마 디스플레이 패널을 제공하는 것을 목적으로 한다.SUMMARY OF THE INVENTION An object of the present invention is to provide a failure detection apparatus for detecting a failure using a test pattern and a plasma display panel having the same, by solving the above problems.
상기와 같은 목적을 달성하기 위하여, 본 발명은, 복수개의 유닛들을 구비하여 구동되는 플라즈마 디스플레이 패널에서 테스트 패턴을 이용하여 고장 유닛을 검출하기 위한 고장검출장치에 있어서, 테스트 패턴이 발생할 유닛을 지정하기 위해 제어신호를 출력하는 테스트 패턴 발생 제어부; 제어신호에 의해 지정된 유닛에서 테스트 패턴을 발생하는 테스트 패턴 발생부; 테스트 패턴을 수신하여 기준 테스트 패턴과 비교하고, 이상 유무를 판단하여 고장 유닛을 검출하는 고장 검출부를 구비하는 것을 특징으로 하는 플라즈마 디스플레이 패널의 고장 검출 장치를 제공한다.In order to achieve the above object, the present invention provides a fault detection apparatus for detecting a fault unit using a test pattern in a plasma display panel which is driven with a plurality of units, and designates a unit for generating a test pattern. A test pattern generation controller for outputting a control signal; A test pattern generator which generates a test pattern in a unit designated by a control signal; A failure detection apparatus for a plasma display panel, comprising: a failure detection unit for receiving a test pattern, comparing the result with a reference test pattern, and determining whether there is an abnormality and detecting a failure unit.
이러한 본 발명의 다른 특징에 의하면, 테스트 패턴 발생 제어부는, 테스트 모드일 경우, 테스트 패턴이 발생할 유닛을 자동으로 순차적으로 지정할 수 있다.According to another aspect of the present invention, in the test mode, the test pattern generation control unit may automatically designate sequentially the units in which the test pattern will be generated.
본 발명의 또 다른 특징에 의하면, 테스트 패턴 발생 제어부는, 사용자 모드일 경우, 사용자의 선택에 의해 테스트 패턴이 발생할 유닛을 지정할 수 있다.According to another feature of the present invention, in the user mode, the test pattern generation controller may designate a unit in which the test pattern is to be generated by the user's selection.
본 발명은 또한 전술한 목적을 달성하기 위하여, 상기 고장 검출 장치를 구비하는 플라즈마 디스플레이 패널을 제공한다. The present invention also provides a plasma display panel provided with the failure detection device, in order to achieve the above object.
이하, 첨부된 도면들을 참조하여 본 발명의 실시예에 대하여 상세히 설명한다.Hereinafter, with reference to the accompanying drawings will be described in detail an embodiment of the present invention.
도 5는 테스트 패턴을 이용하여 고장을 검출하는 고장 검출 장치의 간략한 블록도이다.5 is a simplified block diagram of a failure detection apparatus for detecting a failure using a test pattern.
도 5를 참조하여 설명하면, 복수개의 유닛들을 구비하여 구동되는 플라즈마 디스플레이 패널내부에서, 고장 검출 장치(300)는 테스트 패턴이 발생할 유닛을 지정하기 위해 제어신호를 출력하는 테스트 패턴 발생 제어부(519)와 상기 테스트 패턴을 발생하는 테스트 패턴 발생부(501,503,509)와 상기 테스트 패턴을 수신하여 고장 유닛을 검출하는 고장 검출부(515)로 구성된다.Referring to FIG. 5, in a plasma display panel driven with a plurality of units, the failure detection apparatus 300 outputs a control signal for specifying a unit in which a test pattern is to be generated. And a test pattern generator 501, 503, 509 for generating the test pattern and a failure detector 515 for detecting the failure unit by receiving the test pattern.
테스트 패턴 발생 제어부(519)는 사용자의 선택에 의해 테스트 패턴 발생 유닛을 지정하는 사용자 모드 신호를 입력 받거나, 테스트 패턴 발생 유닛을 자동으로 순차적으로 지정하는 테스트 모드 신호를 입력받는다. 상기 사용자 모드 신호나 상기 테스트 모드 신호에 의해 테스트 발생 제어부(519)는 테스트 패턴 발생부(501,503,509)를 구비하고 있는 각 유닛을 지정하여 테스트 패턴을 발생하도록 제어신호를 출력한다. The test pattern generation control unit 519 receives a user mode signal for designating the test pattern generating unit or a test mode signal for automatically designating the test pattern generating unit sequentially. According to the user mode signal or the test mode signal, the test generation controller 519 designates each unit including the test pattern generators 501, 503, and 509 and outputs a control signal to generate a test pattern.
테스트 패턴 발생부는 각 유닛내에 구비된다. 각 유닛내에 구비된 테스트 패턴 발생부는 테스트 패턴 발생부의 제어신호에 의해 서로 다른 테스트 패턴을 발생한다. 발생된 테스트 패턴은 소정 유닛에서 발생시키는 출력신호에 포함되어 출력된다. 상기 소정 유닛의 출력신호는 이후의 유닛을 거쳐 새로운 출력신호로 변경된다. 따라서 최종 유닛에서는 발생된 테스트 패턴을 포함하는 최종 출력신호를 출력하게 된다. The test pattern generator is provided in each unit. The test pattern generator provided in each unit generates different test patterns by control signals of the test pattern generator. The generated test pattern is included in an output signal generated by a predetermined unit and output. The output signal of the predetermined unit is changed into a new output signal through the subsequent unit. Therefore, the final unit outputs the final output signal including the generated test pattern.
고장 검출부는 발생된 테스트 패턴을 포함하는 최종 출력신호를 최종 유닛에서부터 수신한다. 수신한 최종 출력신호내의 발생된 테스트 패턴만을 인식하여 기준 테스트 패턴과 비교하여 이상 유무를 판단하고, 고장 유닛을 검출한다. 고장 유닛 검출하는 방법에 대해서는 도 6과 도 7을 참조하여 상세히 설명한다. The failure detector receives a final output signal including the generated test pattern from the last unit. Only the test pattern generated in the received final output signal is recognized and compared with the reference test pattern to determine whether there is an abnormality, and a failure unit is detected. A method of detecting a failure unit will be described in detail with reference to FIGS. 6 and 7.
도 6은 도 5에 도시된 고장 검출 장치의 테스트 모드에서의 동작을 설명하기위한 흐름도이다. 테스트 모드에서의 고장 검출 장치의 동작을 살펴보면, FIG. 6 is a flowchart for describing an operation in a test mode of the failure detection apparatus illustrated in FIG. 5. Looking at the operation of the failure detection device in the test mode,
먼저, 사용자의 선택신호에 의해 테스트 모드인지 판단한다(S601). 테스트 모드가 아니라면 사용자 모드로 동작한다. First, it is determined whether the test mode is the user selection signal (S601). If not in test mode, it runs in user mode.
다음에 테스트 모드라면 테스트 패턴이 발생할 유닛을 자동으로 순차적으로 지정한다(S603). 이는 테스트 패턴 발생 제어부(519)에서 수행된다. 테스트 모드는 한번에 하나씩 테스트 패턴을 발생할 유닛을 지정하여 이상 유무를 검출한 후에 순차적으로 다른 패턴을 발생할 유닛을 지정한다. 바람직하게는 효율적인 고장 검출을 위하여 신호의 흐름상 최종 유닛을 가장 먼저 지정하여 이상 유무를 판단할 수 있게 하고, 그 다음에 최초 유닛 방향으로 순차적으로 유닛을 지정하여 이상 유무를 판단하는 것이 바람직하다.Next, in the test mode, units in which the test pattern is to be generated are automatically designated sequentially (S603). This is performed by the test pattern generation controller 519. The test mode designates units to generate test patterns one at a time, and then, after detecting an abnormality, sequentially designates units to generate other patterns. Preferably, for efficient fault detection, it is preferable to designate the last unit first in the flow of the signal to determine whether there is an abnormality, and then determine whether there is an abnormality by sequentially designating units in the direction of the first unit.
다음에 상기 테스트 패턴을 발생한다(S605). 이는 테스트 패턴 발생부(501,503,509)에서 수행된다. 각 유닛에서 발생하여 출력되는 테스트 패턴은 각각 서로 다른 테스트 패턴이며, 그로부터 고장 검출을 용이하게 수행할 수 있다.Next, the test pattern is generated (S605). This is performed by the test pattern generators 501, 503, 509. The test patterns generated and output in each unit are different test patterns, and fault detection can be easily performed therefrom.
다음에 상기 테스트 패턴을 수신한다(S607). 이는 고장 검출부(515)에서 수행된다. 테스트 패턴을 포함한 출력신호가 여러 유닛을 거쳐 고장 검출부(515)에 수신된다. Next, the test pattern is received (S607). This is performed by the failure detector 515. The output signal including the test pattern is received by the failure detection unit 515 through several units.
다음에 수신된 테스트 패턴의 이상 유무를 검토한다(S609). 이는 고장 검출부(515)에서 수행된다. 기준 테스트 패턴과의 비교를 통해 수신된 출력신호의 테스트 패턴의 이상 유무를 검토한다.Next, an abnormality of the received test pattern is examined (S609). This is performed by the failure detector 515. Examine whether there is any abnormality in the test pattern of the received output signal by comparing with the reference test pattern.
이상하다면 상기 테스트 패턴이 발생된 이후의 유닛 중 적어도 어느 한 유닛 이상이 고장이라고 판단한다(S611). 이상한 테스트 패턴이 수신된다면 테스트 패턴이 발생된 이후의 유닛에서 고장이라고 판단 할 수 있으며, 고장 유닛의 개수는 복수일 가능성도 있다. If abnormal, it is determined that at least one unit abnormality among the units after the test pattern is generated (S611). If a strange test pattern is received, it may be determined that the unit has failed since the test pattern occurred, and there may be a plurality of failed units.
이상하지 않다면 상기 테스트 패턴이 방생된 이후의 유닛은 어느 한 유닛도 고장이 없다고 판단한다(S613).If it is not abnormal, the unit after the generation of the test pattern determines that no unit has a failure (S613).
고장 유닛이 검출 가능한지 판단한다(S615). 상기 S609 단계 내지 상기 S613 단계를 통하여 고장 유닛의 검출 가능한지 판단한다. 예를 들어, 최종유닛에서 테스트 패턴을 발생하여 고장 검출부에서 테스트 패턴을 수신하였는데 기준 테스트 패턴과 비교를 통해 이상한 테스트 패턴이 수신된다면 최종 유닛은 고장이라고 바로 검출할 수 있게 된다. 다만 최종 유닛 앞에 유닛들의 고장유무는 판단할 수 없다. 한편 최종유닛에서 테스트 패턴을 발생하여 수신한 결과 이상이 없는 것으로 판단되면 최종 유닛은 고장이 아니라고 판단할 수 있다. 다만 최종 유닛 앞에 유닛들의 고장 유무는 판단할 수 없다. It is determined whether the failure unit can be detected (S615). Through the steps S609 to S613 it is determined whether the failure unit can be detected. For example, if a test pattern is generated in the final unit and a test pattern is received by the failure detection unit, and a strange test pattern is received through comparison with the reference test pattern, the final unit can immediately detect that a failure. However, it is not possible to determine whether the units fail before the final unit. On the other hand, if it is determined that there is no abnormality as a result of receiving the test pattern generated in the final unit, the final unit may determine that it is not a failure. However, it is not possible to determine whether units fail before the final unit.
고장 유닛을 검출할 수 없다면, 고장 유닛 검출을 위해 S603 단계에서 S615 단계를 반복한다. 이때 테스트 패턴이 발생되는 유닛의 지정은 신호의 흐름에 따라 최종유닛에서 최초유닛 방향으로 순차적으로 지정하는 것이 바람직하다. 또한 최초유닛 방향에서 최종 유닛 방향으로 순차적으로 지정하는 것도 바람직하다. 따라서 모든 테스트 패턴을 순차적으로 발생하게 하고, 각각 수신하여 고장 유닛을 검출할 수 있다. 고장이 검출된 유닛을 OSD(On screen display)를 이용하여 패널에 디스플레이 할 수도 있다.If the failure unit cannot be detected, steps S603 to S615 are repeated to detect the failure unit. At this time, the designation of the unit in which the test pattern is generated is preferably specified sequentially from the last unit to the first unit according to the flow of the signal. It is also preferable to designate sequentially from the initial unit direction to the final unit direction. Therefore, all test patterns can be generated sequentially, and each can be received to detect a failure unit. The unit in which the failure is detected may be displayed on the panel using an OSD (On Screen Display).
도 7은 도 5에 도시된 고장 검출 장치의 사용자 모드에서의 동작을 설명하기 위한 흐름도이다. FIG. 7 is a flowchart for describing an operation in a user mode of the failure detecting apparatus illustrated in FIG. 5.
우선 사용자 모드인지 판단한다(S701). 사용자 모드가 아니라면 테스트 모드로서 도 6에 도시된 단계가 수행된다.First, it is determined whether the user mode (S701). If not in the user mode, the steps shown in FIG. 6 are performed as the test mode.
다음에 사용자의 조작에 의해 사용자의 입력이 있는지 여부를 판단한다(S703). 사용자 모드는 사용자의 조작에 의해 수행되므로 사용자의 입력이 있을때 까지 대기모드가 수행된다.Next, it is determined whether or not there is a user input by the user's operation (S703). Since the user mode is performed by the user's operation, the standby mode is executed until the user inputs.
다음에 사용자의 선택에 의해 테스트 패턴이 발생할 유닛을 지정한다(S705). 사용자의 선택신호에 의해 테스트 패턴 발생 제어부(519)는 테스트 패턴이 발생할 유닛을 지정한다. 사용자는 하나의 유닛을 선택할 수도 있고, 동시에 두개 이상의 유닛을 선택할 수도 있다. 또한 도 7에 도시된 모든 단계를 수행한 후 다시 유닛을 선택할 수도 있다.Next, a unit for generating a test pattern is designated by the user's selection (S705). The test pattern generation controller 519 designates a unit in which the test pattern is to be generated by the user's selection signal. The user may select one unit or simultaneously select two or more units. In addition, the unit may be selected again after performing all the steps illustrated in FIG. 7.
다음에 수행될 S707 단계 내지 S717 단계는 도 6에 도시된 S605 단계 내지 S615 단계와 동일하다.Steps S707 to S717 to be performed next are the same as steps S605 to S615 shown in FIG.
고장 유닛의 검출이 가능하지 않다면 S703 단계 내지 S717 단계를 반복하여 수행하여 고장 유닛을 검출한다. 고장이 검출된 유닛을 OSD를 이용하여 패널에 디스플레이 할 수도 있다.If the detection of the failure unit is not possible, steps S703 to S717 are repeated to detect the failure unit. The unit in which a failure is detected can also be displayed on the panel using the OSD.
도 8은 본 발명의 실시예로서 플라즈마 디스플레이 패널의 구성부분인 영상처리장치내의 고장을 검출하기위한 고장검출장치이다.8 is a failure detection device for detecting a failure in an image processing device that is a component of a plasma display panel as an embodiment of the present invention.
영상신호의 처리는 영상처리부(200)에서 수행하므로 테스트 패턴을 이용하여 고장 유닛을 검출하는 고장검출장치는 특히 영상처리부(200)에 적용하는 것이 바람직하다. Since the image signal is processed by the image processor 200, a failure detection device that detects a failure unit using a test pattern is particularly preferably applied to the image processor 200.
도면을 참조하여 설명하면, 영상처리부(200)는 스위치(801), ADC(Analoge to digital converter,803), 스케일러(805), 인핸서(Enhancer,811), LVDS(low voltage differential signal,813), 비디오 디코더(Video decoder,807), 더블러(Doubler,809)로 대략 구성된다.Referring to the drawings, the image processor 200 includes a switch 801, an ADC (Analoge to digital converter, 803), a scaler 805, an enhancer (811), a low voltage differential signal (LVDS), It is roughly composed of a video decoder 807 and a doubler 809.
스위치(801)는 DTV, PC, DVI 신호를 입력받는다. ADC(803)는 아날로그 영상신호를 디지털 영상신호로 변경하여 RGB 신호로 출력한다. 비디오 디코더(807)는 Video, Svideo, DVD 신호를 입력받으며 부호화된 신호를 복호화하여 YUV 신호로 출력한다. 더블러(809)는 인터레이스(interlace)된 신호를 디인터레이스(deinterlace) 한다. 스케일러(805)는 ADC(803)와 더블러(809)로부터 신호를 입력받아 RGB 24bit를 출력하며, 해상도를 조정하고, 영상보정을 수행한다. 인핸서(811)는 RGB 24bit 신호를 늘려 RGB 30bit 신호로 출력하며, 화상의 에지(Edge)부분을 보정하고, 컬러(color)를 강조하는 기능을 한다. LVDS(813)는 입력받은 RGB 30bit 신호를 논리제어부(202)에 입력되도록 변형하여 출력한다.The switch 801 receives a DTV, a PC, and a DVI signal. The ADC 803 converts an analog video signal into a digital video signal and outputs it as an RGB signal. The video decoder 807 receives the Video, Svideo, and DVD signals, decodes the encoded signal, and outputs the YUV signal. The doubler 809 deinterlaces the interlaced signal. The scaler 805 receives signals from the ADC 803 and the doubler 809, outputs RGB 24 bits, adjusts the resolution, and performs image correction. The enhancer 811 increases the RGB 24-bit signal and outputs the RGB 30-bit signal, corrects edges of the image, and emphasizes color. The LVDS 813 transforms the received RGB 30bit signal to be input to the logic controller 202 and outputs the modified RGB 30bit signal.
비디오 디코더(807)와 더블러(809)와 스케일러(805)에 테스트 패턴 발생기능이 있으며 각각 테스트 패턴 발생부(501,503,509)를 갖고 있다. 테스트 모드 신호 또는 사용자 모드 신호에 의해 테스트 패턴 발생 제어부(519)가 동작하며, 테스트 패턴 발생 제어부(519)에 의해 테스트 패턴이 발생될 유닛이 지정된다. 하나의 유닛만 지정하여 이상 유무를 검출하는 것이 바람직하며, 순차적으로 테스트 패턴을 발생시키는 것이 바람직하다. 따라서 제일 먼저 스케일러(805)에서 테스트 패턴이 발생된다. 고장검출부(515)로 출력신호가 입력되어 이상 유무를 검출한다. 이상이 있다면 스케일러(805)는 고장 유닛으로 검출된다. 이상이 없다면 스케일러(805)는 고장 유닛이 아닌 것으로 판단된다. 다음에 더블러(809)에서 테스트 패턴이 발생된다. 고장검출부(515)로 다시 출력신호가 입력되어 이상 유무를 검출한다. 이상이 없다면 더블러(809)와 스케일러(805) 모두 고장 유닛이 아닌 것으로 판단된다. 이상이 있다면 더블러(809)와 스케일러(805) 중 적어도 한 유닛이 고장이라고 판단되며, 고장 유닛 판별은 스케일러(805)에서 발생된 테스트 패턴을 통해 결정된다. 다음에 비디오 디코더(807)에서 테스트 패턴이 발생된다. 고장검출부(515)로 다시 출력신호가 입력되어 이상 유무를 검출한다. 이상이 없다면 더블러(809)와 스케일러(805)와 비디오 디코더(807) 모두 고장 유닛이 아닌 것으로 판단된다. 이상이 있다면 더블러(809)와 스케일러(805)와 비디오 디코더(807) 중 적어도 한 유닛이 고장이라고 판단되며, 고장 유닛 판별은 스케일러(805)와 더블러(809)에서 발생된 테스트 패턴을 통해 결정된다. 한편, 비디오 디코더(807)부터 순차적으로 테스트 패턴을 발생시키는 것도 바람직하다. The video decoder 807, the doubler 809, and the scaler 805 have a test pattern generation function, and have test pattern generators 501, 503, 509, respectively. The test pattern generation control unit 519 operates by the test mode signal or the user mode signal, and the unit in which the test pattern is to be generated is designated by the test pattern generation control unit 519. It is preferable to designate only one unit to detect the abnormality, and it is preferable to generate the test pattern sequentially. Therefore, first, a test pattern is generated at the scaler 805. An output signal is input to the fault detection unit 515 to detect the presence of an abnormality. If there is a problem, the scaler 805 is detected as a failure unit. If there is no abnormality, it is determined that the scaler 805 is not a failure unit. Next, a test pattern is generated in the doubler 809. The output signal is input again to the fault detection unit 515 to detect the presence of an abnormality. If there is no error, it is determined that both the doubler 809 and the scaler 805 are not faulty units. If there is a problem, at least one of the doubler 809 and the scaler 805 is determined to be a failure, and the determination of the failure unit is determined through a test pattern generated in the scaler 805. Next, a test pattern is generated at the video decoder 807. The output signal is input again to the fault detection unit 515 to detect the presence of an abnormality. If there is no error, it is determined that both the doubler 809, the scaler 805, and the video decoder 807 are not faulty units. If there is a problem, at least one of the doubler 809, the scaler 805, and the video decoder 807 is determined to be a failure, and the failure unit determination may be performed through a test pattern generated by the scaler 805 and the doubler 809. Is determined. On the other hand, it is also preferable to generate the test pattern sequentially from the video decoder 807.
도 9는 본 발명의 고장 검출 장치를 구비한 플라즈마 디스플레이 패널의 간략한 블록도이다.9 is a simplified block diagram of a plasma display panel equipped with a failure detection apparatus of the present invention.
영상처리부(200), 논리제어부(202), 구동부(207) 및 패널(1)을 구비하는 플라즈마 디스플레이 패널에서 테스트 패턴을 이용하여 고장을 검출하는 고장 검출 장치(300)를 더 구비한다. 특히 고장 검출 장치(300)는 영상처리부(200)내에서 유용하다. 물론 논리제어부(202)에서 논리제어부(202)내의 유닛의 고장 검출을 위해서도 사용가능할 것이다.A plasma display panel including an image processor 200, a logic controller 202, a driver 207, and a panel 1 may further include a failure detection device 300 that detects a failure using a test pattern. In particular, the failure detection apparatus 300 is useful in the image processor 200. Of course, the logic controller 202 may also be used for fault detection of a unit in the logic controller 202.
상기한 바와 같은 본 발명의 따르면, 다음과 같은 효과를 얻을 수 있다.According to the present invention as described above, the following effects can be obtained.
유닛내의 테스트 패턴 발생 기능을 이용하여 용이하게 고장 유닛을 검출할 수 있으며 따라서 고장 유닛의 검출과 수리에 시간과 비용을 절약할 수 있게 된다. The test pattern generation function in the unit can be used to easily detect a faulty unit, thereby saving time and money in detecting and repairing the faulty unit.
본 발명은 도면에 도시된 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 다른 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의하여 정해져야 할 것이다.Although the present invention has been described with reference to the embodiments shown in the drawings, this is merely exemplary, and it will be understood by those skilled in the art that various modifications and equivalent other embodiments are possible. Therefore, the true technical protection scope of the present invention will be defined by the technical spirit of the appended claims.
도 1은 통상적인 3-전극 면 방전 방식의 플라즈마 디스플레이 패널의 구조를 나타내는 도면이다.1 is a view showing the structure of a conventional three-electrode surface discharge plasma display panel.
도 2는 도 1에 도시된 플라즈마 디스플레이 패널의 통상적인 구동 장치를 보여준다.FIG. 2 shows a typical driving apparatus of the plasma display panel shown in FIG. 1.
도 3은 도 1의 플라즈마 디스플레이 패널구동방법의 일예로서 Y 전극 라인들에 대한 통상적인 어드레스-디스플레이 분리 구동방법을 보여준다.FIG. 3 illustrates a conventional address-display separation driving method for Y electrode lines as an example of the plasma display panel driving method of FIG. 1.
도 4는 도 1에 도시된 패널의 구동 신호의 일예를 설명하기 위한 타이밍도이다.FIG. 4 is a timing diagram for explaining an example of a drive signal of the panel shown in FIG. 1.
도 5는 테스트 패턴을 이용하여 고장을 검출하는 고장 검출 장치의 간략한 블록도이다.5 is a simplified block diagram of a failure detection apparatus for detecting a failure using a test pattern.
도 6은 도 5에 도시된 고장 검출 장치의 테스트 모드에서의 동작을 설명하기위한 흐름도이다.FIG. 6 is a flowchart for describing an operation in a test mode of the failure detection apparatus illustrated in FIG. 5.
도 7은 도 5에 도시된 고장 검출 장치의 사용자 모드에서의 동작을 설명하기 위한 흐름도이다.FIG. 7 is a flowchart for describing an operation in a user mode of the failure detecting apparatus illustrated in FIG. 5.
도 8은 본 발명의 실시예로서 플라즈마 디스플레이 패널의 구성부분인 영상처리장치내의 고장을 검출하기위한 고장검출장치이다.8 is a failure detection device for detecting a failure in an image processing device that is a component of a plasma display panel as an embodiment of the present invention.
도 9는 본 발명의 고장 검출 장치를 구비한 플라즈마 디스플레이 패널의 간략한 블록도이다. 9 is a simplified block diagram of a plasma display panel equipped with a failure detection apparatus of the present invention.
* 도면의 주요부분에 대한 부호의 설명 *Explanation of symbols on main parts of drawing
300...고장 검출 장치300 ... fault detection device
501, 503, 509...테스트 패턴 발생부 1, 2, n501, 503, 509 ... Test pattern generator 1, 2, n
515...고장 검출부515 Fault detection unit
519...테스트 패턴 발생 제어부519 Test Pattern Generation Control Unit
Claims (4)
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KR1020040037666A KR20050112573A (en) | 2004-05-27 | 2004-05-27 | Apparatus for detecting trouble and plasma display panel therewith |
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Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US11308596B2 (en) | 2019-02-12 | 2022-04-19 | Samsung Electronics Co., Ltd. | Display system for sensing defect on large-size display |
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2004
- 2004-05-27 KR KR1020040037666A patent/KR20050112573A/en not_active Application Discontinuation
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Publication number | Priority date | Publication date | Assignee | Title |
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