KR20050110716A

KR20050110716A - 고속 동적 채널 할당 무선 자원 관리 프로시저를 구현하는방법

Info

Publication number: KR20050110716A
Application number: KR1020057020677A
Authority: KR
Inventors: 자오춘 주 피셔
Original assignee: 인터디지탈 테크날러지 코포레이션
Priority date: 2003-02-27
Filing date: 2004-02-26
Publication date: 2005-11-23
Also published as: NO20054455D0; JP4298744B2; TWI252006B; TW200520574A; WO2004077850A2; TW200423657A; CN1754393B; EP1602244A4; KR100752561B1; CN1754393A; WO2004077850A3; TW201316793A; CA2516865A1; EP1602244A2; TWI357271B; NO20054455L; JP2006520126A; KR20050110645A; TW200948101A; TWI387361B

Abstract

무선 통신 시스템(100)에서 고속 동적 채널 할당 무선 자원 관리 알고리즘(102)을 최적화하는 방법은 프리 코드 할당 프로세스(104), 신호 독립 코드 할당 프로세스, 및 포스트 코드 할당 프로세스를 포함한다. 프리 코드 할당 프로세스는 입력 메시지를 수신하여 처리하고 중앙 집중 데이터베이스(112)로부터 시스템 측정치 및 정보를 획득하는 단계를 포함한다. 코드 할당 프로세스(102)는 셀 내의 코드 세트의 이용가능성을 점검하고 이용가능한 타임슬롯에 대한 타임슬롯 시퀀스를 생성함으로써 개시한다. 코드 세트는 타임슬롯 시퀀스 내의 이용가능한 타임슬롯에 할당되되, 성공적인 할당이 솔루션이다. 간섭 신호 코드 전력(ISCP)이 각 솔루션에 대하여 계산되고 가장 적은 가중치의 ISCP를 갖는 솔루션이 최적 솔루션으로서 선택된다. 포스트 코드 할당 프로세스(108)는 중앙 집중 데이터베이스에 할당 정보를 저장하는 단계 및 출력 메시지(118)를 생성하는 단계를 포함한다.

Description

고속 동적 채널 할당 무선 자원 관리 프로시저를 구현하는 방법{METHOD FOR IMPLEMENTING FAST-DYNAMIC CHANNEL ALLOCATION RADIO RESOURCE MANAGEMENT PROCEDURES}

본 발명은 무선 통신 시스템에서 무선 자원 관리에 관한 것으로서, 보다 구체적으로는, 고속 동적 채널 할당(F-DCA) 무선 자원 관리(RRM) 프로시저의 구현에 관한 것이다.

무선 통신 시스템에서, RRM은 무선 인터페이스 자원을 사용하는 것을 담당한다. RRM은 서비스 품질(QoS)을 보장하고, 무선 자원의 효율적인 사용을 제공하며, 시스템 용량을 증가시키는데 사용된다. RRM은 수락 제어, 핸드오버, 전력 제어 및 혼잡 제어 기능으로 이루어진다. 수락 제어는 사용자 수락 제어와 호 수락 제어(CAC)로 분할될 수 있다. 사용자 수락 제어는 무선 송수신 유닛(WTRU)에 의해 요청된 무선 자원 제어(RRC) 접속을 허용하거나 거부한다. 호 수락 제어는 무선 액세스 네트워크(RAN)에서 무선 액세스 베어러(RAB)를 설정하거나 변형하는 요청을 승낙 또는 요청한다. 호 수락 제어는 제어하는 무선 네트워크 제어기(C-RNC)에 위치한다.

두 개의 동적 채널 할당(DCA) 펑션, 저속 DCA와 고속 DCA(S-DCA, F-DCA)이 있다. S-DCA는 무선 자원을 셀에 할당하지만, F-DCA는 무선 자원을 베어러 서비스에 할당한다. F-DCA 호 수락 제어 펑션은 물리 자원을 효율적으로 할당하거나 이의 할당을 변경하는 것을 담당한다. 물리 자원에 대한 요청이 수신된 경우, 호 수락 제어는 셀 내에서의 간섭 레벨과 물리 자원의 이용가능성에 기초하여 요청을 허용하거나 거절할 수 있다. 이 요청은 업링크와 다운링크 호 수락 제어가 이를 허용하는 경우에만 허용될 수 있다. 다르게는, 이 요청이 거절된다.

QoS를 보장하고 간섭을 최소화하기 위해서, 특정 F-DCA 호 수락 제어 알고리즘이 현재 구현된다. 그러나, F-DCA 호 수락 제어 알고리즘의 이전 구현은 여러 제한을 갖는다. 제한 중 하나는 주요 인터페이스 펑션이 크고 (F-DCA 호 수락 제어 알고리즘의 코어 펑션을 형성하는)코드 할당 펑션으로의 입력이 신호 메시지에 의존하기 때문에 다른 RRM 펑션에 의해 재사용되는 것이 어렵다는 점이다. 두 번째 제한은 F-DCA CAC 알고리즘의 종래 구현은 실시간(RT) 서비스에 대해서만 통상 적절하다는 점이다.

알고리즘의 형태일 수 있는 두 개의 F-DCA 펑션은 정상 상태 동작에서 RRM에 의해 실행된다: 하나는 백그라운드 간섭 감소용이고 다른 하나는 이스케이프 메커니즘용.

F-DCA 백그라운드 간섭 감소 프로시저는 무선 자원(타임슬롯 및 코드)을 기존 무선 베어러에 재할당함으로써 WTRU와 시스템 자원 사용을 항상 타당한 레벨에 유지하게 하는데 사용된다. F-DCA 백그라운드 간섭 감소 프로시저는 RRM에 의해 주기적으로 트리거된다. 백그라운드 간섭 감소 프로시저를 트리거하는 기간은 설계 매개변수이다; 본 발명의 바람직한 실시예에서, 이 기간은 2초이다. 이는 3개의 F-DCA 알고리즘 중에서 비교적 낮은 우선순위를 갖는다.

F-DCA 이스케이프 메커니즘은 사용자의 링크 문제를 해결하는데 사용된다. 높은 간섭을 경험하거나 무선 자원을 기존 무선 베어러에 재할당하여 QoS를 만족할 수 없는 기지국 또는 특정 사용자(또는 사용자 서비스의 일부)에 대한 이스케이프 메커니즘으로서 사용된다. F-DCA 이스케이프 메커니즘은 실시간(RT) 서비스로 정상 상태에서 모든 WTRU에 대한 셀에서 동작한다. 이는 비실시간(NRT) 서비스에는 적용되지 않는다.

단지 하나의 F-DCA 펑션은 하나의 펑션의 출력이 다른 펑션의 결정에 영향을 미칠 수 있기 때문에 C-RNC에서 주어진 시간에 동작하는 것이 바람직하다. 이들 펑션 중 하나 이상의 정확히 동시에 트리거되는 경우, 이들 펑션의 우선순위는 이스케이프 프로시저가 처음 동작하고, 호 수락 제어가 두 번째로 동작하며, 백그라운드 간섭 감소 프로시저가 마지막으로 동작한다.

핸드오버는 필요한 QoS를 유지하기 위해서 호의 간섭없이 한 셀에서 다른 셀로의 무선 링크를 스위칭하는데 사용된다. 무선 링크 추가 프로시저는 핸드오버가 발생한 경우에 WTRU가 이미 통신 내용을 갖는 노드 B에서 새로운 무선 링크를 위한 물리 자원을 설정하는데 사용된다.

시분할 듀플렉스(TDD) 모드에서, 무선 링크 설정 프로시저는 실시간(RT) 또는 비실시가(NRT) 서비스에 관련된 새로운 무선 링크에서 필요한 무선 자원을 설정하는데 사용된다. 무선 링크가 설정된 후에, 무선 링크 재구성 프로시저는 이러한 기존 무선 링크에 대한 임의의 물리 자원을 추가, 변형 또는 삭제하는데 사용된다. F-DCA CAC 알고리즘은 요청 메시지를 수신할 때 호출된다.

RT와 NRT 서비스에 적합하고 공지된 알고리즘의 단점을 극복하는 F-DCA CAC 알고리즘의 최적화된 구현을 제공하는 것이 바람직하다. 또한, 개선된 이스케이프 메커니즘과 백그라운드 간섭 감소 프로시저의 구현을 제공하는 것이 바람직하며, 이 둘은 모두 상기 요건을 충족한다. 또한, RT와 NRT 서비스에 적합하고, 공지된 알고리즘의 단점을 극복하는 무선 링크 추가와 무선 링크 재구성에 대한 F-DCA CAC 알고리즘의 최적화된 구현예를 제공하는 것이 바람직하다.

본 발명은 F-DCA 알고리즘의 기능을 모듈화/카테고리화하고 신호 메시지와 독립적으로 이들 알고리즘의 코어 채널 할당 펑션에 대한 입력을 행함으로써 공지의 F-DCA 알고리즘 구현을 개선하고 최적화한다. 보다 구체적으로는, 신호 의존적인 F-DCA CAC 알고리즘의 종래 구현에서 특정 펑션은, 변경된 펑션이 이스케이프 메커니즘의 구현예서 재사용가능하도록 본 발명에 의해 신호 독립적으로 변경된다. 본 발명은 TDD 시나리오에서 레이어 3의 경우에 대하여 설명하지만, 다른 전송 모드에도 제한없이 적용가능하다.

진행 중인 3세대 무선 통신 시스템의 개발은 새롭고 효율적인 무선 자원 관리를 요구한다. 본 발명은 RRM에서 F-DCA 알고리즘의 구현예에 대한 최적화를 제공한다. 본 발명의 방법은 F-DCA 알고리즘의 구현을 모듈화하여 3개의 프로세스로 변형한다: 프리 코드(pre-code) 할당, 코드 할당, 포스트 코드(post-code) 할당. 프리 코드 할당 프로세스와 포스트 코드 할당 프로세스의 펑션은 신호 의존적이지만, 코드 할당 프로세스의 펑션은 신호 독립적이다. 프리 코드 할당 프로세스는 입력 메시지와 데이터베이스로부터 정보를 검색하는 방식과 장소, 및 코드 분할 프로세스에 대하여 필요한 입력을 준비하는 방식을 나타내는데 사용된다. 포스트 코드 할당 프로세스는 어느 정보가 데이터베이스에 저장되어야 하는지, 어느 정보가 출력 메시지에 제공되어야 하는지를 결정하는데 사용된다. 본 발명의 모듈화된 펑션은 RT 서비스와 NRT 서비스에서 모두 다른 RRM 알고리즘에 의해 재사용될 수 있다.

본 발명은 RRM에서 무선 링크 설정 프로시저에 대한 F-DCA CAC 알고리즘의 구현을 제공한다. F-DCA CAC 알고리즘을 무선 통신 시스템에서 최적화하는 방법은 프리 코드 할당 프로세스, 신호 독립 코드 분할 프로세스, 및 포스트 코드 할당 프로세스를 포함한다. 프리 코드 할당 프로세스는 요청 메시지를 수신하여 처리하는 단계와 중앙 집중 데이터베이스로부터 시스템 측정과 정보를 획득하는 단계를 포함한다. 코드 할당 프로세스는 셀 내에서 코드의 이용가능성을 점검하고 이용가능한 타임슬롯에 대한 타임슬롯 시퀀스를 생성함으로써 개시한다. 코드 세트는 타임슬롯 시퀀스에서 이용가능한 타임슬롯에 할당되며, 성공한 할당이 솔루션이다. 간섭 신호 코드 전력(ISCP)은 각 솔루션에 대하여 계산되고, 가장 적은 가중치의 ISCP를 갖는 솔루션이 최적 솔루션으로서 선택된다. 포스트 코드 할당 프로세스는 중앙 집중 데이터베이스에 할당 정보를 저장하는 단계와 응답 메시지를 생성하는 단계를 포함한다.

무선 통신 시스템에서 F-DCA CAC를 위한 방법은 요청 메시지를 수신하고 처리하여 CAC 펑션을 개시함으로써 개시한다. 노드 B 측정치, 이용가능한 타임슬롯의 리스트, 코드 세트의 리스트가 중앙 집중 데이터베이스로부터 검색된다. 코드 세트는 이용가능한 타임슬롯에 할당되고, 할당 정보는 중앙 집중 데이터베이스에 저장된다. 응답 메시지는 코드 할당 프로세스의 결과와 함께 전송된다.

본 발명은 RRM에서 F-DCA 이스케이프 메커니즘을 구현하는 방법을 제공하여, 후술하는 바와 같은 작용에 의해 시스템 효율성을 증가시킨다. F-DCA 이스케이프 메커니즘은 다음 세가지 조건 중 하나가 충족될 때 WTRU의 특정 업링크 또는 다운링크 코딩 복합 전송 채널(CCTrCH)에 대한 RRM에 의해 트리거된다:

1) WTRU에 의해 측정된 다운링크(DL) 타임슬롯 ISCP가 임계치보다 크다.

2) 노드 B에 의해 측정된 업링크(UL) 타임슬롯 ISCP가 임계치보다 크다. 이들 두 임계치는 설계 매개변수로서, 동일하거나 상이한 값일 수 있다.

3) 노드 B는 최대 허용 전송 전력에 도달한다.

무선 통신 시스템에서 F-DCA 이스케이프 프로시저를 구현하는 방법은 프리 코드 할당 프로시저, 신호 독립 코드 할당 프로시저, 및 포스트 코드 할당 프로시저를 포함한다. 프리 코드 할당 프로시저는 트리거 신호를 수신하고, RRC 공유 셀 데이터베이스로부터 WTRU 측정치와 노드 B 측정치를 획득하며, 중앙 집중 데이터베이스로부터 셀 구성 정보와 WTRU 정보를 획득하고, 재할당되어야 하는 후보 CCTrCH를 결정하며, 재할당될 후보 코드 세트를 결정한다. 코드 할당 프로시저는 셀 내에서 코드 이용가능성을 점검하고, 후보 타임슬롯의 전송된 전력을 점검하며, 다른 타임슬롯의 ISCP가 후보 타임슬롯의 ISCP보다 적은 지를 점검하고, 이용가능한 타임슬롯에 대한 타임슬롯 시퀀스를 생성하며, 성공적인 할당이 솔루션이 되는 타임슬롯 시퀀스에서 이용가능한 타임슬롯에 후보 코드 세트를 할당하고, 각 솔루션에 대한 ISCP를 계산하며, 가장 적은 가중치의 ISCP를 갖는 솔루션을 최적 솔루션으로서 선택한다. 포스트 코드 할당 프로시저는 중앙 집중 데이터베이스에서 재할당 정보를 저장하고 물리 채널 재구성 요청 메시지를 생성한다.

F-DCA 이스케이프 메커니즘을 무선 통신 시스템에서 구현하는 방법은 트리거 신호를 수신하여 처리함으로써 개시한다. WTRU 및 노드 B 측정치는 중앙 집중 데이터베이스로부터 검색되고 재할당되어야 하는 물리 자원이 결정된다. 코드 세트는 이용가능한 타임슬롯에 할당되고 할당 정보는 중앙 집중 데이터베이스에 저장된다. 물리 채널 재구성 요청 메시지는 이러한 WTRU에 대한 새로운 할당 정보를 포함하여 전송된다.

본 발명은 RRM에서 F-DCA 백그라운드 간섭 감소 프로시저를 구현하는 방법을 제공한다. 무선 통신 시스템에서 F-DCA 백그라운드 간섭 감소 프로시저를 구현하는 방법은 프리 코드 할당 프로시저, 신호 독립 코드 할당 프로시저, 및 포스트 코드 할당 프로시저를 포함한다. 프리 코드 할당 프로시저는 백그라운드 타이머 트리거 신호를 수신하고; RRC 공유 셀 데이터베이스로부터 WTRU와 노드 B 측정치를 모두 획득하며; 중앙 집중 데이터베이스로부터 셀과 WTRU 정보 모두를 획득하고; 재할당되어야 하는 후보 타임슬롯(업링크 방향으로 하나 그리고 다운링크 방향으로 하나)을 결정하며; 중앙 집중 데이터베이스로부터 재할당을 위해 사용되어야 하는 이용가능한 타임슬롯 리스트를 검색하고; 재할당되어야 하는 후보 코드 세트를 결정한다. 코드 할당 프로시저는 셀 내에서 코드 세트의 이용가능성을 점검하고; 후보 타임슬롯의 전송 전력을 점검하며; 이용가능한 타임슬롯에 대한 타임슬롯 시퀀스를 생성하고; 코드 세트를 타임슬롯 시퀀스 내의 이용가능한 타임슬롯에 할당하되, 성공적인 할당이 솔루션이며; 각 솔루션에 대하여 ISCP를 계산하고; 가장 적은 가중치의 ISCP를 갖는 솔루션을 최적 솔루션으로 선택한다. 포스트 코드 할당 프로시저는 중앙 집중 데이터베이스에 재할당 정보를 저장하고 물리 채널 재구성 요청 메시지를 생성한다.

F-DCA 백그라운드 간섭 감소 프로시저를 무선 통신 시스템에서 구현하는 방법은 프리 코드 할당 프로세스, 신호 독립 코드 할당 프로세스, 및 포스트 코드 할당 프로세스를 포함한다. 프리 코드 할당 프로세스는 타이머 트리거 신호를 수신함으로써 개시한다. 시스템 측정은 중앙 집중 데이터베이스로부터 검색된다. 재할당되어야 하는 물리 자원은 성능 지수에 기초하여 결정된다. 코드 할당 프로세스는 셀에서 코드 세트의 이용가능성을 점검하고 이용가능한 타임슬롯에 대한 타임슬롯 시퀀스를 생성함으로써 개시한다. 코드 세트는 타임슬롯 시퀀스 내의 이용가능한 타임슬롯에 할당되며, 성공적인 할당이 솔루션이다. ISCP.는 각 솔루션에 대하여 계산되고 가장 적은 가중치의 ISCP를 갖는 솔루션이 최적 솔루션으로 선택된다. 재할당 정보는 중앙 집중 데이터베이스에 저장된다. 물리 채널 재구성 요청 메시지는 할당 정보를 포함하여 전송된다.

본 발명은 RRM에서 무선 링크 추가 프로시저에 대한 F-DCA CAC 알고리즘의 구현을 제공한다. 무선 통신 시스템에서 무선 링크 추가를 위한 F-DCA CAC 알고리즘을 구현하는 방법은 프리 코드 할당 프로세스, 신호 독립 코드 할당 프로세스와 포스트 코드 할당 프로세스를 포함한다. 프리 코드 할당 프로세스는 무선 링크 추가 요청 메시지를 수신하여 처리하는 단계와 중앙 집중 데이터베이스로부터 시스템 정보를 검색하는 단계를 포함한다. 코드 할당 프로세스는 셀 내의 코드 세트의 이용가능성을 점검하는 단계; 타임슬롯 시퀀스를 생성하는 단계; 타임슬롯 시퀀스 내에 이용가능한 타임슬롯에 코드 세트를 할당하되, 상공적인 할당이 솔루션인 단계; 각 솔루션에 대한 ISCP를 계산하는 단계; 및 가장 적은 가중치의 ISCP를 갖는 솔루션을 최적 솔루션으로서 선택하는 단계를 포함한다. 포스트 코드 할당 프로세스는 중앙 집중 데이터베이스에 할당 정보를 저장하는 단계와 무선 링크 추가 응답 메시지를 생성하는 단계를 포함한다.

무선 통신 시스템에서 무선 링크 추가를 위한 F-DCA CAC 알고리즘을 구현하는 방법은 무선 링크 추가 요청 메시지를 수신하여 CAC 펑션을 개시함으로써 개시한다. 요청 메시지는 처리되고 이용가능한 타임슬롯의 리스트와 코드 세트 리스트가 중앙 집중 데이터베이스로부터 검색된다. 코드 세트는 새로운 셀에서 이용가능한 타임슬롯에 할당되고, 할당 정보는 중앙 집중 데이터베이스에 저장된다. 무선 링크 추가 응답 메시지는 그 후 코드 할당 프로세스의 결과와 함께 전송된다.

본 발명은 RRM에서 무선 링크 재구성 프로시저에 대한 F-DCA CAC 알고리즘의 구현을 제공한다. 무선 통신 시스템에서 무선 링크 재구성을 위한 F-DCA CAC를 구현하는 방법은 프리 코드 할당 프로세스, 신호 독립 코드 할당 프로세스, 및 포스트 코드 할당 프로세스를 포함한다. 프리 코드 할당 프로세스는 요청 메시지를 수신하여 처리하는 단계와 중앙 집중 데이터베이스로부터 시스템 정보를 검색하는 단계를 포함한다. 코드 할당 프로세스는 셀 내에서 코드 세트의 이용가능성을 점검하는 단계; 타임슬롯 시퀀스 내에서 이용가능한 타임슬롯에 코드 세트를 할당하되, 성공적인 할당이 솔루션인 단계; 각 솔루션에 대한 ISCP를 계산하는 단계; 및 가장 적은 가중치의 ISCP를 솔루션을 최적 솔루션으로서 선택하는 단계를 포함한다. 포스트 코드 할당 프로세스는 중앙 집중 데이터베이스에 할당 정보를 저장하는 단계와 응답 메시지를 생성하는 단계를 포함한다.

무선 통신 시스템에서 무선 링크 재구성을 위한 F-DCA CAC의 방법은 요청 메시지를 수신하여 CAC 펑션을 시작함으로써 개시한다. 요청 메시지는 처리되어 이용가능한 타임슬롯 리스트와 코드 세트 리스트가 중앙 집중 데이터베이스로부터 검색된다. 코드 세트는 이용가능한 타임슬롯에 할당되고 할당 정보는 중앙 집중 데이터베이스에 저장된다. 코드 할당 프로세스의 결과와 함께 응답 메시지가 그 후 전송된다.

무선 링크 설정을 위한 호 수락 제어

무선 링크 설정 프로시저(102)에 대한 F-DCA CAC 알고리즘의 개관(100)이 도 1에 도시되어 있다. F-DCA CAC 알고리즘(102)의 주요 펑션은 3부분으로 이루어진다: 프리 코드 할당 프로세스(104), 코드 할당 프로세스(106) 및 포스트 코드 할당 프로세스(108). 프리 코드 할당 프로세스(104)는 무선 링크 설정 요청 메시지(110)로부터 WTRU 측정치를 판독하고 RRC 공유 셀 데이터베이스(112)로부터 노드 B 측정치를 판독하여 코드 할당에 대한 입력(RRM 셀 데이터베이스(116)로부터 이용가능한 타임슬롯의 리스트와 동작 및 수선(OAM) RRM 테이블 데이터베이스(114)로부터 코드 세트의 리스트)를 준비한다.

코드 할당 프로세스(106)는 셀 내의 코드 이용가능성을 점검하고, 타임슬롯 시퀀스를 생성하며, 코드 세트에 대한 최적 솔루션을 발견하고(코드 세트 내의 코드를 이용가능한 타임슬롯에 할당하고), RRM 셀 데이터베이스(116) 내의 코드 벡터로부터 채널화된 코드를 할당한다. 포스트 코드 할당 프로세스(108)는 RRM WTRU 데이터베이스(118)에서 WTRU 엔티티를 생성하고, RRM WTRU 데이터베이스(118)에서 할당된 물리 채널을 기록하며, 무선 링크 설정 응답 메시지(120)에 물리 채널 매개변수와 전력 제어 정보를 기록하는 것을 담당한다.

프로세스와 데이터베이스 간의 데이터 교환에 더하여, 프로세스들 간의 직접 발생하는 데이터 교환이 있다. WTRU 측정치, 노드 B 측정치, 셀 내에서 이용가능한 타임슬롯의 리스트, 특정 데이터 레이트에 대한 코드 세트의 리스트, 및 WTRU 성능 정보는 프리 코드 할당 프로세스(104)로부터 코드 할당 프로세스(106)로 전달된다. 물리 채널 정보(타임슬롯의 리스트와 각 타임슬롯 내의 채널화된 코드)는 코드 할당 프로세스(106)로부터 포스트 코드 할당 프로세스(108)로 전달된다.

본 발명에서, 무선 링크 설정 프로시저(102)에 대한 F-DCA CAC 알고리즘의 펑션은 두 개의 펑션 그룹으로 모듈화된다: 입력이 신호 메시지의 일부인 신호 의존 펑션과 입력이 신호 메시지에 독립적인 신호 독립 펑션. 신호 의존 펑션과 신호 독립 펑션으로 구별하는 목적은 신호 독립 펑션의 재사용가능성을 증가시키기 위해서이다. 프리 코드 할당 프로세스(104)와 포스트 코드 할당 프로세스(108) 양자의 펑션은 모두 신호 의존 펑션이다. 그와 달리, 코드 할당 프로세스(106)의 펑션은 신호 독립 펑션이다. 코드 할당 프로세스(106)의 펑션은 핸드오버, F-DCA 이스케이프 알고리즘, 및 F-DCA 백그라운드 간섭 감소 알고리즘과 같은 다른 RRM 펑션 구현에서 다른 프로시저에 의해 재사용될 수 있음이 인식되어야 한다.

무선 링크 설정에 대한 F-DCA CAC 알고리즘의 펑션 흐름도가 도 2a 내지 도 2c 및 도 3a 내지 도 3c에 도시되어 있다. 도 2a 내지 도 2c는 무선 링크(RL) 설정에 대한 F-DCA CAC 알고리즘의 메인 인터페이스 펑션(200)을 나타낸다. 펑션(200)은 RL 설정 요청 메시지(이하, "요청 메시지"라 함; 단계 202)를 획득하여 요청 메시지로부터 매개변수를 추출함으로써(단계 204) 개시한다. 이 요청 메시지는 코드 복합 전송 채널(CCTrCH) 정보, 전용 채널(DCH) 정보, WTRU 측정치를 구비하거나 구비하지 않은 RL 정보, 및 WTRU 성능 정보를 포함한다. 요청 메시지로부터 추출된 매개변수는 WTRU 식별, 셀 식별, RL 식별, 및 WTRU 성능 정보(타임슬롯 당 최대 물리 채널 개수와 프레임 당 최대 타임슬롯 개수)와 같은 정보를 포함한다.

RRM 셀 데이터베이스의 엔트리 식별이 획득된다(단계 206). 그 후, 다운링크 간섭 신호 코드 전력(DL ISCP)을 포함하는 WTRU 측정치가 요청 메시지에 포함되는 지에 대한 판정이 행해진다(단계 208). WTRU 측정치가 요청 메시지에 포함되지 않은 경우, 모든 DCH가 비실시간(NRT)인지를 판정하는 점검이 행해진다(단계 210 및 212). 모든 DCH가 NRT이지는 않은 경우, 상태 플래그는 실패 조건을 나타내도록 설정되어(단계 214) 펑션이 종료한다(단계 216). 실패 조건은 WTRU에 대하여 이용가능한 물리 자원이 없음을 의미한다. NRT만이 아닌 모든 DCH가 실패 조건인 것은 아니다. 실패 조건은 WTRU 측정치가 없고 모든 DCH가 NRT인 것인 아닌 경우에 달성된다.

모든 DCH가 NRT인 경우(단계 212), 로우 레이트 임시 DCH가 현재 CCTrCH에 대하여 할당된다(단계 218). 채널이 할당된 후에, 자원 할당이 성공적이었는지에 대한 판정이 행해진다(단계 220). 자원 할당이 성공적이지 않은 경우, 상태 플래그가 실패 조건을 나타내도록 설정되고(단계 214) 펑션이 종료한다(단계 216). 자원 할당이 성공적인 경우(단계 220), WTRU 엔티티가 생성되어 WTRU 정보와 물리 채널 매개변수가 RRM WTRU 데이터베이스에 기록된다(단계 222). WTRU 엔티티에 기록된 정보는 WTRU 식별, 트랜잭션 식별, 업링크(UL) WTRU 성능 정보, DL WTRU 성능 정보 및 RL 정보를 포함한다. UL WTRU 성능 정보는 프레임 당 최대 타임슬롯 개수와 타임슬롯 당 최대 UL 물리 채널 개수를 포함한다. UL WTRU 성능 정보는 프레임 당 최대 타임슬롯 개수와 프레임 당 최대 DL 물리 채널 개수를 포함한다. RL 정보는 RL 식별, 셀 식별, UL CCTrCH 정보, 및 DL CCTrCH 정보를 포함한다. CCTrCH 정보는 CCTrCH 정보, CCTrCH 상태, CCTrCH 신호 대 간섭비(SIR) 타겟, 보증된 데이터 레이트, 허가된 데이터 레이트, 및 전용 물리 채널(DPCH) 정보를 포함한다. DPCH 정보는 타임슬롯 넘버, 미드앰블 시프트 및 버스트 유형(midamble shift and burst type), 전송 포맷 코드 표시(TFCI) 존재, 및 코드 정보를 포함한다. 코드 정보는 채널화된 코드, 코스 사용 상태, DPCH 식별, 및 코드 SIR 타겟을 포함한다.

다음으로, 물리 채널 정보와 전력 제어 정보는 RL 설정 응답 메시지(단계 224)에 배치되고, 상태 플래그는 성공 조건(단계 226)을 나타내도록 설정되어, 펑션이 종료한다(단계 216). 물리 채널 정보는 타임슬롯 리스트와 각 타임슬롯 내의 채널화된 코드를 포함한다. 타임슬롯 정보는 반복 주기와 반복 길이를 포함한다. 전력 제어 정보는 UL 타겟 SIR, 최대 UL SIR, 최소 UL SIR, 초기 DL 전송 전력, 최소 DL 전송 전력 및 최대 허용 UL 전송 전력을 포함한다. 본 발명의 일 구현예에서, 요청 메시지와 응답 메시지는 많은 공통 정보량을 포함하기 때문에 단일 데이터 구조는 둘 모두에 대하여 사용된다.

WTRU 측정치가 요청 메시지에 이용가능한 경우(단계 208), WTRU 측정은 요청 메시지로부터 검색되고 노드 B 측정치는 RRC 공유 셀 데이터베이스로부터 획득된다(단계 228). 노드 B 측정치는 공통 측정치와 전용 측정치를 포함한다. 노드 B 공통 측정치는 UL ISCP와 DL 전송 캐리어 전력을 포함한다. 노드 B 전용 측정치는 DL 전송 코드 전력을 포함한다. 제1 DL CCTrCH가 선택되고(단계 230) 선택된 CCTrCH에 대한 서비스 유형이 획득된다(단계 232). 서비스 유형이 실시간(RT)인 경우(단계 234), 셀 내의 이용가능한 타임슬롯이 결정된다(단계 236). 타임슬롯이 이용가능하지 않은 경우(단계 238), 상태 플래그는 실패 조건을 나타내도록 설정되고(단계 214) 펑션이 종료한다(단계 216).

타임슬롯이 이용가능한 경우(단계 238), 요청된 데이터 레이트가 계산된다(단계 240). 계산된 데이터 레이트에 대한 코드 세트가 획득되고(단계 242) 현재 CCTrCH에 대한 물리 채널(타임슬롯과 코드)이 할당되어 발견된 경우 최적 솔루션이 기록된다(단계 244). 단계 244에서의 할당 펑션은 도 3a 및 도 3b를 참조하여 이하 보다 상세히 설명한다. 자원 할당이 성공적이 않은 경우(단계 246), 상태 플래그는 실패 조건을 나타내도록 설정되고(단계 214) 펑션이 종료한다(단계 216).

자원 할당이 성공적인 경우(단계 246), 검사할 추가 CCTrCH가 있는지에 대한 판정이 행해진다(단계 248). 검사할 추가 CCTrCH가 있는 경우, 다음 CCTrCH가 선택되고(단계 250) 펑션은 단계 232로 진행한다. 검사할 추가 CCTrCH가 있는 경우(단계 248), UL CCTrCH가 검사되었는지에 대한 판정이 행해진다(단계 252). UL CCTrCH가 검사된 경우, 제1 UL CCTrCH가 선택되고(단계 254) 펑션은 단계 232로 진행한다. UL CCTrCH이 모두 고려된 경우(단계 252), 펑션은 상술한 바와 같이 단계 222로 진행한다.

서비스 유형이 NRT인 경우(단계 234), 셀 내의 이용가능한 타임슬롯이 결정된다(단계 256). 어떤 타임슬롯도 이용가능하지 않은 경우(단계 258), 상태 플래그는 실패 조건을 나타내도록 설정되고(단계 214) 펑션이 종료한다(단계 216).

이용가능한 타임슬롯이 있는 경우(단계 258), NRT 서비스에 적합한 모든 데이터 레이트가 결정되고(단계 260) 가장 높은 데이터 레이트가 선택된다(단계 262). 선택된 데이터 레이트에 대한 코드 세트가 획득되고(단계 264) 현재 CCTrCH에 대한 통상의 임시 DCH가 할당되어 발견된 경우 최적 솔루션이 기록된다(단계 266). 단계 244와 266은 거의 동일하며, NRT 서비스에서는 DCH는 임시적이다.

자원 할당이 성공적이지 않은 경우(단계 268), 검사할 추가 데이터 레이트가 있는지에 대한 판정이 행해진다(단계 270). 검사할 어떤 다른 데이터 레이트도 없는 경우, 상태 플래그는 실패 조건을 나타내도록 설정되고(단계 214) 펑션이 종료한다(단계 216). 검사할 다른 데이터 레이트가 있는 경우(단계 270), 다음으로 가장 높은 데이터 레이트가 선택되어(단계 272) 펑션이 단계 264로 진행한다. 자원 할당이 성공적인 경우(단계 268), 펑션은 상술한 바와 같이 단계 248에 진행한다.

단계 230, 252 및 264에 관련하여 어느 방향이든(DL 또는 UL) 먼저 수행될 수 있다. 상술한 바와 같이, DL 방향은 UL 방향 이전에 검사된다. 펑션(200)은 UL이 DL 이전에 검사된 경우 동일한 방식으로 동작할 수 있다.

단계 244 및 266은 F-DCA 알고리즘의 코어 펑션을 호출하여 물리 채널을 할당하는 것에 관련한다. 이러한 코어 펑션(300)은 신호 독립적인 것으로서 도 3a 및 도 3b를 참조하여 설명한다. 펑션(300)은 코드 세트와 이용가능한 타임슬롯을 입력으로 수신함으로써 개신한다(단계 302). 제1 코드 세트가 선택되어(단계 304) 이 코드 세트가 셀 내에서 이용가능한 지에 대한 판정이 행해진다(단계 306 및 308). 선택된 코드 세트가 셀 내에서 이용가능하지 않은 경우, 검사할 보다 많은 코드 세트가 있는 지에 대한 판정이 행해진다(단계 310). 보다 많은 코드 세트가 있는 경우, 다음 코드 세트가 선택되고(단계 312) 펑션은 단계 306으로 진행한다. 보다 많은 코드 세트가 있는 경우, 이는 실패 조건을 나타내며, 상태 플래그는 어떤 솔루션도 이용가능하지 않음을 나타내도록 설정되어(단계 314) 펑션이 종료한다(단계 316).

선택된 코드 세트가 셀 내에서 이용가능한 경우(단계 308), CCTrCH에서 코드 세트에 대하여 필요한 자원 유닛이 계산된다(단계 318). 타임슬롯 시퀀스가 생성되고(단계 320) 제1 타임슬롯 시퀀스가 선택된다(단계 322). 그 후 링크 방향이 DL 또는 UL으로 결정된다(단계 350). 링크 방향이 DL인 경우, 현재의 DL 코드 세트를 현재 타임슬롯 시퀀스에서 이용가능한 타임슬롯으로 할당하는 시도가 행해진다(단계 352). 링크 방향이 UL인 경우(단계 350), 현재의 UL 코드 세트를 현재의 타임슬롯 시퀀스에서 이용가능한 타임슬롯으로 할당하는 시도가 행해진다(단계 354). 본 발명의 다른 실시예에서(미도시), 단계 350이 제거될 수 있으며 단계 352 및 354는 단일 단계로 결합되어 추가 최적화를 제공할 수 있다.

현재의 코드 세트가 현재의 타임슬롯 시퀀스에서 이용가능한 타임슬롯에 할당시키려는 시도가 행해진 후에(단계 352, 354), 할당 솔루션이 발견되었는지에 대한 판정이 행해져서(단계 356), 코드 세트가 현재 타임슬롯 시퀀스에서 이용가능한 타임슬롯에 성공적으로 할당되었음을 나타낸다. 솔루션이 발견된 경우, 솔루션의 ISCP가 결정되고, 가장 적은 가중치의 ISCP를 갖는 솔루션이 최적 솔루션으로 간주되어 기록된다(단계 358). 어떤 솔루션도 발견되지 않은 경우(단계 356), 단계 358이 생략된다.

다음으로, 고려한 임의의 추가 타임슬롯 시퀀스가 있는지를 판정한다(단계 360). 추가적인 타임슬롯 시퀀스가 있는 경우, 다음 타임슬롯 시퀀스가 선택되고(단계 362) 펑션은 단계 350으로 진행한다. 어떤 추가적인 타임슬롯 시퀀스도 없는 경우(단계 360), 최적 솔루션이 발견되었는지를 판정한다(단계 364). 어떤 최적 솔루션도 발견되지 않은 경우, 펑션은 호출 펑션(즉, 단계 350이 입력된 펑션)에서 지점 C로 진행한다. 최적 솔루션이 발견된 경우, 상태 플래그는 성공적인 할당을 나타내도록 설정되고(단계 366) 펑션이 종료한다(단계 316).

F-DCA CAC 알고리즘의 종래 구현예에서, 펑션 352 및 354는 신호 의존적이다. 본 발명에서, 이들 두 펑션은 신호 독립 펑션이 되도록 변형된다. 이들 두 펑션에 사용되는 모든 관련 펑션은 신호 독립 펑션이 되도록 또한 변형된다. 펑션 352 및 354의 입력이 신호 메시지(입력 메시지 등)에 독립이기 때문에, 펑션 352 및 354는 다른 RRM 프로시저에 의해 사용될 수 있다. F-DCA CAC 알고리즘의 상술한 구현예는 예시적이며 더 최적화될 수 있다.

이스케이프

F-DCA 이스케이프 프로시저(402)의 개관(400)이 도 4에 도시되어 있다. F-DCA 이스케이프 프로시저(402)의 메인 펑션은 3개의 부분으로 이루어진다: 프리 코드 할당 프로세스(404), 코드 할당 프로세스(406), 및 포스트 코드 할당 프로세스(408). 프리 코드 할당 프로세스(404)는 측정 트리거 신호(410)의 수신 시에 개시한다. 두 개의 측정 트리거 신호, 즉, WTRU 측정 트리거 신호와 노드 B 측정 트리거 신호가 있다. WTRU 측정 트리거 신호는 WTRU 식별과 타임슬롯 개수의 리스트를 포함하지만, 노드 B 측정 트리거 신호는 타임슬롯 개수를 포함한다. 이스케이프 프로시저는 WTRU 측정 트리거 신호 또는 노드 B 측정 트리거 신호의 수신 시에 개시한다.

프리 코드 할당 프로세스(404)는 RRC 공유 셀 데이터베이스(412)로부터 노드 B 측정치 및 WTRU 측정치를 획득하고, RRM 셀 데이터베이스(416)로부터 셀 구성 정보를 획득하며, RRM WTRU 데이터베이스(418)로부터 WTRU 성능 정보를 획득하고, 재할당되어야 할 CCTrCH를 결정하고, WTRU 경로 손실을 계산하며, 재할당되어야 하는 후보 코드 세트를 결정하고, 이용가능한 타임슬롯의 리스트를 획득한다. 프리 코드 할당 프로세스(404)는 코드 할당 프로세스(406)에 대한 입력을 준비한다.

코드 할당 프로세스(406)는 셀 내의 코드 이용가능성을 점검하고, 후보 타임슬롯의 전송(Tx) 전력을 점검하며, ISCP 또는 다른 타임슬롯이 후보 타임슬롯의 ISCP보다 낮은지를 점검하고, 이용가능한 타임슬롯에 대한 타임슬롯 시퀀스를 생성하고, 타임슬롯 시퀀스에서 코드 세트에 대한 할당 솔루션을 발견하고(이용가능한 타임슬롯에 후보 코드 세트를 할당하여), 가장 적은 가중치의 ISCP을 갖는 솔루션을 최적 솔루션으로 선택한다. 포스트 코드 할당 프로세스(408)는 RRM WTRU 데이터베이스(418)에서 새롭게 할당된 물리 채널을 기록하고 물리 채널 정보를 물리 채널 재구성 요청 메시지(420)에 채우는 것을 담당한다.

프로세스와 데이터베이스 간의 데이터 교환에 더하여, 프로세스 사이에 직접 발생하는 데이터 교환이 있다. WTRU 측정치, 노드 B 측정치, 셀 내에서 이용가능한 타임슬롯의 리스트, 후보 코드 세트, 및 WTRU 성능 정보가 프리 코드 할당 프로세스(404)로부터 호크 할당 프로세스(406)로 전달된다. 물리 채널 정보(타임슬롯의 리스트와 각 타임슬롯 내에서 채널화된 코드)는 코드 할당 프로세스(406)로부터 포스트 코드 할당 프로세스(408)로 전달된다.

본 발명에서, F-DCA 이스케이프 알고리즘(402)의 펑션은 두 그룹의 펑션으로 모듈화된다: 입력이 신호 메시지의 일부인 신호 의존 펑션과 입력이 신호 메시지에 독립인 신호 독립 펑션. 신호 의존 펑션과 신호 독립 펑션을 분리하는 목적은 신호 독립 펑션의 재사용가능성을 증가시키기 위함이다. 프리 코드 할당 프로세스(404)와 포스트 코드 할당 프로세스(408)는 모두 신호 의존 펑션이다. 이와 달리, 코드 할당 프로세스(406)의 펑션은 신호 독립 펑션이다. 따라서, 신호 독립 펑션의 재사용가능성은 신호 의존 펑션보다 높다. 내재적으로 신호 의존적인 특정 펑션은 본 발명의 바람직한 실시예에서 신호 의존에서 신호 독립으로 변화됨으로써, 변환된 펑션의 재사용가능성을 증가시킨다.

F-DCA 이스케이프 프로시저의 펑션에 대한 흐름도가 도 5a, 도 5b, 및 도 6에 도시되어 있다. 도 5a 및 도 5b는 메인 이스케이프 알고리즘(500)의 흐름도를 나타내며, 이는 트리거 신호로부터 입력을 수신함으로써 개시한다(단계 502). RRM 셀 데이터베이스의 엔트리 식별은 RRM 셀 데이터베이스로부터 검색된다(단계 504). WTRU 측정치와 노드 B 측정치는 공유 셀 데이터베이스로부터 검색된다(단계 506). 링크 문제점을 갖는 타임슬롯의 링크 방향이 결정되고(단계 508) 최악의 링크 문제점을 갖는 타임슬롯이 배치된다.

재할당될 후보 CCTrCH는 이스케이프 메커니즘이 트리거되는 방식에 기초하여 결정된다(단계 510). 이스케이프 프로시저가 타임슬롯 내에서 WTRU의 지나치게 높은 DL ISCP에 의해 트리거되는 경우, 이 타임슬롯에서 WTRU의 CCTrCH는 재할당되어야 하는 후보이다. DL ISCP는 WTRU에 의해 측정되고, 이 경우, 이스케이프 프로시저는 WTRU 측정 신호에 의해 트리거된다.

이스케이프 프로시저가 타임슬롯에서 지나치게 높은 UL ISCP에 의해 트리거되는 경우, 가장 높은 SIR의 값과 경로 손실을 갖는 코드를 구비한 CCTrCH가 재할당되어야 하는 후보이다. 이스케이프 프로시저가 지나치게 높은 노드 B 전송 캐리어 전력에 의해 트리거되는 경우, 가장 높은 노드 B 전송 전력을 갖는 코드를 구비한 CCTrCH가 재할당되어야 하는 후보이다. UL ISCP와 노드 B 전송 캐리어 전력은 모두 노드 B에 의해 측정되고, 이들 두 경우 모두, 이스케이프 프로시저가 노드 B 측정 신호에 의해 트리거된다.

어떤 후보 CCTrCH보 발견되지 않은 경우(단계 512), 상태 플래그는 실패 조건을 나타내도록 설정되고(단계 514) 프로시저가 종료한다(단계 516). 후보 CCTrCH가 발견된 경우(단계 512), WTRU 성능 정보가 RRM WTRU 데이터베이스로부터 검색된다(단계 518). WTRU의 경로 손실은 계산되어(단계 520) 재할당되어야 하는 후보 코드 세트가 결정된다(단계 522). 후보 코드 세트는 해당 타임슬롯의 갱신된 ISCP가 ISCP 임계치보다 적은지에 따라, 또는 링크 문제를 갖는 타임슬롯으로부터 이 코드 세트가 제거된 후에 갱신된 타임슬롯 전송 전력이 전송된 전력 임계치보다 적은 지에 따라 결정된다. 이러한 판정에서, ISCP 임계치와 전송 전력 임계치는 모두 설계 매개변수이다. 재할당되어야 하는 코드 세트가 없는 경우에는(단계 524), 상태 플래그는 실패 조건을 나타내도록 설정되고(단계 514), 프로시저가 종료한다(단계 516).

재할당되어야 하는 코드 세트가 있는 경우(단계 524), 재할당되어야 하는 코드에 대한 이용가능한 타임슬롯은 중앙 집중 데이터베이스로부터 검색된다(단계 526). 이용가능한 타임슬롯이 없는 경우(단계 528), 상태 플래그는 실패 조건을 나타내도록 설정되어(단계 514) 프로시저가 종료한다(단계 516). 이용가능한 타임슬롯이 있는 경우(단계 528), 물리 채널이 CCTrCH에 대하여 할당된다(단계 530).

물리 채널 할당이 성공적이지 않은 경우(단계 532), 상태 플래그는 실패 조건을 나타내도록 설정되어(단계 514) 프로시저가 종료한다(단계 516). 자원 할당이 성공적인 경우(단계 532), 새로운 물리 채널 정보가 RRM WTRU 데이터베이스에 기록된다(단계 534). 최적 솔루션이 발견되기만 하면 자원 할당(단계 532)은 성공적인 것으로 간주된다. 물리 채널 정보는 전용 물리 채널 타임슬롯 정보의 리스트, 반복 주기 값, 및 반복 길이 값을 포함한다. 전용 물리 채널 타임슬롯 정보는 타임슬롯 넘버, 미드앰블 시프트 및 버스트 유형, TFCI 존재, 및 코드 정보의 리스트를 포함한다. 코드 정보는 채널화된 코드, 코드 사용 상태, DPCH 식별, 및 코드 SIR 타겟을 포함한다.

물리 채널 정보는 또한 물리 채널 재구성 요청 메시지에 배치되고(단계 536), 상태 플래그는 성공적인 할당을 나타내도록 설정되어(단계 538) 프로시저가 종료한다(단계 516). 물리 채널 재구성 요청 메시지는 다음 정보를 포함한다: WTRU 식별, C-RNC 식별, 무선 링크 식별, 무선 자원 제어 트랜잭션 식별, UL CCTrCH 정보 및 DL CCTrCH 정보.

단계 530은 F-DCA 이스케이프 프로시저의 코어 펑션을 호출하여 물리 채널을 할당하는 것에 관한 것이다. 이 코어 펑션(600)은 신호 독립적인 것으로서 도 6 및 도 3b를 참조하여 설명한다. 펑션(600)은 코드 세트, 이용가능한 타임슬롯, F-DCA 유형 표시를 입력으로 수신함으로써 개시한다(단계 602). 제1 코드 세트가 선택되어(단계 604) 코드 세트가 셀 내에 이용가능한 지를 판정한다(단계 606 및 608). 선택된 코드 세트가 셀 내에서 이용가능하지 않은 경우(단계 608), 검사할 보다 많은 코드 세트가 있는지를 판정한다(단계 610). 보다 많은 코드 세트가 있는 경우, 다음 코드 세트가 선택되고(단계 612) 펑션은 단계 606으로 진행한다. 보다 많은 코드 세트가 존재하지 않은 경우(단계 610), 이는 실패 조건을 나타내며 상태 플래그가 어떤 솔루션도 이용가능하지 않음을 나타내도록 설정되며(단계 314; 도 3b) 펑션이 종료한다(단계 316; 도 3b).

선택된 코드 세트가 셀 내에서 이용가능한 경우(단계 608), F-DCA 유형을 점검한다(단계 618). F-DCA 유형은 무선 베어러 설정(RBSETUP), 이스케이프 메커니즘, 또는 백그라운드 간섭 감소 등과 같은 상이한 RRM 펑션에 기초하여 설정된다. 이스케이프 프로시저에서, F-DCA 유형은 "ESCAPE"로 설정되고, 상기 단계 530 이전의 임의의 단계에서 설정될 수 있다. FDCA 유형이 "ESCAPE"인 경우, 후보 타임슬롯의 전송 전력은 최소 필수 전송 전력보다 큰 기를 결정하도록 점검된다(단계 620). 후보 타임슬롯 전송 전력이 최소값보다 작은 경우(단계 622), 상태 플래그는 어떤 솔루션도 이용가능하지 않음을 나타내도록 설정되어(단계 314) 펑션이 종료한다(도 3b; 도 316).

후보 타임슬롯 전송 전력이 최소값보다 큰 경우(단계 622), 임의의 타임슬롯이 링크 문제점을 보고하는 타임슬롯보다 낮은 ISCP를 갖는 지를 판정한다(단계 624). 보다 낮은 ISCP를 갖는 어떤 다른 타임슬롯도 없는 경우(단계 626), 상태 플래그는 어떤 솔루션도 이용가능하지 않음을 나타내도록 설정되어(도 3b; 단계 314) 펑션이 종료한다(도 3b; 단계 316).

보다 낮은 ISCP를 갖는 다른 타임슬롯이 있거나(단계 626) F-DCA 유형이 "RBSETUP"인 경우(단계 618), CCTrCH에서 코드 세트에 대한 필수 자원 유닛이 계산된다(단계 640). 타임슬롯 시퀀스는 이용가능한 타임슬롯에 대하여 생성되고(단계 642) 제1 타임슬롯 시퀀스가 선택된다(단계 644). 그 후, 방법은 도 3b를 참조하여 상술한 바와 같이 단계 350으로 진행한다. F-DCA 유형이 "백그라운드"인 경우(단계 618) 후술한 단계가 수행된다.

백그라운드 간섭 감소

F-DCA 백그라운드 간섭 감소 프로시저(702)의 개관이 도 7에 도시되어 있다. F-DCA 백그라운드 간섭 감소 프로시저(702)의 메인 펑션은 3 부분으로 이루어진다: 프리 코드 할당 프로세스(704), 코드 할당 프로세스(706), 및 포스트 코드 할당 프로세스(708). 프리 코드 할당 프로세스(704)는 백그라운드 타이머 트리거 신호(710)의 수신 시에 개시한다. 프리 코드 할당 프로세스(704)는 RRM 셀 데이터베이스(716)의 엔트리 식별을 획득하고, RRC 공유 셀 데이터베이스(712)로부터 노드 B 측정치를 획득하며, 재할당되어야 하는 후보 타임슬롯(하나의 UL 타임슬롯과 하나의 DL 타임슬롯)을 결정하고, RRM 셀 데이터베이스(716)로부터 재할당을 위해 사용될 이용가능한 타임슬롯의 리스트를 검색하며, 양 방향으로 후보 타임슬롯에서 재할당되어야 하는 후보 코드 세트를 결정하고, RRM WTRU 데이터베이스(718)로부터 WTRU 성능 정보를 획득하며, WTRU 경로 손실을 계산한다.

코드 할당 프로세스(706)는 셀 내에서 코드 이용가능성을 점검하고, 후보 타임슬롯의 전송(Tx) 전력을 점검하며, 타임슬롯 시퀀스에 있어서 코드 세트에 대한 할당 솔루션을 발견하고(이용가능한 타임슬롯에 후보 코드 세트를 할당함으로써), 가장 적은 가중치의 ISCP를 갖는 솔루션을 최적 솔루션으로서 선택한다. 포스트 코드 할당 프로세스(708)는 RRM WTRU 데이터베이스(718)에서 재할당된 물리 채널을 기록하고, 물리 채널 정보를 물리 채널 재구성 요청 메시지(720)에 채우는 것으로 담당한다.

프로세스와 데이터베이스 간의 데이터 교환에 더하여, 프로세스 사이에 직접 발생하는 데이터 교환이 있다. WTRU 측정치, 노드 B 측정치, 셀 내에서 이용가능한 타임슬롯의 리스트, 후보 코드 세트, 및 WTRU 성능 정보는 프리 코드 할당 프로세스(704)로부터 코드 할당 프로세스(706)로 전달된다. 물리 채널 정보(타임슬롯의 리스트와 각 타임슬롯에서 채널화된 코드)는 코드 할당 프로세스(706)로부터 포스트 코드 할당 프로세스(708)로 전달된다.

본 발명에서, F-DCA 백그라운드 간섭 감소 프로시저(702)의 펑션은 두 그룹의 펑션으로 모듈화된다: 입력이 신호 메시지의 일부인 신호 의존 펑션과 입력이 신호 메시지에 독립인 신호 독립 펑션. 신호 의존 펑션과 신호 독립 펑션을 구별하는 목적은 신호 독립 펑션의 재사용가능성을 증가시키기 위함이다. 프리 코드 할당 프로세스(704)와 포스트 코드 할당 프로세스(708)의 펑션은 모두 신호 의존 펑션이다. 이와 달리, 코드 할당 프로세스(706)의 펑션은 신호 독립 펑션이다. 따라서, 신호 독립 펑션의 재사용가능성은 신호 의존 펑션보다 높다. 내재적으로 신호 의존적인 특정 펑션은 본 발명의 바람직한 실시예에서 신호 의존에서 신호 독립으로 변환됨으로써, 변환된 펑션의 재사용가능성을 증가시킨다.

F-DCA 백그라운드 간섭 감소 프로시저의 펑션에 대한 흐름도가 도 8a, 8b, 6, 및 3에 도시되어 있다. 도 8a 및 도 8b는 메인 백그라운드 간섭 감소 프로시저(800)의 흐름도를 나타내며, RRM 셀 데이터베이스의 엔트리 식별을 검색함으로써(단계 804) 개시한다(단계 802). WTRU 측정치와 노드 B 측정치는 공유 셀 데이터베이스로부터 검색된다(단계 806). 재할당을 위한 후보 타임슬롯은 타임슬롯의 성능 지수에 기초하여 하나의 UL 타임슬롯과 하나의 DL 타임슬롯이 결정된다(단계 808). 가장 낮은 성능 지수를 갖는 타임슬롯은 재할당을 위한 후보로서 선택된다. 재할당되어야 하는 타임슬롯이 없는 경우(단계 810), 상태 플래그는 실패 조건을 나타내도록 설정되며(단계 812), 프로시저가 종료한다(단계 814). 재할당되어야 하는 타임슬롯이 있는 경우(단계 810), 링크 방향이 다운링크로 설정된다(단계 816). 링크 방향의 평가 순서가 임의적이고 UL 또는 DL이 우선 평가될 수 있다.

선택된 링크 방향에 대하여 셀 내의 이용가능한 타임슬롯이 검색된다(단계 818). 이용가능한 타임슬롯이 없는 경우(단계 820), 상태 플래그는 실패 조건을 나타내도록 설정되어(단계 812) 프로시저가 종료한다(단계 814). 이용가능한 타임슬롯이 있는 경우(단계 820), 이용가능한 타임슬롯의 리스트가 후보 타임슬롯을 배제하도록 갱신된다(단계 822). 재할당되어야 하는 후보 코드 세트는 코드의 성능 지수에 따라 후보 타임슬롯에 결정된다(단계 824). 최저 성능 지수를 갖는 코드는 재할당을 위해 후보로서 선택된다. 재할당되어야 하는 코드 세트가 없는 경우(단계 826), 상태 플래그는 실패 조건을 나타내도록 설정되어(단계 812), 프로시저가 종료한다(단계 814). 재할당되어야 하는 코드 세트가 있는 경우(단계 826), WTRU 성능 정보가 WTRU 데이터베이스로부터 검색된다(단계 828).

WTRU의 경로 손실이 계산되고(단계 830), 현재 CCTrCH에 대한 물리 채널이 재할당된다(단계 832). 채널 재할당이 성공적이지 않으면(단계 834), 상태 플래그는 실패 조건을 나타내도록 설정되어(단계 812), 프로시저가 종료한다(단계 814). 채널 재할당이 성공적인 경우(단계 834), 링크 방향이 현재 UL인지를 판정한다(단계 836). 링크 방향이 현재 DL인 경우, 링크 방향은 UL로 설정되고(단계 838), 이 방법은 단계 818로 진행한다.

현재 링크 방향이 UL인 경우(단계 836), 재할당되어야 하는 UL CCTrCH와 DL CCTrCH가 동일한 WTRU에 속하는 지를 판정한다(단계 840). 재할당되어야 하는 CCTrCH가 상이한 WTRU에 속하는 경우, 플래그는 두 개의 상이한 WTRU가 재할당되어야 하는 지를 나타내도록 설정된다(단계 842). CCTrCH가 동일한 WTRU에 속하는 경우(단계 840) 또는 플래그가 설정된 경우(단계 842), 물리 채널 할당 정보가 RRM WTRU 데이터베이스에 기록된다(단계 844). 물리 채널 정보는 전용 물리 채널 타임슬롯 정보의 리스트, 반복 주기값, 및 반복 길이값을 포함한다. 전용 물리 채널 타임슬롯 정보는 타임슬롯 넘버, 미드앰블 시프트 및 버스트 유형, TFCI 존재, 및 코드 정보의 리스트를 포함한다. 코드 정보는 채널화된 코드, 코드 사용 상태, DPCH 식별, 및 코드 SIR 타겟을 포함한다.

물리 채널 할당 정보는 또한 물리 채널 재구성 요청 메시지에 기록되고(단계 846), 상태 플래그는 "성공"을 나타내도록 설정되어(단계 848), 프로시저가 종료한다(단계 814). 두 개의 WTRU가 재할당되는 CCTrCH를 갖는다고 플래그가 나타내는 경우(단계 842), 두 개의 WTRU에 대한 대응하는 물리 채널 정보가 기록되고(단계 844) 두 개의 물리 채널 재구성 요청 메시지가 전송된다(단계 846). 물리 채널 재구성 요청 메시지는 다음 정보를 포함한다: WTRU 식별, C-RNC 식별, 무선 링크 식별, 무선 자원 제어 트랜잭션 식별, UL CCTrCH 정보 및 DL CCTrCH 정보.

단계 832는 F-DCA 백그라운드 간섭 감소 프로시저의 코어 펑션을 호출하여 물리 채널을 재할당하는 것에 관한 것이다. 이러한 코어 펑션은 신호 독립적인 것으로서 도 6 및 도 3b를 참조하여 설명한다. 펑션(600)은 상술한 바와 동일한 방식으로 동작하고, 후술하는 추가 단계는 백그라운드 간섭 감소 프로시저에 관련하여 수행된다. 백그라운드 간섭 감소 프로시저에서, F-DCA 유형은 "백그라운드"로 설정되고, 이는 상기 단계 832 이전에 임의의 단계에서 설정될 수 있다. F-DCA 유형이 "백그라운드"인 경우(단계 618), 후보 타임슬롯의 전송 전력은 최소 필수 전송 전력보다 큰 지를 판정하도록 점검된다(단계 630). 후보 타임슬롯 전송 전력이 최소값보다 적은 경우(단계 632), 상태 플래그는 어떤 솔루션도 이용가능하지 않음을 나타내도록 설정되어(도 3b; 단계 314) 펑션이 종료한다(도 3b; 단계 316). 후보 타임슬롯의 전송 전력이 최소 전송 전력보다 큰 경우(단계 632), 프로시저는 상술한 바와 같이 단계 640로 진행한다.

무선 링크 추가를 위한 호 수락 제어

무선 링크 추가(902)에 있어서 F-DCA CAC 프로시저의 개관은 도 9에 도시되어 있다. F-DCA CAC 프로시저(902)의 메인 펑션은 두 개의 부분으로 이루어진다: 프리 코드 할당 프로세스(904), 코드 할당 프로세스(906), 및 포스트 코드 할당 프로세스(908). 프리 코드 할당 프로세스(904)는 무선 링크 추가 요청 메시지(910; 이하 "요청 메시지")로부터 WTRU 측정치를 판독하고, RRC 공유 셀 데이터베이스(912)로부터 노드 B 측정치를 판독하며, CCTrCH 정보, DCH 정보, WTRU 성능 정보를 RRM WTRU 데이터베이스로부터 검색한다. 프리 코드 할당 프로세스(904)는 또한 RRM 셀 데이터베이스(916)로부터 새로운 셀 내에서 이용가능한 타임슬롯의 리스트를 검색하고, RRM WTRU 데이터베이스(918)로부터 CCTrCH에 대한 데이터 레이트를 획득하고, OAM 테이블 데이터베이스(914)로부터 코드 세트를 획득한다.

코드 할당 프로세스(906)는 새로운 셀 내의 코드 이용가능성을 점검하고, 이용가능한 타임슬롯에 대한 타임슬롯 시퀀스를 생성하며, 코드 세트에 대한 최적 솔루션을 발견하고(코드 세트 내의 코드를 이용가능한 타임슬롯에 할당하고), RRM 셀 데이터베이스(916)에서 코드 벡터로부터 채널화된 코드를 할당한다. 포스트 코드 할당 프로세스(908)는 RRM 셀 데이터베이스(916) 내의 코드 벡터 정보를 갱신하고, 새로운 무선 링크 정보와 물리 채널 정보를 RRM WTRU 데이터베이스(918)에 기록하며, CCTrCH 정보, DCH 정보, DCH 정보, UL ISCP 정보 및 전력 제어 정보를 무선 링크 추가 응답 메시지(920)에 기록한다.

프로세스와 데이터베이스 간의 데이터 교환에 더하여, 프로세스 사이에 직접 발생하는 데이터 교환이 있다. WTRU 측정치, 노드 B 측정치, 셀 내에서 이용가능한 타임슬롯의 리스트, 특정 데이터 레이트에 대한 코드 세트의 리스트, 및 WTRU 성능 정보가 프리 코드 할당 프로세스(904)로부터 코드 할당 프로세스(906)로 전달된다. 물리 채널 정보(타임슬롯의 리스트와 각 타임슬롯에서 채널화된 코드)는 코드 할당 프로세스(906)로부터 포스트 코드 할당 프로세스(908)로 전달된다.

본 발명에서, 무선 링크 추가(902)를 위한 F-DCA CAC 프로시저의 펑션은 두 그룹의 펑션으로 모듈화된다: 입력이 신호 메시지의 일부인 신호 의존 펑션과 입력이 신호 메시지에 독립적인 신호 독립 펑션. 신호 의존 펑션과 신호 독립 펑션을 구별하는 목적은 신호 독립 펑션의 재사용가능성을 증가시키기 위함이다. 프리 코드 할당 프로세스(904)와 포스트 코드 할당 프로세스(908)의 펑션은 모두 신호 의존 펑션이다. 이와 달리, 코드 할당 프로세스(906)의 펑션은 신호 독립 펑션이다. 따라서, 신호 독립 펑션의 재사용가능성은 신호 의존 펑션보다 높다. 내재적으로 신호 의존적인 특정 펑션은 본 발명의 바람직한 실시예에서 신호 의존적인 것으로부터 신호 독립적인 것으로 변환됨으로써, 변환된 펑션의 재사용가능성을 증가시킨다.

무선 링크 추가에 있어서 F-DCA CAC 프로시저의 흐름도가 도 10a 내지 도 10c에 도시되어 있으며, 이는 RL 추가 프로시저에서 F-DCA CAC에 대한 메인 인터페이스 펑션(1000)을 나타낸다. 펑션(1000)은 RL 추가 요청 메시지를 획득하고(단계 1002) WTRU 식별, 새로운 무선 링크 식별 및 새로운 셀 식별을 요청 메시지로부터 추출함으로써(단계 1004) 개시한다. 이 요청 메시지는 또한 새로운 RL 정보를 WTRU 측정치와 함께 또는 측정치없이 포함한다.

RRM 셀 데이터베이스 내의 새로운 셀의 엔트리 식별이 획득된다(단계 1006). 새로운 셀에 대한 노드 B 측정치는 RRC 공유 셀 데이터베이스로부터 획득되고 측정 데이터 구조에서 국부 저장된다(단계 1008). 측정 데이터 구조는 F-DAC CAC 펑션에서 동적으로 저장된다. 이는 F-DCA CAC 펑션이 호출된 후에 생성되고 F-DCA CAC 펑션이 종료한 후에 생성된다. 노드 B 측정치는 공통 측정치와 전용 측정치를 포함한다. 노드 B 공통 측정치는 UL ISCP 정보와 DL 전송 캐리어 정보를 포함한다. 노드 B 전용 측정치는 DL 전송 코드 전력을 포함한다. 그 후, 오래된 셀 식별이 RRM WTRU 데이터베이스로부터의 WTRU ID에 기초하여 검색된다; 오래된 셀에서 WTRU의 무선 링크에 속하는 CCTrCH 정보와 DCH 정보는 RRM WTRU 데이터베이스로부터 검색된다(단계 1010).

다음으로, DL ISCP와 다운링크 주요 공통 제어 물리 채널 수신 신호 코드 전력(P-CCPCH RSCP)을 포함하는 WTRU 측정치가 요청 메시지 내에 포함되는 지를 판정한다(단계 1012). WTRU 측정치가 요청 메시지에 포함되지 않은 경우, 서비스 유형이 RRM WTRU 정보로부터 검색되고(단계 1014) 모든 DCH가 NRT인지를 판정하도록 점검한다(단계 1016).

모든 DCH가 NRT가 아닌 경우, 상태 플래그는 실패 조건을 나타내도록 설정되고(단계 1018) 펑션이 종료한다(단계 1020). 여기서 실패 조건은 펑션을 더 처리할 정보가 충분하지 않음을 의미한다. NRT 만이 아닌 모든 DCH가 실패 조건이 아님을 나타내며, 실패 조건은 어떤 WTRU 측정치가 없고 모든 DCH가 NRT인 것은 아닌 경우이다. 모든 DCH가 NRT인 경우(단계 1016), 로우 레이트 임시 DCH가 UL과 DL CCTrCH에 대하여 할당된다. 채널이 할당된 후에, 자원 할당이 성공적인 지를 판정한다. 자원 할당이 성공적이지 않은 경우, 상태 플래그는 실패 조건을 나타내도록 설정되어(단계 1018) 펑션이 종료한다(단계 102). 자원 할당이 성공적인 경우, 새로운 RL 정보와 물리 채널 정보가 RRM WTRU 데이터베이스에 기록되고, 코드 벡터 정보는 RRM WTRU 데이터베이스에 기록되어, 코드 벡터 정보가 RRM 셀 데이터베이스에 갱신된다(단계 1026).

기록된 정보는 새로운 RL 정보와 새로운 RRC 트랜잭션 식별을 포함한다. RL 정보는 RL 식별, 셀 식별, UL CCTrCH 정보, 및 DL CCTrCH 정보를 포함한다. CCTrCH 정보는 CCTrCH 식별, CCTrCH 상태, CCTrCH SIR 타겟, 보장된 데이터 레이트, 허용된 데이터 레이트, 및 DPCH 정보를 포함한다. DPCH 정보는 DPCH 타임슬롯 정보의 리스트, 반복 주기값, 및 반복 길이값을 포함한다. DPCH 타임슬롯 정보는 타임슬롯 넘버, 미드앰블 시프트 및 버스트 유형, TFCI 존재, 및 코드 정보의 리스트를 포함한다. 코드 정보는 채널화된 코드, 코드 사용 상태, DPCH 식별, 및 코드 SIR 타겟을 포함한다.

갱신된 코드 벡터 정보는 UL 코드 벡터 정보와 DL 코드 벡터 정보를 모두 포함한다. UL 코드 벡터 정보는 코드 식별, 코드 블럭 표시, 및 코드 사용 상태를 포함한다. DL 코드 벡터 정보는 코드 식별 및 코드 사용 상태를 포함한다.

WTRU 측정치가 요청 메시지에서 이용가능한 경우(단계 1012), WTRU 측정치가 요청 메시지로부터 검색되어 국부 저장된다(단계 1032). 제1 DL CCTrCH가 선택되고(단계 1034) WTRU 성능 정보는 WTRU 식별, 링크 방향 및 오래된 셀 식별에 기초하여 RRM WTRU 데이터베이스로부터 검색된다(단계 1036). 선택된 CCTrCH에 대한 서비스 유형은 RRM WTRU 데이터베이스로부터 획득된다(단계 1038). 서비스 유형이 RT인 경우(단계 1040), 셀 내에서 이용가능한 타임슬롯이 결정된다(단계 1042). 어떤 타임슬롯도 이용가능하지 않은 경우(단계 1044), 상태 플래그는 실패 조건을 나타내도록 설정되어(단계 1018) 프로시저가 종료한다(단계 1020).

새로운 셀 내에서 이용가능한 타임슬롯이 있는 경우(단계 1044), 오래된 셀에서 이러한 CCTrCH에 대한 가장 높은 요청 데이터 레이트가 RRM WTRU 데이터베이스로부터 검색된다(단계 1046). 요청된 데이터 레이트에 대한 코드 세트가 획득되어(단계 1048) 현재의 CCTrCH에 대한 물리 채널(타임슬롯과 코드)가 할당되고 발견된 경우 최적 솔루션이 기록된다(단계 1050). 단계 1050에서 할당 펑션은 도 3a 및 도 3b를 참조하여 상세히 상술되어 있다. 자원 할당이 성공적이지 않은 경우(단계 1052), 상태 플래그는 실패 조건을 나타내도록 설정되어(단계 1018) 프로시저가 종료한다(단계 1020).

자원 할당이 성공적인 경우(단계 1052), 검사할 현재 방향(즉, 다운링크 또는 업링크)에서 추가 CCTrCH가 있는지를 판정한다(단계 1054). 검사할 추가 CCTrCH가 있는 경우, 다음 CCTrCH가 선택되어(단계 1056) 프로시저가 단계 1038로 진행한다. 검사할 다른 추가 CCTrCH가 있는 경우(단계 1054), UL CCTrCH이 검사되었는지를 판정한다(단계 1058). UL CCTrCH가 검사되지 않은 경우, 제1 UL CCTrCH가 선택되고(단계 1060) 프로시저가 단계 1036으로 진행한다. 모든 UL CCTrCH가 고려된 경우(단계 1058), 프로시저는 상술한 바와 같이 단계 1026으로 진행한다.

다음으로, CCTrCH 정보는 새롭게 할당된 물리 채널 정보, DCH 정보, UL 타임슬롯 ISCP 정보, 및 전력 제어 정보가 RL 추가 응답 메시지와 함께 배치되고(단계 1028), 상태 플래그가 성공 조건을 나타내도록 설정되어(단계 1030), 프로시저가 종료한다(단계 1020). CCTrCH 정보는 CCTrCH 식별과 DPCH 정보를 포함한다. DPCH 정보는 타임슬롯 정보의 리스트, 반복 주기 및 반복 길이를 포함한다. DPCH 타임슬롯 정보는 타임슬롯 넘버, 미드앰블 시프트 및 버스트 유형, TFCI 존재 및 코드 정보의 리스트를 포함한다. 코드 정보는 채널화된 코드, DPCH 식별을 포함한다. DCH는 다이버시티 표시와 선택 다이버시티 표시를 포함한다. 전력 제어 정보는 UL 타겟 SIR, 최대 UL SIR, 최소 UL SIR, 초기 DL 전송 전력, 최대 DL 전송 전력, 및 최소 DL 전송 전력을 포함한다.

서비스 유형이 NRT인 경우(단계 1040), 새로운 셀에서 이용가능한 타임슬롯이 결정된다(단계 1062). 어떤 타임슬롯도 새로운 셀에 이용가능하지 않은 경우(단계 1064), 상태 플래그는 실패 조건을 나타내도록 설정되어(단계 1018) 프로시저가 종료한다(단계 1020).

새로운 셀 내에서 이용가능한 타임슬롯이 있는 경우(단계 1064), CCTrCH의 NRT 서비스에 대하여 적절한 모든 데이터 레이트는 RRM WTRU 데이터베이스로부터 검색되고(단계 1066) 가장 높은 데이터 레이트가 선택된다(단계 1068). 선택된 데이터 레이트에 대한 코드 세트가 획득되고(단계 1070) 현재 CCTrCH에 대한 통상의 임시 DCH가 할당되고 발견된 경우 최적 솔루션이 기록된다(단계 1072). 단계 1050과 1072는 거의 동일하다; NRT 서비스에서, DCH는 임시적이다. 자원 할당이 성공적이지 않은 경우(단계 1074), 검사할 추가 데이터 레이트가 있는지를 판정한다(단계 1076). 검사할 어떤 다른 데이터 레이트도 없는 경우, 상태 플래그는 실패 조건을 나타내도록 설정되어(단계 1018) 프로시저가 종료한다(단계 1020). 검사할 다른 데이터 레이트가 있는 경우(단계 1076), 다음으로 가장 높은 데이터 레이트가 선택되고(단계 1078) 프로시저는 단계 1070으로 진행한다. 자원 할당이 성공적인 경우(단계 1074), 프로시저는 상술한 바와 같이 단계 1054로 진행한다.

단계 1034, 1058, 및 1060에 관련하여 어느 방향(DL 또는 UL)이든지 우선 수행될 수 있다. 상술한 바와 같이, DL 방향은 UL 방향 이전에 검사된다. 펑션(1000)은 UL이 DL 이전에 검사된 경우에는 동일한 방식으로 동작할 수 있다.

단계 1050과 1072는 F-DCA 알고리즘의 채널 할당 펑션을 호출하는 것에 관련되는 것으로서, 이러한 코어 펑션(300)은 신호 독립적이고 도 3a 및 도 3b에 관련하여 상술한 바와 같이 동일한 방식으로 동작한다.

무선 링크 재구성을 위한 호 수락 제어

무선 링크 재구성(1102)를 위한 F-DCA CAC 프로시저의 개관(1100)이 도 11에 도시되어 있다. F-DCA CAC 프로시저(1102)는 3 부분으로 이루어진다: 프리 코드 할당 프로세스(1104), 코드 할당 프로세스(1106), 및 포스트 코드 할당 프로세스(1108). 프리 코드 할당 프로세스(1104)는 무선 링크 재구성 준비 메시지(1110)로부터 WTRU 정보를 검색하고 RRM WTRU 데이터베이스(1118)로부터 WTRU 성능 정보를 검색한다. WTRU와 노드 B 측정치는 RRC 공유 셀 데이터베이스(1112)로부터 검색된다. 이용가능한 타임슬롯의 리스트는 RRM 셀 데이터베이스(1116)로부터 획득되고 코드 세트는 OAM RRM 테이블 데이터베이스(1114)로부터 검색된다.

코드 할당 프로세스(1106)는 셀 내의 코드 이용가능성을 점검하고, 타임슬롯 시퀀스를 생성하며, 코드 세트에 대한 최적 솔루션을 발견한다(코드 세트 내의 코드를 이용가능한 타임슬롯에 할당하고 RRM 셀 데이터베이스(1116)에서 코드 벡터로부터 채널화된 코드를 할당한다). 포스트 코드 할당 프로세스(1108)는 RRM 셀 데이터베이스(116) 내의 코드 벡터 정보를 갱신하고, RRM WTRU 데이터베이스(118) 내에 할당된 물리 채널을 기록하며, 무선 링크 재구성 준비 메시지(1120)에 물리 채널 매개변수와 전력 제어 정보를 기록한다.

프로세스와 데이터베이스 간의 데이터 교환에 더하여, 프로세스 사이에 직접 발생하는 데이터 교환이 있다. WTRU 측정치, 노드 B 측정치, 셀 내의 이용가능한 타임슬롯의 리스트, 특정 데이터 레이트에 대한 코드 세트의 리스트, 및 WTRU 성능 정보는 프리 코드 할당 프로세스(1104)로부터 코드 할당 프로세스(1106)로 전달된다. 물리 채널 정보(타임슬롯 리스트와 각 타임슬롯 내의 채널화된 코드)는 코드 할당 프로세스(1106)로부터 포스트 코드 할당 프로세스(1108)로 전달된다.

본 발명에서, 무선 링크 재구성(1102)에 대한 F-DCA CAC 프로시저의 펑션은 두 그룹의 펑션으로 모듈화된다: 입력이 신호 메시지인 신호 의존 펑션과 입력이 신호 메시지에 독립적인 신호 독립 펑션. 신호 의존 펑션과 신호 독립 펑션을 구별하는 목적은 신호 독립 펑션의 재사용가능성을 증가시키기 위함이다. 프리 코드 할당 프로세스(1104)와 포스트 코드 할당 프로세스(1108)의 펑션 모두는 신호 의존 펑션이다. 이와 달리, 코드 할당 프로세스(1106)의 펑션은 신호 독립 펑션이다. 코드 할당 프로세스(1106)의 펑션은 다른 RRM 펑션 구현예에서 다른 프로시저에 의해 재사용될 수 있다.

무선 링크 재궁성에 대한 F-DCA CAC 프로시저의 펑션의 흐름도가 도 12 및 도 13a 내지 도 13c에 도시되어 있다. 도 12는 무선 링크 재구성 프로시저에 대한 F-DCA CAC의 메인 인터페이스 프로지서(1200)의 흐름도를 나타낸다. 이 프로시저(1200)는 RL 재구성 준비 메시지(이하, "준비 메시지"라 함)를 획득함으로써 개시한다(단계 1202). 준비 메시지는 (추가되거나 변형될 CCTrCH에 대한)CCTrCH 정보, (추가되거나 변형될 DCH에 대한)DCH 정보, 및 WTRU 측정치와 함께 또는 측정치 없이 RL 정보를 포함한다. WTRU 측정치는 DL ISCP와 DL P-CCPCH RSCP를 포함한다. WTRU 식별과 RL 식별은 준비 메시지로부터 추출되고 셀 식별은 WTRU 데이터베이스로부터 검색된다(단계 1204). RRM 셀 데이터베이스의 엔트리 식별이 그 후 획득된다(단계 1206).

데이터 구조는 측정치를 국부 저장하도록 생성된다(단계 1208). 이러한 측정 데이터 구조는 F-DCA CAC 펑션에서 동적으로 저장된다. 이는 F-DCA CAC 펑션이 호출된 후에 생성되고 F-DCA CAC 펑션이 종료한 후에 삭제된다. 노드 B 측정치는 그 후 RRC 공유 셀 데이터베이스로부터 검색되어 국부 저장된다(단계 1210). 노드 B 측정치는 공통 측정치와 전용 측정치를 포함한다. 노드 B 공통 측정치는 UL ISCP와 DL 전송 캐리어 전력을 포함한다. 노드 B 전용 측정치는 DL 전송 코드 전력을 포함한다.

측정 데이터 구조는 셀 측정 기록 리스트를 포함한다. 셀 측정 기록은 셀 식별과 타임슬롯 측정 기록의 리스트를 포함한다. 타임슬롯 측정 기록은 타임슬롯 넘버, 타임슬롯 ISCP, 타임슬롯 캐리어 전력 및 코드 측정 기록의 리스트를 포함한다. 코드 측정 기록은 WTRU 식별, 무선 링크 식별, DPCH 식별, 및 코드 전송 전력으로 이루어진다.

WTRU 측정치가 준비 메시지에 포함된 경우(단계 1212), WTRU 측정치가 준비 메시지로부터 추출되어 측정 데이터 구조에 국부 저장된다(단계 1214). 물리 채널은 그 후 추가되거나 변형될 CCTrCH에 대하여 할당된다(단계 1216). 코드 할당 프로시저(단계 1216)는 CCTrCH가 추가되든 변형되는 동일하다. 채널 할당 프로시저는 후술하는 도 13a 내지 도 13c를 참조하여 이하 상세히 후술한다. 물리 채널 할당이 성공적인 경우(단계 1218), 상태 플래그는 성공 조건을 나타내도록 설정되어(단계 1220) 프로시저가 종료한다(단계 1222). 채널 할당이 성공적이지 않은 경우(단계 1218), 상태 플래그는 실패 조건을 나타내도록 설정되어(단계 1224) 프로시저가 종료한다(단계 1222).

WTRU 측정치가 준비 메시지에 포함되지 않은 경우(단계 1212), 모든 DCH가 NRT인지를 판정한다(단계 1226). 모든 DCH가 NRT인 것은 아닌 경우, 이는 실패 조건을 나타내며, 상태 플래그는 실패 조건을 나타내도록 설정되어(단계 1224) 프로시저가 종료한다(단계 1222). 모든 DCH가 NRT인 경우(단계 1228), RL 재구성 유형이 결정된다(단계 1230). RL 구성 유형은 RL 에서 CCTrCH에 기초하여 설정된다. CCTrCH이 추가되어야 하는 경우, RL 구성 유형은 "추가"로 설정된다. CCTrCH가 변형되어야 하는 경우, RL 구성 유형은 "변형"으로 설정된다.

RL 재구성 유형이 "변형"인 경우, 이는 실패 조건을 나타내며, 상태 플래그는 실패 조건을 나타내도록 설정되어(단계 1224) 프로시저가 종료한다(단계 1222). 실패 조건은 요청을 더 처리하기에 충분한 정보가 없음을 나타낸다. 실패 조건은 RL 구성 유형이 "변형"인 경우에 달성되고 RL 재구성 메시지는 WTRU 측정치를 포함하지 않는다.

RL 재구성 유형이 "추가"인 경우(단계 1230), 로우 레이트 임시 DCH가 추가되어야 하는 CCTrCH에 대하여 할당된다(단계 1232). 그 후, 프로시저는 상술한 바와 같이 단계 1218로 진행한다.

도 13a 내지 도 13c는 채널 할당 프로시저(1300)의 흐름도를 나타내며, 이는 F-DCA CAC RL 재구성 프로지서(1200)의 단계 1216에 의해 사용된다. 프로시저(1300)는 준비 메시지를 획득하고(단계 1302) 준비 메시지로부터 WTRU 식별 및 RL 식별을 추출함으로써 개시한다(단계 1304).

제1 DL CCTrCH가 선택되고(단계 1306) WTRU 성능이 WTRU 데이터베이스로부터 검색된다(단계 1308). 선택된 CCTrCH에 대한 서비스 유형이 획득되고(단계 1310), 서비스 유형이 RT인 경우(단계 1312), 셀 내에서 RT에 대한 이용가능한 타임슬롯이 결정된다(단계 1314). 어떤 타임슬롯도 이용가능하지 않은 경우(단계 1316), 이는 실패 조건을 나타내고 상태 플래그는 실패 조건을 나타내도록 설정되어(단계 1318) 프로시저가 종료한다(단계 1320).

이용가능한 타임슬롯이 있는 경우(단계 1316), 선택된 CCTrCH에 대한 블럭 에러 레이트(BLER)가 결정되고(단계 1322) 요청된 데이터 레이트가 계산된다(단계 1324). 계산된 데이터 레이트에 대한 코드 세트가 획득되고(단계 1326) 선택된 CCTrCH에 대한 물리 채널(타임슬롯과 코드)가 할당되고 발견된 경우 최적 솔루션이 기록된다(단계 1328). 단계 1328에서 할당 펑션은 도 3a 및 도 3b를 참조하여 상술한 바와 같이 설명되어 있다. 자원 할당이 성공적이지 않은 경우(단계 1330), 상태 플래그는 실패 조건을 나타내도록 설정되어(단계 1318) 펑션이 종료한다(단계 1320).

자원 할당이 성공적인 경우(단계 1330), 검사할 현재 방향(즉, DL 또는 UL)에서 추가 CCTrCH가 있는지를 판정한다. 검사할 추가 CCTrCH가 있는 경우, 현재의 방향으로 다음의 CCTrCH가 선택되어(단계 1334) 프로시저가 단계 1310으로 진행한다. 검사할 추가 CCTrCH가 없는 경우(단계 1332), UL CCTrCH가 검사되었는지를 판정한다(단계 1336). CCTrCH가 검사되지 않은 경우, 제1 UL CCTrCH가 선택되어(단계 1338) 프로시저가 단계 1308로 진행한다. 모든 UL CCTrCH가 고려된 경우(단계 1336), WTRU 정보와 물리 채널 정보가 RRM WTRU 데이터베이스에 갱신되고, 코드 벡터 정보가 RRM 셀 데이터베이스에 갱신된다(단계 1340).

갱신된 WTRU 정보는 (추가되거나 변형될 CCTrCH에 대한)UL CCTrCH 정보와 (추가되거나 변형될 CCTrCH에 대한)DL CCTrCH 정보를 모두 포함하며, 물리 채널 정보가 새롭게 할당된다. CCTrCH 정보는 CCTrCH 식별, CCTrCH 상태, CCTrCH SIR 타겟, 보장된 데이터 레이트, 허용된 데이터 레이트, 및 DPCH 정보를 포함한다. DPCH 정보는 DPCH 타임슬롯 정보의 리스트, 반복 주기 및 반복 길이를 포함한다. DPCH 타임슬롯 정보는 타임슬롯 넘버, 미드앰블 시프트 및 버스트 유형, TFCI 존재, 및 코드 정보의 리스트를 포함한다. 코드 정보는 채널화된 코드, 코드 사용 상태, DPCH 식별, 및 코드 SIR 타겟을 포함한다. 코드 벡터 정보는 UL 코드 벡터 정보와 DL 코드 벡터 정보를 포함한다. UL 코드 벡터 정보는 코드 식별, 코드 블럭 표시 및 코드 사용 상태를 포함한다. DL 코드 벡터 정보는 코드 식별과 코드 사용 상태를 포함한다.

물리 채널 정보와 전력 제어 정보는 그 후 RL 재구성 준비 메시지에 배치되고(단계 1342), 상태 플래그는 성공적인 자원 할당을 나타내도록 설정되어(단계 1344), 프로시저가 종료한다(단계 1320). 물리 채널 정보는 타임슬롯 정보의 리스트, 반복 주기 및 반복 길이를 포함한다. 타임슬롯 정보는 타임슬롯 넘버, 미드앰블 시프트 및 버스트 유형, TFCI 존재, 및 코드 정보의 리스트를 포함한다. 코드 정보는 채널화된 코드와 DPCH 식별을 포함한다. 전력 제어 정보는 초기 DL 전송 전력, 최대 DL 전송 전력, 최소 DL 전송 전력, 최대 UL SIR 및 최소 UL SIR을 포함한다. 본 발명의 일 구현예에서, 요청 메시지와 응답 메시지에 대하여 이들 두 메시지가 많은 공통 정보를 포함하기 때문에 단일 데이터 구조는 사용된다.

선택된 CCTrCH에 대한 서비스 유형이 NRT인 경우(단계 1312), 셀 내에서 NRT에 대한 이용가능한 타임슬롯이 결정된다(단계 1346). 이용가능한 타임슬롯이 이용가능하지 않은 경우(단계 1348), 상태 플래그는 실패 조건을 나타내도록 설정되어(단계 1318) 프로지서가 종료한다(단계 1320). 이용가능한 타임슬롯이 있는 경우(단계 1348), 선택된 CCTrCH에 대한 BLER이 결정된다(단계 1350). NRT 서비스에 대한 적합한 모든 데이터 레이트가 결정되고(단계 1352) 가장 높은 데이터 레이트가 선택된다(단계 1354). 선택된 데이터 레이트에 대한 코드 세트가 획득되고(단계 1356) 선택된 CCTrCH에 대한 통상의 임시 DCH가 할당되어 발견된 경우 최적 솔루션이 기록된다(단계 1358). 단계 1328과 단계 1358은 거의 동일하며, NRT 서비스에서는 DCH는 임시적이다.

자원 할당이 성공적이지 않은 경우(단계 1360), 검사할 추가 데이터 레이트가 있는지를 판정한다(단계 1362). 검사할 다른 데이터 레이트가 없는 경우, 상태 플래그는 실패 조건을 나타내도록 설정되어(단계 1318) 프로시저가 종료한다(단계 1320). 검사할 다른 데이터 레이트가 있는 경우(단계 1362), 다음으로 가장 높은 데이터 레이트가 선택되어(단계 1364) 프로시저가 단계 1356으로 진행한다. 자원 할당이 성공적인 경우(단계 1360), 프로시저는 상술한 바와 같이 단계 1332로 진행한다.

단계 1306, 1336, 및 1338에 관련하여 어느 방향(DL 또는 UL)이든 우선 수행될 수 있다. 상술한 바와 같이, DL 방향이 UL 방향 이전에 검사된다. 프로시저(1300)는 UL이 DL 이전에 검사된 경우에 동일한 방식으로 동작할 수 있다.

단계 1328과 1358은 F-DCA 알고리즘의 채널 할당 펑션을 호출하는 것에 관한 것으로서, 이러한 코어 펑션은 신호 독립적이고 도 3a 및 도 3b를 참조하여 상술되어 있다.

바람직한 실시예는 시분할 듀플렉스(TDD) 모드를 사용하는 제3 세대 파트너십 프로그램(3GPP) 광대역 코드 분할 다중 액세스(W-CDMA) 시스템에 관련하여 설명하지만, 이 실시예는 임의의 하이브리드 코드 분할 다중 액세스(CDMA)/시분할 다중 액세스(TDMA) 통신 시스템에 적용가능하다. 또한, 몇몇 실시예는 3GPP W-CDMA의 제안된 주파수 분할 듀플렉스(FDD) 모드와 같이, 통상 빔 형성을 사용하여 CDMA 시스템에 적용가능한다. 본 발명의 특정 실시예가 도시되어 설명되었지만, 많은 변형 및 변경이 본 발명의 범위를 벗어나지 않으면서 당업자에 의해 행해질 수 있다. 상술한 설명은 임의의 방식으로 특정 발명을 예시하는 것으로서 이에 한정하지 않는다.

본 발명에 의하면, RT와 NRT 서비스에 적합하고 공지된 알고리즘의 단점을 극복하는 F-DCA CAC 알고리즘의 최적화된 구현을 제공할 수 있다. 또한, 개선된 이스케이프 메커니즘과 백그라운드 간섭 감소 프로시저의 구현을 제공할 수 있다. 또한, RT와 NRT 서비스에 적합하고, 공지된 알고리즘의 단점을 극복하는 무선 링크 추가와 무선 링크 재구성에 대한 F-DCA CAC 알고리즘의 최적화된 구현예를 제공할 수 있다.

도 1은 무선 링크 설정을 위한 F-DCA CAC 알고리즘의 개관을 나타내는 도면.

도 2a 내지 도 2c는 도 1에 도시한 무선 링크 설정을 위한 F-DCA CAC 알고리즘의 흐름도.

도 3a 및 도 3b는 도 2에 도시한 F-DCA CAC 알고리즘에 대한 채널 할당 펑션의 알고리즘을 나타내는 도면.

도 4는 본 발명에 따른 F-DCA 이스케이프 프로시저의 개관을 나타내는 도면.

도 5a 및 도 5b는 도 4에 도시한 F-DCA 이스케이프 프로시저의 흐름도.

도 6은 도 5a 및 도 5b에 도시한 F-DCA 이스케이프 프로시저에 대한 채널 할당 펑션의 흐름도의 제1 부분을 나타내는 도면.

도 7은 본 발명에 따른 F-DCA 백그라운드 간섭 감소 프로시저의 개관을 나타내는 도면.

도 8a 및 도 8b는 도 7에 도시한 F-DCA 백그라운드 간섭 감소 프로시저의 흐름도.

도 9는 본 발명에 따른 무선 링크 추가에 대한 F-DCA CAC 프로시저의 개관을 나타내는 도면.

도 10a 내지 도 10c는 도 9에 도시한 F-DCA CAC 프로시저의 흐름도.

도 11은 본 발명에 따른 무선 링크 재구성에 대한 F-DCA CAC 프로시저의 개관을 나타내는 도면.

도 12는 도 11에 도시한 무선 링크 재구성에 대한 F-DCA CAC 프로시저의 흐름도.

도 13a 내지 도 13c는 도 12에 도시한 무선 링크 재구성에 대한 F-DCA CAC 프로시저의 물리 채널 할당 프로시저의 흐름도.

Claims

무선 통신 시스템에서의 고속 동적 채널 할당 호 수락 제어(fast dynamic channel allocation call admission control) 방법에 있어서,

프리 코드 할당 프로세스(pre-code allocation process);

신호 독립 코드 할당 프로세스 - 상기 신호 독립 코드 할당 프로세스는,

셀 내의 코드 세트의 이용가능성을 점검하는 단계;

이용가능한 타임슬롯에 대한 타임슬롯 시퀀스를 생성하는 단계;

타임슬롯 시퀀스에서 이용가능한 타임슬롯에 코드 세트를 할당하되, 성공적인 할당이 솔루션인 단계;

각 솔루션에 대하여 간섭 신호 코드 전력(ISCP)을 계산하는 단계; 및

가장 적은 가중치의 ISCP를 갖는 솔루션을 최적 솔루션으로서 선택하는 단계를 포함함 - 및

포스트 코드 할당 프로세스(post-code allocation process)

를 포함하는 고속 동적 채널 할당 호 수락 제어 방법.
제1항에 있어서, 상기 호 수락 제어는 무선 링크 설정을 위한 것으로서, 상기 프리 코드 할당 프로세스는,

요청 메시지를 수신하는 단계;

상기 요청 메시지를 처리하는 단계;

노드 B 측정치를 중앙 집중 데이터베이스로부터 획득하는 단계; 및

상기 중앙 집중 데이터베이스로부터 이용가능한 타임슬롯을 획득하는 단계를 포함하는 것인 고속 동적 채널 할당 호 수락 제어 방법.
제2항에 있어서, 상기 처리 단계는,

상기 요청 메시지로부터 무선 송수신 유닛(WTRU) 측정치를 판독하는 단계;

상기 요청 메시지로부터 WTRU 코드 복합 전송 채널 정보와 전용 채널 정보를 판독하는 단계;

상기 요청 메시지로부터 WTRU 성능 정보를 판독하는 단계; 및

상기 요청 메시지에 포함된 요청 데이터 레이트에 기초하여, 상기 중앙 집중 데이터베이스로부터 코드 세트를 획득하는 단계를 포함하는 것인 고속 동적 채널 할당 호 수락 제어 방법.
제1항에 있어서, 상기 포스트 코드 할당 프로세스는,

중앙 집중 데이터베이스에 할당 정보를 저장하는 단계; 및

응답 메시지를 생성하는 단계를 포함하는 것인 고속 동적 채널 할당 호 수락 제어 방법.
제4항에 있어서, 상기 호 수락 제어는 무선 링크 설정을 위한 것으로서, 상기 저장 단계는,

무선 송수신 유닛(WTRU) 엔티티를 상기 데이터베이스에 생성하는 단계;

상기 요청 메시지로부터의 WTRU 정보를 상기 데이터베이스에 기록하는 단계; 및

물리 채널 정보를 상기 데이터베이스에 기록하는 단계를 포함하는 것인 고속 동적 채널 할당 호 수락 제어 방법.
제4항에 있어서, 상기 호 수락 제어는 무선 링크 설정을 위한 것으로서, 상기 생성 단계는,

전력 제어 정보를 상기 응답 메시지에 추가하는 단계; 및

물리 채널 정보를 상기 응답 메시지에 추가하는 단계를 포함하는 것인 고속 동적 채널 할당 호 수락 제어 방법.
제4항에 있어서, 상기 호 수락 제어는 무선 링크 추가를 위한 것으로서, 상기 저장 단계는,

상기 요청 메시지로부터의 새로운 무선 링크 정보를 상기 데이터베이스에 기록하는 단계; 및

물리 채널 정보를 상기 데이터베이스에 기록하는 단계를 포함하는 것인 고속 동적 채널 할당 호 수락 제어 방법.
제4항에 있어서, 상기 호 수락 제어는 무선 링크 추가를 위한 것으로서, 상기 생성 단계는,

코드 복합 전송 채널 정보를 상기 응답 메시지에 추가하는 단계;

물리 채널 정보를 상기 응답 메시지에 추가하는 단계;

전용 채널 정보를 상기 응답 메시지에 추가하는 단계;

업링크 타임슬롯 ISCP 정보를 상기 응답 메시지에 추가하는 단계; 및

전력 제어 정보를 상기 응답 메시지에 추가하는 단계를 포함하는 것인 고속 동적 채널 할당 호 수락 제어 방법.
제1항에 있어서, 상기 프리 코드 할당 프로세스는,

요청 메시지를 수신하는 단계;

상기 요청 메시지를 처리하는 단계; 및

중앙 집중 데이터베이스로부터 시스템 정보를 검색하는 단계를 포함하는 것인 고속 동적 채널 할당 호 수락 제어 방법.
제9항에 있어서, 상기 호 수락 제어는 무선 링크 추가를 위한 것으로서, 상기 처리 단계는,

상기 요청 메시지로부터 무선 송수신 유닛(WTRU) 측정치를 판독하는 단계; 및

상기 요청 메시지로부터 WTRU 식별, 새로운 무선 링크 식별, 새로운 셀 식별을 검색하는 단계를 포함하는 것인 고속 동적 채널 할당 호 수락 제어 방법.
제9항에 있어서, 상기 호 수락 제어는 무선 링크 추가를 위한 것으로서, 상기 검색 단계는,

새로운 셀에 대한 노드 B 측정치를 검색하는 단계;

오래된 셀 식별을 획득하는 단계;

무선 송수신 유닛(WTRU) 코드 복합 전송 채널(CCTrCH) 정보와 전용 채널 정보를 판독하는 단계;

WTRU 성능 정보를 검색하는 단계;

상기 새로운 셀에서 이용가능한 타임슬롯의 리스트를 검색하는 단계;

CCTrCH에 대한 데이터 레이트를 검색하는 단계; 및

상기 요청된 데이터 레이트에 대한 코드 세트의 리스트를 검색하는 단계를 포함하는 것인 고속 동적 채널 할당 호 수락 제어 방법.
제9항에 있어서, 상기 호 수락 제어는 무선 링크 재구성을 위한 것으로서, 상기 처리 단계는,

상기 요청 메시지로부터 무선 송수신 유닛(WTRU) 측정치를 판독하는 단계; 및

상기 요청 메시지로부터 WTRU 코드 복합 전송 채널 정보와 전용 채널 정보를 판독하는 단계를 포함하는 것인 고속 동적 채널 할당 호 수락 제어 방법.
제9항에 있어서, 상기 호 수락 제어는 무선 링크 재구성을 위한 것으로서, 상기 검색 단계는,

무선 송수신 유닛(WTRU) 성능 정보를 검색하는 단계;

상기 중앙 집중 데이터베이스로부터 노드 B 측정치를 검색하는 단계;

상기 중앙 집중 데이터베이스로부터 이용가능한 타임슬롯의 리스트를 검색하는 단계; 및

상기 중앙 집중 데이터베이스로부터 코드 세트의 리스트를 검색하는 단계를 포함하는 것인 고속 동적 채널 할당 호 수락 제어 방법.
제1항에 있어서, 상기 호 수락 제어는 무선 링크 재구성을 위한 것으로서, 상기 포스트 코드 할당 프로세스는,

중앙 집중 데이터베이스에서 무선 송수신 유닛(WTRU) 정보를 갱신하는 단계; 및

응답 메시지를 생성하는 단계를 포함하는 것인 고속 동적 채널 할당 호 수락 제어 방법.
제14항에 있어서, 상기 갱신 단계는,

새로운 코드 복합 전송 채널(CCTrCH) 정보와 관련 물리 채널 할당 정보를 상기 중앙 집중 데이터베이스에 기록하는 단계를 포함하는 것인 고속 동적 채널 할당 호 수락 제어 방법.
제14항에 있어서, 상기 생성 단계는,

전력 제어 정보를 상기 응답 메시지에 추가하는 단계; 및

물리 채널 할당 정보를 상기 응답 메시지에 추가하는 단계를 포함하는 것인 고속 동적 채널 할당 호 수락 제어 방법.
무선 통신 시스템에서의 고속 동적 채널 할당 호 수락 제어(CAC) 방법에 있어서,

상기 CAC 펑션을 개시하는 요청 메시지를 수신하는 단계;

상기 요청 메시지를 처리하는 단계;

중앙 집중 데이터베이스로부터 노드 B 측정치를 획득하는 단계;

상기 중앙 집중 데이터베이스로부터 이용가능한 타임슬롯의 리스트와 코드 세트의 리스트를 검색하는 단계;

타임슬롯 시퀀스에서 이용가능한 타임슬롯에 코드 세트를 할당하는 단계;

상기 중앙 집중 데이터베이스에 상기 할당 정보를 저장하는 단계; 및

상기 코드 할당 프로세스의 결과와 함께 응답 메시지를 전송하는 단계

를 포함하는 고속 동적 채널 할당 호 수락 제어 방법.
제17항에 있어서, 상기 처리 단계는,

상기 요청 메시지로부터 무선 송수신 유닛(WTRU) 측정치, WTRU 코드 복합 전송 채널 정보, 및 전용 채널 정보를 판독하는 단계를 포함하는 것인 고속 동적 채널 할당 호 수락 제어 방법.
제18항에 있어서, 상기 WTRU 측정치는 다운링크 간섭 신호 코드 전력을 포함하는 것인 고속 동적 채널 할당 호 수락 제어 방법.
제17항에 있어서, 상기 검색 단계는 상기 중앙 집중 데이터베이스로부터 노드 B 측정치를 판독하는 단계를 더 포함하는 것인 고속 동적 채널 할당 호 수락 제어 방법.
제20항에 있어서, 상기 노드 B 측정치는,

업링크 간섭 신호 코드 전력과 다운링크 전송 캐리어 전력을 포함하는 공통 측정치; 및

다운링크 전송 코드 전력을 포함하는 전용 측정치를 포함하는 것인 고속 동적 채널 할당 호 수락 제어 방법.
제17항에 있어서, 상기 할당 단계는,

상기 셀 내의 코드 세트의 이용가능성을 점검하는 단계;

상기 이용가능한 타임슬롯의 리스트로부터 타임슬롯 시퀀스를 생성하는 단계; 및

타임슬롯 시퀀스에서 이용가능한 타임슬롯에 코드 세트를 할당하여 솔루션을 발견하되, 성공적인 할당이 솔루션인 단계를 포함하는 것인 고속 동적 채널 할당 호 수락 제어 방법.
제22항에 있어서, 상기 할당 단계는,

상기 솔루션에 대한 간섭 신호 코드 전력(ISCP) 값을 계산하는 단계; 및

가장 적은 가중치의 ISCP 값을 갖는 솔루션을 최적 솔루션으로서 선택하는 단계를 포함하는 것인 고속 동적 채널 할당 호 수락 제어 방법.
제17항에 있어서, 상기 저장 단계는,

무선 송수신 유닛(WTRU) 엔티티를 상기 중앙 집중 데이터베이스에 생성하는 단계;

상기 요청 메시지로부터의 WTRU 정보를 상기 중앙 집중 데이터베이스에 기록하는 단계; 및

물리 채널 정보를 상기 중앙 집중 데이터베이스에 기록하는 단계를 포함하는 것인 고속 동적 채널 할당 호 수락 제어 방법.
제24항에 있어서, 상기 중앙 집중 데이터베이스에 기록된 상기 WTRU 정보는,

상기 WTRU 식별;

트랜잭션 식별;

프레임 당 최대 타임슬롯 개수와 타임슬롯 당 최대 업링크 물리 채널 개수를 포함하는 업링크 WTRU 성능 정보;

프레임 당 최대 타임슬롯 개수와 타임슬롯 당 최대 다운링크 물리 채널의 개수를 포함하는 다운링크 WTRU 성능 정보; 및

무선 링크 정보를 포함하는 것인 고속 동적 채널 할당 호 수락 제어 방법.
제25항에 있어서, 상기 무선 링크 정보는,

상기 무선 링크 식별;

셀 식별;

업링크 코드 복합 전송 채널(CCTrCH) 정보;

다운링크 CCTrCH 정보를 포함하는 것인 고속 동적 채널 할당 호 수락 제어 방법.
제26항에 있어서, 상기 CCTrCH 정보는,

CCTrCH 식별;

CCTrCH 상태;

CCTrCH 신호 대 간섭비 타겟;

보장된 데이터 레이트;

허용된 데이터 레이트; 및

전용 물리 채널 정보를 포함하는 것인 고속 동적 채널 할당 호 수락 제어 방법.
제27항에 있어서, 상기 전용 물리 채널 정보는,

전용 물리 채널 타임슬롯 정보;

반복 주기값; 및

반복 길이값을 포함하는 것인 고속 동적 채널 할당 호 수락 제어 방법.
제28항에 있어서, 상기 전용 물리 채널 정보는,

타임슬롯 넘버;

미드앰블 시프트 및 버스트 유형(midamble shift and burst type);

전송 포맷 결합 표시 존재(transport format combination indicator presence); 및

코드 정보를 포함하는 것인 고속 동적 채널 할당 호 수락 제어 방법.
제29항에 있어서, 상기 코드 정보는,

채널화된 코드;

코드 사용 상태;

전용 물리 채널 식별; 및

코드 신호 대 간섭 타겟을 포함하는 것인 고속 동적 채널 할당 호 수락 제어 방법.
제17항에 있어서, 상기 전송 단계는,

상기 응답 메시지를 전력 제어 정보와 물리 채널 정보로 채우는 단계를 포함하는 것인 고속 동적 채널 할당 호 수락 제어 방법.
제31항에 있어서, 상기 전력 제어 정보는,

업링크(UL) 타겟 신호 대 간섭비(SIR);

최대 UL SIR;

최소 UL SIR;

초기 다운링크(DL) 전송 전력;

최소 DL 전송 전력; 및

최대 허용 UL 전송 전력을 포함하는 것인 고속 동적 채널 할당 호 수락 제어 방법.
제31항에 있어서, 상기 물리 채널 정보는,

타임슬롯의 리스트; 및

각 타임슬롯에서 채널화된 코드를 포함하는 것인 고속 동적 채널 할당 호 수락 제어 방법.
무선 통신 시스템에서 고속 동적 채널 할당 이스케이프 프로시저를 구현하는 방법에 있어서,

프리 코드 할당 프로시저;

신호 독립 코드 할당 프로시저 - 상기 신호 독립 코드 할당 프로시저는,

셀 내의 코드 세트의 이용가능성을 점검하는 단계;

후보 타임슬롯의 전송 전력을 점검하는 단계;

다른 타임슬롯에 대한 간섭 신호 코드 전력(ISCP)이 상기 후보 타임슬롯의 ISCP보다 적은 지를 점검하는 단계;

이용가능한 타임슬롯에 대한 타임슬롯 시퀀스를 생성하는 단계;

타임슬롯 시퀀스에서 이용가능한 타임슬롯을 코드 세트에 할당하되, 성공적인 할당이 솔루션인 단계;

각 솔루션에 대한 상기 ISCP를 계산하는 단계; 및

가장 적은 가중치의 ISCP를 갖는 솔루션을 최적 솔루션으로서 선택하는 단계를 포함함 - ; 및

포스트 코드 할당 프로시저

를 포함하는 고속 동적 채널 할당 이스케이프 프로시저 구현 방법.
제34항에 있어서, 상기 프리 코드 할당 프로시저는,

트리거 신호를 수신하는 단계;

무선 송수신 유닛(WTRU) 측정치와 노드 B 측정치를 획득하는 단계;

중앙 집중 데이터베이스로부터 셀 구성 정보와 WTRU 정보를 검색하는 단계;

재할당되어야 하는 후보 코드 복합 전송 채널을 결정하는 단계;

재할당되어야 하는 후보 코드 세트를 결정하는 단계; 및

상기 중앙 집중 데이터베이스로부터 상기 이용가능한 타임슬롯의 리스트를 획득하는 단계를 포함하는 것인 고속 동적 채널 할당 이스케이프 프로시저 구현 방법.
제34항에 있어서, 상기 포스트 코드 할당 프로시저는,

새로운 할당 정보를 중앙 집중 데이터베이스에 저장하는 단계; 및

물리 채널 재구성 요청 메시지를 생성하는 단계를 포함하는 것인 고속 동적 채널 할당 이스케이프 프로시저 구현 방법.
무선 통신 시스템에서 고속 동적 채널 할당 이스케이프 프로시저를 구현하는 방법에 있어서,

상기 이스케이프 프로시저를 개시하는 트리거 신호를 수신하는 단계;

상기 트리거 신호를 처리하는 단계;

중앙 집중 데이터베이스로부터 무선 송수신 유닛(WTRU) 측정치를 검색하는 단계;

상기 중앙 집중 데이터베이스로부터 노드 B 측정치를 검색하는 단계;

재할당되어야 하는 물리 자원을 결정하는 단계;

상기 중앙 집중 데이터베이스로부터 이용가능한 타임슬롯의 리스트를 검색하는 단계;

상기 중앙 집중 데이터베이스로부터 WTRU 성능 정보를 검색하는 단계;

타임슬롯 시퀀스에서 이용가능한 타임슬롯에 코드 세트를 할당하는 단계;

상기 중앙 집중 데이터베이스에 상기 할당 정보를 저장하는 단계; 및

상기 할당 정보를 포함하는 물리 채널 재구성 요청 메시지를 전송하는 단계

를 포함하는 고속 동적 채널 할당 이스케이프 프로시저 구현 방법.
제37항에 있어서, 상기 WTRU 측정치는 다운링크 간섭 신호 코드 전력을 포함하는 것인 고속 동적 채널 할당 이스케이프 프로시저 구현 방법.
제37항에 있어서, 상기 노드 B 측정치는,

업링크 간섭 신호 코드 전력과 다운링크 전송 캐리어 전력을 포함하는 공통 측정치; 및

다운링크 전송 코드 전력을 포함하는 전용 측정치를 포함하는 것인 고속 동적 채널 할당 이스케이프 프로시저 구현 방법.
제37항에 있어서, 상기 결정 단계는,

재할당되어야 하는 후보 코드 복합 전송 채널(CCTrCH)를 결정하는 단계;

재할당되어야 하는 후보 코드 세트를 결정하는 단계; 및

재할당되어야 하는 이용가능한 타임슬롯의 리스트를 검색하는 단계를 포함하는 것인 고속 동적 채널 할당 이스케이프 프로시저 구현 방법.
제40항에 있어서, 재할당되어야 하는 상기 후보 CCTrCH는 상기 이스케이프 프로시저가 트리거되는 방식에 의해 결정되는 것인 고속 동적 채널 할당 이스케이프 프로시저 구현 방법.
제41항에 있어서, 상기 이스케이프 프로시저는 타임슬롯 내에서 WTRU의 지나치게 높은 다운링크(DL) 간섭 신호 코드 전력(ISCP)에 의해 트리거되되, 상기 DL ISCP는 상기 WTRU 측정치에 포함되고,

상기 후보 CCTrCH는 상기 타임슬롯에서의 상기 WTRU의 CCTrCH인 것인 고속 동적 채널 할당 이스케이프 프로시저 구현 방법.
제41항에 있어서, 상기 이스케이프 프로시저는 타임슬롯 내에서 지나치게 높은 업링크(UL) 간섭 신호 코드 전력(ISCP)에 의해 트리거되되, 상기 UL ISCP는 상기 노드 B 측정치에 포함되고,

상기 후보 CCTrCH는 가장 높은 신호 대 간섭비 타겟과 경로 손실의 합을 갖는 코드를 구비하는 CCTrCH인 것인 고속 동적 채널 할당 이스케이프 프로시저 구현 방법.
제41항에 있어서, 상기 이스케이프 프로시저는 상기 노드 B 측정치에 포함되는, 타임슬롯 내의 지나치게 높은 노드 B 전송 캐리어 전력에 의해 트리거되고,

상기 후보 CCTrCH는 가장 높은 노드 B 전송 코드 전력을 갖는 코드를 구비하는 CCTrCH인 것인 고속 동적 채널 할당 이스케이프 프로시저 구현 방법.
제40항에 있어서, 상기 후보 코드 세트는 상기 주어진 타임슬롯의 갱신된 ISCP가 ISCP 임계치보다 적은지 여부, 또는 이러한 코드 세트가 링크 문제를 갖는 타임슬롯으로부터 제거된 후에 상기 갱신된 타임슬롯 전송 전력이 상기 전송 전력 임계치보다 적은지 여부에 따라 결정되는 것인 고속 동적 채널 할당 이스케이프 프로시저 구현 방법.
제37항에 있어서, 상기 WTRU 성능 정보는,

상기 업링크 WTRU 성능 정보; 및

상기 다운링크 WTRU 성능 정보를 포함하는 것인 고속 동적 채널 할당 이스케이프 프로시저 구현 방법.
제46항에 있어서, 상기 업링크 WTRU 성능 정보는,

프레임 당 최대 업링크 타임슬롯 개수; 및

타임슬롯 당 최대 업링크 물리 채널 개수를 포함하는 것인 고속 동적 채널 할당 이스케이프 프로시저 구현 방법.
제46항에 있어서, 상기 다운링크 WTRU 성능 정보는,

프레임 당 최대 다운링크 타임슬롯 개수; 및

프레임 당 최대 다운링크 물리 채널 개수를 포함하는 것인 고속 동적 채널 할당 이스케이프 프로시저 구현 방법.
제37항에 있어서, 상기 할당 단계는,

셀 내의 코드 세트의 이용가능성을 점검하는 단계;

후보 타임슬롯의 전송 전력을 점검하는 단계;

다른 타임슬롯에 대한 간섭 신호 코드 전력(ISCP)이 상기 후보 타임슬롯의 ISCPS보다 적은지를 점검하는 단계;

상기 이용가능한 타임슬롯의 리스트로부터 타임슬롯 시퀀스를 생성하는 단계; 및

타임슬롯 시퀀스에서 이용가능한 타임슬롯에 코드 세트를 할당하여 솔루션을 발견하되, 성공적인 할당이 솔루션인 단계를 포함하는 것인 고속 동적 채널 할당 이스케이프 프로시저 구현 방법.
제49항에 있어서, 상기 할당 단계는,

각 솔루션에 대한 ISCP 값을 계산하는 단계; 및

가장 적은 가중치의 ISCP 값을 갖는 솔루션을 최적 솔루션으로서 선택하는 단계를 더 포함하는 것인 고속 동적 채널 할당 이스케이프 프로시저 구현 방법.
제37항에 있어서, 상기 저장 단계는 상기 중앙 집중 데이터베이스에 물리 채널 정보를 기록하는 단계를 포함하는 것인 고속 동적 채널 할당 이스케이프 프로시저 구현 방법.
제51항에 있어서, 상기 물리 채널 정보는,

전용 물리 채널 타임슬롯 정보;

반복 주기값; 및

반복 길이값을 포함하는 것인 고속 동적 채널 할당 이스케이프 프로시저 구현 방법.
제52항에 있어서, 상기 전용 물리 채널 타임슬롯 정보는,

타임슬롯 넘버;

미드앰블 시프트 및 버스트 유형;

전송 포맷 결합 표시 존재; 및

코드 정보를 포함하는 것인 고속 동적 채널 할당 이스케이프 프로시저 구현 방법.
제53항에 있어서, 상기 코드 정보는,

채널화된 코드;

코드 사용 상태;

전용 물리 채널 식별; 및

코드 신호 대 간섭 타겟을 포함하는 것인 고속 동적 채널 할당 이스케이프 프로시저 구현 방법.
제37항에 있어서, 상기 전송 단계는 상기 물리 채널 재구성 요청 메시지를 채우는 단계를 포함하는 것인 고속 동적 채널 할당 이스케이프 프로시저 구현 방법.
제55항에 있어서, 상기 물리 채널 재구성 요청 메시지는,

상기 WTRU 식별;

제어 무선 네트워크 제어기 식별;

무선 링크 식별;

무선 자원 제어 트랜잭션 식별;

업링크 코드 복합 전송 채널(CCTrCH) 정보; 및

다운링크 CCTrCH 정보를 포함하는 것인 고속 동적 채널 할당 이스케이프 프로시저 구현 방법.
제56항에 있어서, 상기 CCTrCH 정보는 전용 물리 채널(DPCH) 정보를 포함하는 것인 고속 동적 채널 할당 이스케이프 프로시저 구현 방법.
제57항에 있어서, 상기 DPCH 정보는 DPCH 타임슬롯 정보를 포함하는 것인 고속 동적 채널 할당 이스케이프 프로시저 구현 방법.
제58항에 있어서, 상기 DPCH 타임슬롯 정보는,

타임슬롯 넘버;

미드앰블 시프트 및 버스트 유형;

전송 포맷 결합 표시 존재; 및

코드 정보를 포함하는 것인 고속 동적 채널 할당 이스케이프 프로시저 구현 방법.
제59항에 있어서, 상기 코드 정보는,

상기 DPCH 식별; 및

상기 채널화된 코드를 포함하는 것인 고속 동적 채널 할당 이스케이프 프로시저 구현 방법.
무선 통신 시스템에서 고속 동적 채널 할당 백그라운드 간섭 감소 프로시저를 구현하는 방법에 있어서,

프리 코드 할당 프로시저;

신호 독립 코드 할당 프로시저 - 상기 신호 독립 코드 할당 프로시저는,

셀 내의 코드 세트의 이용가능성을 점검하는 단계;

후보 타임슬롯의 전송 전력을 점검하는 단계;

이용가능한 타임슬롯에 대한 타임슬롯 시퀀스를 생성하는 단계;

타임슬롯 시퀀스에서 이용가능한 타임슬롯에 코드 세트를 할당하되, 성공적인 할당이 솔루션인 단계;

각 솔루션에 대하여 간섭 신호 코드 전력(ISCP)을 계산하는 단계; 및

가장 적은 가중치의 ISCP를 갖는 솔루션을 최적 솔루션으로서 선택하는 단계를 포함함 - ; 및

포스트 코드 할당 프로시저

를 포함하는 고속 동적 채널 할당 백그라운드 간섭 감소 프로시저 구현 방법.
제61항에 있어서, 상기 프리 코드 할당 프로시저는,

트리거 신호를 수신하는 단계;

노드 B 측정치를 획득하는 단계;

셀 구성 정보를 검색하는 단계

재할당되어야 하는 양 방향에 대한 후보 타임슬롯을 결정하는 단계;

재할당되어야 하는 각 방향에 대한 후보 코드 세트를 결정하는 단계;

중앙 집중 데이터베이스로부터 무선 송수신 유닛 정보를 획득하는 단계; 및

상기 중앙 집중 데이터베이스로부터 상기 이용가능한 타임슬롯의 리스트를 획득하는 단계를 포함하는 것인 고속 동적 채널 할당 백그라운드 간섭 감소 프로시저 구현 방법.
제61항에 있어서, 상기 포스트 코드 할당 프로시저는,

재할당 정보를 중앙 집중 데이터베이스에 저장하는 단계; 및

물리 채널 재구성 요청 메시지를 생성하는 단계를 포함하는 것인 고속 동적 채널 할당 백그라운드 간섭 감소 프로시저 구현 방법.
무선 통신 시스템에서 고속 동적 채널 할당 백그라운드 간섭 감소 프로시저를 구현하는 방법에 있어서,

상기 백그라운드 간섭 감소 프로시저를 개시하는 트리거 신호를 수신하는 단계;

중앙 집중 데이터베이스로부터 시스템 측정치를 검색하는 단계;

재할당되어야 하는 물리 자원을 결정하는 단계;

상기 중앙 집중 데이터베이스로부터 이용가능한 타임슬롯의 리스트를 검색하는 단계;

상기 중앙 집중 데이터베이스로부터 무선 송수신 유닛(WTRU) 성능 정보를 검색하는 단계;

타임슬롯 시퀀스에서 이용가능한 타임슬롯에 코드 세트를 할당하는 단계;

상기 중앙 집중 데이터베이스에 상기 재할당 정보를 저장하는 단계; 및

상기 재할당 정보를 포함하는 물리 채널 재구성 요청 메시지를 전송하는 단계

를 포함하는 고속 동적 채널 할당 백그라운드 간섭 감소 프로시저 구현 방법.
제64항에 있어서, 상기 검색 단계는,

상기 중앙 집중 데이터베이스로부터 WTRU 측정치를 판독하는 단계; 및

상기 중앙 집중 데이터베이스로부터 노드 B 측정치를 판독하는 단계를 포함하는 것인 고속 동적 채널 할당 백그라운드 간섭 감소 프로시저 구현 방법.
제65항에 있어서, 상기 WTRU 측정치는 다운링크 간섭 신호 코드 전력을 포함하는 것인 고속 동적 채널 할당 백그라운드 간섭 감소 프로시저 구현 방법.
제65항에 있어서, 상기 노드 B 측정치는,

업링크 신호 간섭 신호 코드 전력과 다운링크 전송 캐리어 전력을 포함하는 공통 측정치; 및

다운링크 전송 코드 전력을 포함하는 전용 측정치를 포함하는 것인 고속 동적 채널 할당 백그라운드 간섭 감소 프로시저 구현 방법.
제64항에 있어서, 상기 결정 단계는,

재할당되어야 하는 후보 타임슬롯, 업링크 방향의 하나의 타임슬롯과 다운링크 방향의 하나의 타임슬롯을 결정하는 단계; 및

재할당되어야 하는 후보 타임슬롯에서 후보 코드 세트를 결정하는 단계를 포함하는 것인 고속 동적 채널 할당 백그라운드 간섭 감소 프로시저 구현 방법.
제68항에 있어서, 상기 후보 타임슬롯은 가장 낮은 성능 지수를 갖는 타임슬롯인 것인 고속 동적 채널 할당 백그라운드 간섭 감소 프로시저 구현 방법.
제68항에 있어서, 상기 후보 코드 세트는 가장 낮은 성능 지수를 갖는 코드 세트인 것인 고속 동적 채널 할당 백그라운드 간섭 감소 프로시저 구현 방법.
제64항에 있어서, 상기 WTRU 성능 정보는,

프레임 당 최대 타임슬롯 개수와 타임슬롯 당 최대 업링크 물리 채널 개수를 포함하는 업링크 WTRU 성능 정보; 및

프레임 당 최대 타임슬롯 개수와 프레임 당 최대 다운링크 물리 채널 개수를 포함하는 다운링크 WTRU 성능 정보를 포함하는 것인 고속 동적 채널 할당 백그라운드 간섭 감소 프로시저 구현 방법.
제64항에 있어서, 상기 할당 단계는,

셀 내의 코드 세트의 이용가능성을 점검하는 단계;

후보 타임슬롯의 전송 전력을 점검하는 단계;

상기 이용가능한 타임슬롯의 리스트로부터 타임슬롯 시퀀스를 생성하는 단계; 및

타임슬롯 시퀀스 내에서 이용가능한 타임슬롯에 코드 세트를 할당하여 솔루션을 발견하되, 성공적인 할당이 솔루션인 단계를 포함하는 것인 고속 동적 채널 할당 백그라운드 간섭 감소 프로시저 구현 방법.
제72항에 있어서, 상기 할당 단계는,

상기 솔루션에 대한 간섭 신호 코드 전력(ISCP) 값을 계산하는 단계; 및

가장 적은 가중치의 ISCP 값을 갖는 솔루션을 최적 솔루션으로서 선택하는 단계를 더 포함하는 것인 고속 동적 채널 할당 백그라운드 간섭 감소 프로시저 구현 방법.
제64항에 있어서, 상기 저장 단계는 상기 중앙 집중 데이터베이스에 물리 채널 정보를 기록하는 단계를 포함하는 것인 고속 동적 채널 할당 백그라운드 간섭 감소 프로시저 구현 방법.
제74항에 있어서, 상기 물리 채널 정보는,

전용 물리 채널 타임슬롯 정보;

반복 주기값; 및

반복 길이값을 포함하는 것인 고속 동적 채널 할당 백그라운드 간섭 감소 프로시저 구현 방법.
제75항에 있어서, 상기 전용 물리 채널 타임슬롯 정보는,

타임슬롯 넘버;

미드앰블 시프트 및 버스트 유형;

전송 포맷 결합 표시 존재; 및

코드 정보를 포함하는 것인 고속 동적 채널 할당 백그라운드 간섭 감소 프로시저 구현 방법.
제76항에 있어서, 상기 코드 정보는,

채널화된 코드;

코드 사용 상태;

전용 물리 채널 식별; 및

코드 신호 대 간섭 타겟을 포함하는 것인 고속 동적 채널 할당 백그라운드 간섭 감소 프로시저 구현 방법.
제64항에 있어서, 상기 전송 단계는 상기 물리 채널 재구성 요청 메시지를 채우는 단계를 포함하는 것인 고속 동적 채널 할당 백그라운드 간섭 감소 프로시저 구현 방법.
제78항에 있어서, 상기 물리 채널 재구성 메시지는,

WTRU 식별;

제어하는 무선 네트워크 제어기 식별;

무선 링크 식별;

무선 자원 제어 식별;

업링크 코드 복합 전송 채널(CCTrCH) 정보; 및

다운링크 CCTrCH 정보를 포함하는 것인 고속 동적 채널 할당 백그라운드 간섭 감소 프로시저 구현 방법.
제79항에 있어서, 상기 CCTrCH 정보는 전용 물리 채널(DPCH) 정보를 포함하는 것인 고속 동적 채널 할당 백그라운드 간섭 감소 프로시저 구현 방법.
제80항에 있어서, 상기 DPCH 정보는 DPCH 타임슬롯 정보를 포함하는 것인 고속 동적 채널 할당 백그라운드 간섭 감소 프로시저 구현 방법.
제81항에 있어서, 상기 DPCH 타임슬롯 정보는,

타임슬롯 넘버;

미드앰블 시프트 및 버스트 유형;

전송 포맷 결합 표시 존재; 및

코드 정보를 포함하는 것인 고속 동적 채널 할당 백그라운드 간섭 감소 프로시저 구현 방법.
제82항에 있어서, 상기 코드 정보는,

DPCH 식별; 및

채널화 코드를 포함하는 것인 고속 동적 채널 할당 백그라운드 간섭 감소 프로시저 구현 방법.
고속 동적 채널 할당 무선 통신 시스템에서의 무선 링크 추가를 위한 호 수락 제어(CAC) 방법에 있어서,

상기 CAC 펑션을 개시하는 요청 메시지를 수신하는 단계;

상기 요청 메시지를 처리하는 단계;

중앙 집중 데이터베이스로부터 노드 B 측정치를 검색하는 단계;

상기 중앙 집중 데이터베이스로부터 무선 송수신 유닛(WTRU) 코드 복합 전송 채널(CCTrCH) 정보와 전용 채널 정보를 판독하는 단계;

상기 중앙 집중 데이터베이스로부터 WTRU 성능 정보를 검색하는 단계;

상기 중앙 집중 데이터베이스로부터 새로운 셀 내에서 이용가능한 타임슬롯의 리스트를 검색하는 단계;

상기 중앙 집중 데이터베이스로부터 CCTrCH에 대한 데이터 레이트를 검색하는 단계;

상기 중앙 집중 데이터베이스로부터 상기 요청된 데이터 레이트에 대한 코드 세트의 리스트를 검색하는 단계;

상기 새로운 셀 내에서 이용가능한 타임슬롯에 상기 코드 세트를 할당하는 단계;

새로운 무선 링크(RL) 정보와 할당 정보를 상기 중앙 집중 데이터베이스에 저장하는 단계; 및

상기 코드 할당 프로세스의 결과와 함께 응답 메시지를 생성하는 단계

를 포함하는 호 수락 제어 방법.
제84항에 있어서, 상기 처리 단계는,

WTRU 식별, 새로운 RL 식별, 및 새로운 셀 식별을 상기 요청 메시지로부터 검색하는 단계; 및

상기 요청 메시지로부터 WTRU 측정치를 판독하는 단계를 포함하는 것인 호 수락 제어 방법.
제85항에 있어서, 상기 WTRU 측정치는 다운링크 타임슬롯 간섭 신호 코드 전력과 다운링크 주요 공통 제어 물리 채널 수신 신호 코드 전력을 포함하는 것인 호 수락 제어 방법.
제84항에 있어서, 상기 노드 B 측정치는,

업링크 간섭 신호 코드 전력과 다운링크 전송 캐리어 전력을 포함하는 공통 측정치; 및

다운링크 전송 코드 전력을 포함하는 전용 측정치를 포함하는 것인 호 수락 제어 방법.
제84항에 있어서, 상기 WTRU 성능 정보는,

프레임 당 최대 타임슬롯 개수와 타임슬롯 당 최대 업링크 물리 채널 개수를 포함하는 업링크 WTRU 성능 정보; 및

프레임 당 최대 타임슬롯 개수와 프레임 당 최대 다운링크 물리 채널 개수를 포함하는 다운링크 WTRU 성능 정보를 포함하는 것인 호 수락 제어 방법.
제84항에 있어서, 상기 할당 단계는,

새로운 셀 내의 코드의 이용가능성을 점검하는 단계;

상기 이용가능한 타임슬롯의 리스트로부터 타임슬롯 시퀀스를 생성하는 단계; 및

타임슬롯 시퀀스에서 이용가능한 타임슬롯에 코드 세트에 할당하여 솔루션을 발견하되, 성공적인 할당이 솔루션인 단계를 포함하는 것인 호 수락 제어 방법.
제89항에 있어서, 상기 할당 단계는,

상기 솔루션에 대한 간섭 신호 코드 전력(ISCP)을 계산하는 단계; 및

가장 적은 가중치를 갖는 ISCP 값을 갖는 솔루션을 최적 솔루션으로서 선택하는 단계를 더 포함하는 것인 호 수락 제어 방법.
제84항에 있어서, 상기 저장 단계는,

상기 요청 메시지로부터 새로운 RL 정보를 기록하는 단계;

물리 채널 정보를 기록하는 단계; 및

코드 벡터 정보를 갱신하는 단계를 포함하는 것인 호 수락 제어 방법.
제91항에 있어서, 상기 저장 단계는 새로운 무선 자원 제어 트랜잭션 식별을 기록하는 단계를 더 포함하는 것인 호 수락 제어 방법.
제91항에 있어서, 상기 RL 정보는,

RL 식별;

셀 식별;

업링크 코드 복합 전송 채널(CCTrCH) 정보; 및

다운링크 CCTrCH 정보를 포함하는 것인 호 수락 제어 방법.
제93항에 있어서, 상기 CCTrCH 정보는,

CCTrCH 식별;

CCTrCH 상태;

CCTrCH 신호 대 간섭비 타겟;

보장된 데이터 레이트;

허용된 데이터 레이트; 및

전용 물리 채널(DPCH) 정보를 포함하는 것인 호 수락 제어 방법.
제94항에 있어서, 상기 DPCH 정보는,

DPCH 타임슬롯 정보의 리스트;

반복 주기값; 및

반복 길이값을 포함하는 것인 호 수락 제어 방법.
제95항에 있어서, 상기 DPCH 타임슬롯 정보는,

타임슬롯 넘버;

미드앰블 시프트 및 버스트 유형;

전송 포맷 결합 표시 존재; 및

코드 정보를 포함하는 것인 호 수락 제어 방법.
제96항에 있어서, 상기 코드 정보는,

채널화된 코드;

코드 사용 상태;

전용 물리 채널 식별; 및

코드 신호 대 간섭 타겟을 포함하는 것인 호 수락 제어 방법.
제91항에 있어서, 상기 코드 벡터 정보는,

코드 식별, 코드 블럭 표시 및 코드 사용 상태를 포함하는 업링크 코드 벡터 정보; 및

코드 식별 및 코드 사용 상태를 포함하는 다운링크 코드 벡터 정보를 포함하는 것인 호 수락 제어 방법.
제84항에 있어서, 상기 생성 단계는,

물리 채널 정보를 구비한 업링크(UL)와 다운링크 CCTrCH 정보를 상기 응답 메시지에 채우는 단계;

전용 물리 채널 정보를 상기 응답 메시지에 채우는 단계;

UL 타임슬롯 ISCP 정보를 상기 응답 메시지에 채우는 단계; 및

전력 제어 정보를 상기 응답 메시지에 채우는 단계를 포함하는 것인 호 수락 제어 방법.
제99항에 있어서, 상기 CCTrCH 정보는,

CCTrCH 식별; 및

전용 물리 채널(DPCH) 정보를 포함하는 것인 호 수락 제어 방법.
제100항에 있어서, 상기 DPCH 정보는,

타임슬롯 정보의 리스트;

반복 주기값; 및

반복 길이값을 포함하는 것인 호 수락 제어 방법.
제101항에 있어서, 상기 타임슬롯 정보는,

타임슬롯 넘버;

미드앰블 시프트 및 버스트 유형;

전송 포맷 결합 표시 존재; 및

코드 정보의 리스트를 포함하는 것인 호 수락 제어 방법.
제102항에 있어서, 상기 코드 정보는,

채널화된 코드; 및

DPCH 식별을 포함하는 것인 호 수락 제어 방법.
제99항에 있어서, 상기 UL 타임슬롯 ISCP 정보는 타임슬롯 넘버와 타임슬롯 ISCP를 포함하는 것인 호 수락 제어 방법.
제99항에 있어서, 상기 전력 제어 정보는,

업링크(UL) 타겟 신호 대 간섭비(SIR);

최대 UL SIR;

최소 UL SIR;

초기 다운링크(DL) 전송 전력;

최대 DL 전송 전력; 및

최소 DL 전송 전력을 포함하는 것인 호 수락 제어 방법.
무선 통신 시스템에서 무선 링크 재구성을 위해 고속 동적 채널 할당 호 수락 제어(CAC)를 구현하는 방법에 있어서,

상기 CAC 펑션을 개시하는 무선 링크 재구성 요청 메시지를 수신하는 단계;

상기 요청 메시지를 처리하는 단계;

중앙 집중 데이터베이스로부터 노드 B 측정치를 획득하는 단계;

로컬 데이터 구조를 정의하여 측정 데이터를 저장하는 단계;

상기 중앙 집중 데이터베이스로부터 이용가능한 타임슬롯의 리스트와 코드 세트의 리스트를 검색하는 단계;

상기 중앙 집중 데이터베이스로부터 무선 송수신 유닛(WTRU) 성능 정보를 검색하는 단계;

타임슬롯 시퀀스에서 이용가능한 타임슬롯에 상기 코드 세트를 할당하는 단계;

상기 중앙 집중 데이터베이스에서 새로운 할당 정보로 상기 새로운 WTRU 정보를 갱신하는 단계; 및

상기 코드 할당 프로세스의 결과와 함께 응답 메시지를 전송하는 단계

를 포함하는 고속 동적 채널 할당 호 수락 제어 구현 방법.
제106항에 있어서, 상기 처리 단계는,

상기 요청 메시지로부터 WTRU 정보, WTRU 코드 복합 전송 채널 정보, 및 전용 채널 정보를 판독하는 단계를 포함하는 것인 고속 동적 채널 할당 호 수락 제어 구현 방법.
제106항에 있어서, 상기 처리 단계는 상기 요청 메시지로부터 WTRU 측정치를 판독하는 단계를 포함하는 것인 고속 동적 채널 할당 호 수락 제어 구현 방법.
제108항에 있어서, 상기 WTRU 측정치는,

다운링크 간섭 신호 코드 전력; 및

다운링크 주요 공통 제어 물리 채널 수신 신호 코드 전력을 포함하는 것인 고속 동적 채널 할당 호 수락 제어 구현 방법.
제106항에 있어서, 상기 검색 단계는 상기 중앙 집중 데이터베이스로부터 노드 B 측정치를 판독하는 단계를 더 포함하는 것인 고속 동적 채널 할당 호 수락 제어 구현 방법.
제110항에 있어서, 상기 노드 B 측정치는,

업링크 간섭 신호 코드 전력과 다운링크 전송 캐리어 전력을 포함하는 공통 측정치; 및

다운링크 전송 코드 전력을 포함하는 전용 측정치를 포함하는 것인 고속 동적 채널 할당 호 수락 제어 구현 방법.
제106항에 있어서, 상기 로컬 데이터 구조는 셀 측정 기록의 리스트를 포함하는 것인 고속 동적 채널 할당 호 수락 제어 구현 방법.
제112항에 있어서, 셀 측정 기록은,

셀 식별; 및

타임슬롯 측정 기록의 리스트를 포함하는 것인 고속 동적 채널 할당 호 수락 제어 구현 방법.
제113항에 있어서, 타임슬롯 측정 기록은,

타임슬롯 넘버;

타임슬롯 간섭 신호 코드 전력(ISCP);

타임슬롯 캐리어 전력; 및

코드 측정 기록의 리스트를 포함하는 것인 고속 동적 채널 할당 호 수락 제어 구현 방법.
제114항에 있어서, 코드 측정 기록은,

WTRU 식별;

무선 링크 식별;

전용 물리 채널(DPCH) 식별; 및

코드 전송 전력을 포함하는 것인 고속 동적 채널 할당 호 수락 제어 구현 방법.
제106항에 있어서, 상기 WTRU 성능 정보는,

프레임 당 최대 타임슬롯 개수와 타임슬롯 당 최대 업링크 물리 채널 개수를 포함하는 업링크 WTRU 성능 정보; 및

프레임 당 최대 타임슬롯 개수와 프레임 당 최대 다운링크 물리 채널 개수를 포함하는 다운링크 WTRU 성능 정보를 포함하는 것인 고속 동적 채널 할당 호 수락 제어 구현 방법.
제106항에 있어서, 상기 할당 단계는,

셀 내의 코드의 이용가능성을 점검하는 단계;

이용가능한 타임슬롯의 리스트로부터 타임슬롯 시퀀스를 생성하는 단계; 및

타임슬롯 시퀀스에 코드 세트를 할당하여 솔루션을 발견하되, 성공적인 할당이 솔루션인 단계를 포함하는 것인 고속 동적 채널 할당 호 수락 제어 구현 방법.
제117항에 있어서, 상기 할당 단계는,

상기 솔루션에 대한 간섭 신호 코드 전력(ISCP) 값을 계산하는 단계; 및

가장 적은 가중치의 ISCP 값을 갖는 솔루션을 최적 솔루션으로서 선택하는 단계를 더 포함하는 것인 고속 동적 채널 할당 호 수락 제어 구현 방법.
제106항에 있어서, 상기 갱신 단계는,

상기 중앙 집중 데이터베이스에 코드 복합 전송 채널(CCTrCH) 정보를 기록하는 단계;

상기 중앙 집중 데이터베이스에 새로운 물리 채널 할당 정보를 기록하는 단계; 및

상기 중앙 집중 데이터베이스에서 코드 벡터 정보를 갱신하는 단계를 포함하는 것인 고속 동적 채널 할당 호 수락 제어 구현 방법.
제119항에 있어서, 상기 CCTrCH 정보는,

CCTrCH 식별;

CCTrCH 상태;

CCTrCH 신호 대 간섭비 타겟;

보장된 데이터 레이트;

허용된 데이터 레이트; 및

전용 물리 채널(DPCH) 정보를 포함하는 것인 고속 동적 채널 할당 호 수락 제어 구현 방법.
제120항에 있어서, 상기 DPCH 정보는,

DPCH 타임슬롯 정보의 리스트;

반복 주기값; 및

반복 길이값을 포함하는 것인 고속 동적 채널 할당 호 수락 제어 구현 방법.
제121항에 있어서, 상기 DPCH 타임슬롯 정보는,

타임슬롯 넘버;

미드앰블 시프트 및 버스트 유형;

전송 포맷 결합 표시 존재; 및

코드 정보를 포함하는 것인 고속 동적 채널 할당 호 수락 제어 구현 방법.
제122항에 있어서, 상기 코드 정보는,

채널화된 코드;

코드 사용 상태;

전용 물리 채널 식별; 및

코드 신호 대 간섭 타겟을 포함하는 것인 고속 동적 채널 할당 호 수락 제어 구현 방법.
제119항에 있어서, 상기 코드 벡터 정보는,

코드 식별, 코드 블럭 표시, 및 코드 사용 상태를 포함하는 업링크 코드 벡터 정보; 및

코드 식별 및 코드 사용 상태를 포함하는 다운링크 코드 벡터 정보를 포함하는 것인 고속 동적 채널 할당 호 수락 제어 구현 방법.
제106항에 있어서, 상기 전송 단계는 상기 응답 메시지를 전력 제어 정보와 물리 채널 할당 정보로 채우는 단계를 포함하는 것인 고속 동적 채널 할당 호 수락 제어 구현 방법.
제125항에 있어서, 상기 전력 제어 정보는,

초기 다운링크(DL) 전송 전력;

최대 DL 전송 전력;

최소 DL 전송 전력;

최대 업링크(UL) SIR; 및

최소 UL SIR을 포함하는 것인 고속 동적 채널 할당 호 수락 제어 구현 방법.
제125항에 있어서, 상기 물리 채널 정보는,

전용 물리 채널(DPCH) 정보;

반복 주기값; 및

반복 길이값을 포함하는 것인 고속 동적 채널 할당 호 수락 제어 구현 방법.
제127항에 있어서, 상기 DPCH 정보는 DPCH 타임슬롯 정보를 포함하는 것인 고속 동적 채널 할당 호 수락 제어 구현 방법.
제128항에 있어서, 상기 DPCH 타임슬롯 정보는,

타임슬롯 넘버;

미드앰블 시프트 및 버스트 유형;

전송 포맷 결합 표시 존재; 및

코드 정보의 리스트를 포함하는 것인 고속 동적 채널 할당 호 수락 제어 구현 방법.
제129항에 있어서, 상기 코드 정보는,

DPCH 식별; 및

채널화 코드를 포함하는 것인 고속 동적 채널 할당 호 수락 제어 구현 방법.