KR20050108196A - Method for forming align key of semiconductor device - Google Patents
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Abstract
본 발명은 텅스텐막을 씨엠피(Chemical Mechanical Po;ishing)하여 금속배선을 형성하는 경우 텅스텐막을 씨엠피한 후에 형성되는 얼라인 패턴의 단차를 텅스텐막의 증착두께 조절을 통해 최적의 얼라인 성능을 갖도록 하여 반도체 소자의 공정 수율 향상 및 신뢰성을 향상시킬 수 있는 반도체 소자의 얼라인 키 형성 방법에 관헤 개시한다. According to the present invention, in the case of forming a metal interconnection by chemical mechanical poking of a tungsten film, the semiconductor layer may have an optimal alignment performance by controlling the deposition thickness of the tungsten film in stepped alignment patterns formed after the tungsten film. Disclosed is a method for forming an alignment key of a semiconductor device capable of improving process yield and reliability of the device.
개시된 본 발명에 따른 반도체소자의 어라인키 형성방법은 소정 형상의 트렌치 구조를 가진 산화막이 구비된 반도체기판을 제공하는 단계와, 기판 전면에 Ti/TiN/W 구조의 제 1금속막을 형성하되 W막은 상기 트렌치의 반경크기에 300~500Å를 합한 두께로 형성하는 단계와, 제 1금속막을 씨엠피하는 단계와, 결과물 위에 Ti/Al/TiN 구조의 제 2금속막을 형성하여 단차를 가지는 금속 마스크용 어라인키를 형성하는 단계를 포함한다.The method of forming an alignment key for a semiconductor device according to the present invention includes providing a semiconductor substrate having an oxide film having a trench structure having a predetermined shape, and forming a first metal film having a Ti / TiN / W structure on the entire surface of the substrate, wherein the W film Forming a thickness of the trench in a thickness of 300 to 500 mm, forming a first metal film through CMP, and forming a second metal film having a Ti / Al / TiN structure on the resultant to form a height difference key for a metal mask. Forming a step.
Description
본 발명은 반도체 소자의 얼라인 키 형성 형성방법에 관한 것으로, 특히 텅스텐막을 씨엠피(Chemical Mechanical Po;ishing)하여 금속배선을 형성하는 경우 텅스텐막을 씨엠피한 후에 형성되는 얼라인 패턴의 단차를 텅스텐막의 증착두께 조절을 통해 최적의 얼라인 성능을 갖도록 하여 반도체 소자의 공정 수율 향상 및 신뢰성을 향상시킬 수 있는 반도체 소자의 얼라인 키 형성 방법에 관한 것이다. BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method of forming an alignment key of a semiconductor device. In particular, in the case of forming a metal wiring by chemical mechanical poling of a tungsten film, the step of the alignment pattern formed after the tungsten film is emptied is determined by the tungsten film. The present invention relates to a method of forming an alignment key for a semiconductor device capable of improving process yield and reliability of the semiconductor device by adjusting the deposition thickness to achieve optimal alignment performance.
현재까지 사용되고 있는 반도체 노광장비에 있어서 얼라인의 정확도를 높이기 위해서는 얼라인에 사용되는 단차를 1200 으로 가져가고 얼라인 키 자체는 불투명하고 그 상부에는 다른 불투명층이 없도록 권장하고 있다. In order to increase the accuracy of alignment in the semiconductor exposure equipment used up to now, it is recommended that the step used for alignment be brought to 1200, and that the alignment key itself is opaque and there is no other opaque layer on the top.
그러나, 100nm-기술 소자에서는 비트라인 이후의 공정에서 상기와 같은 조건을 만족시키는 정렬키를 얻는 것이 불가능한 문제점이 있다. 따라서 얼라인의 정확도를 최대화 할 수 있는 얼라인 키를 얻을 수 없으므로 비트라인 및 그 이후의 마스크 공정에서는 그 이전 마스크 공정에서 얻어지는 오버레이 값보다 오버레이 값의 절대값도 크고, 로트간 그리고 로트내에서도 웨이퍼간의 오버레이 변화가 크게 나타나고 있는 실정이다.However, in the 100 nm technology, there is a problem that it is impossible to obtain an alignment key that satisfies the above conditions in the process after the bit line. Therefore, since the alignment key for maximizing the accuracy of the alignment cannot be obtained, the absolute value of the overlay value is larger in the bit line and subsequent mask processes than the overlay values obtained in the previous mask process, and between wafers in lots and lots. Overlay changes are largely present.
도 1a 내지 도 1c는 종래기술에 따른 반도체소자의 어라인키 형성방법을 설명하기 위한 공정단면도이다.1A to 1C are cross-sectional views illustrating a method for forming an alignment key of a semiconductor device according to the related art.
종래기술에 따른 반도체소자의 어라인키 형성방법은, 도 1a에 도시된 바와 같이, 먼저 소정 형상의 패턴을 가진 산화막(3)이 구비된 반도체기판(1)을 제공한다. 이때, 도 1a에서, 어라인키가 형성될 영역은 산화막 오른쪽의 트렌치가 형성된 부위에 해당된다. In the method of forming an arrangement key of a semiconductor device according to the related art, as shown in FIG. 1A, first, a semiconductor substrate 1 having an oxide film 3 having a pattern having a predetermined shape is provided. At this time, in FIG. 1A, the region where the alignment key is to be formed corresponds to a portion where the trench on the right side of the oxide film is formed.
이어, 상기 기판 구조 위에 텅스텐막(5)을 형성한다. 이때, 상기 텅스텐막(5)은 트렌치반경에 적어도 3000 ~ 5000Å을 합한 두께로 형성한다. 또한, 기판의 산화막(3)과 텅스텐막(5) 사이에는 Ti/TiN막(미도시)을 개재시킨다.Next, a tungsten film 5 is formed on the substrate structure. At this time, the tungsten film 5 is formed to a thickness of a trench radius plus at least 3000 ~ 5000Å. A Ti / TiN film (not shown) is interposed between the oxide film 3 and the tungsten film 5 of the substrate.
그런 다음, 도 1b에 도시된 바와 같이, 상기 텅스텐막을 씨엠피한다. 미설명된 도면부호 5a는 씨엠피 후 잔류된 텡스텐막을 도시한 것이다.Then, as shown in FIG. 1B, the tungsten film is CMP. Unexplained reference numeral 5a shows the tungsten film remaining after the CMP.
이후, 도 1c에 도시된 바와 같이, 상기 결과물 위에 어라인키 형성용 금속 마스크(7)를 형성한다. 이때, 어라인키 형성용 금속 마스크(7)로는 Ti/Al/TiN 이 적층된 구조를 이용한다. 한편, 도 1c에서의 도면부호 A가 어라인 키에 해당된다. Thereafter, as shown in FIG. 1C, an alignment key forming metal mask 7 is formed on the resultant. At this time, a structure in which Ti / Al / TiN is laminated is used as the metal mask 7 for forming the alignment key. In addition, reference numeral A in FIG. 1C corresponds to the alignment key.
도 2a 내지 도 2c는 종래기술에 따른 문제점을 설명하기 위한 공정단면도로서, 도면부호 11은 기판을, 도면부호 호 13은 산화막을, 도면부호 17a는 씨엠피 후 잔류된 텅스텐막을 각각 나타낸 것이다.2A through 2C are cross-sectional views illustrating a problem according to the prior art, in which reference numeral 11 denotes a substrate, reference numeral 13 denotes an oxide film, and reference numeral 17a denotes a tungsten film remaining after CMP.
그러나, 종래의 기술에서는, 텅스텐막 씨엠피 공정 시, 텅스텐막(17)의 두께가 두껍기 때문에, 도 2b에 도시된 바와 같이, 오버폴리싱(over polishing)되는 경우가 있다. 따라서, 텅스텐막이 오버폴리싱되는 경우, 금속 마스크 어라인 키(19)는, 도 2c에 도시된 바와 같이, 불량이 발생되는 문제점이 있었다.However, in the prior art, since the thickness of the tungsten film 17 is thick during the tungsten film CMP process, it may be over polished as shown in Fig. 2B. Therefore, when the tungsten film is overpolished, the metal mask alignment key 19 has a problem that a defect occurs, as shown in Fig. 2C.
따라서, 상기 문제점을 해결하고자, 본 발명의 목적은 텅스텐막의 두께를 낮춰, 텅스텐막 씨엠피 공정 시, 텅스텐막이 오버폴리싱되어도 금속 마스크 어라인키 불량을 해결할 수 있는 반도체소자의 어라인키 형성방법을 제공하려는 것이다.Accordingly, an object of the present invention is to reduce the thickness of the tungsten film, to provide a method for forming an alignment key of a semiconductor device that can solve the metal mask alignment key failure even if the tungsten film is overpolished during the tungsten film CMP process. will be.
상기 목적을 달성하고자, 본 발명에 따른 반도체소자의 어라인키 형성방법은 소정 형상의 트렌치 구조를 가진 산화막이 구비된 반도체기판을 제공하는 단계와, 기판 전면에 Ti/TiN/W 구조의 제 1금속막을 형성하되 W막은 상기 트렌치의 반경크기에 300 ~ 500Å를 합한 두께로 형성하는 단계와, 제 1금속막을 씨엠피하는 단계와, 결과물 위에 Ti/Al/TiN 구조의 제 2금속막을 형성하여 단차를 가지는 금속 마스크용 어라인키를 형성하는 단계를 포함하는 것을 특징으로 한다.In order to achieve the above object, the method of forming an alignment key of a semiconductor device according to the present invention comprises the steps of providing a semiconductor substrate having an oxide film having a trench structure of a predetermined shape, the first metal of the Ti / TiN / W structure on the front surface of the substrate Forming a film, but forming a W film having a thickness of 300 to 500 합 to the radius size of the trench, CMP of the first metal film, and forming a second metal film having a Ti / Al / TiN structure on the resultant to have a step And forming an alignment key for the metal mask.
여기서, 상기 단차는 3000Å두께 이상으로 한다. Here, the step is made 3000 mm or more.
본 발명에 따르면, 텅스텐막의 두께를 종래에 비해 낮춰 증착함으로써, 이후의 텅스텐막의 씨엠피공정에서 오버폴리싱이 발생되어도 금속 마스크 정렬키 불량 문제를 해결할 수 있으며, 또한 씨엠피 공정마진과 생산성을 개선시킬 수 있다.According to the present invention, by lowering the thickness of the tungsten film as compared to the prior art, it is possible to solve the problem of metal mask alignment key failure even if overpolishing occurs in the subsequent CMP process of the tungsten film, and also improve the CMP process margin and productivity. Can be.
(실시예)(Example)
이하, 첨부된 도면을 참조로 하여 본 발명에 따른 반도체소자의 어라인키 형성방법을 설명하기로 한다.Hereinafter, a method of forming an alignment key of a semiconductor device according to the present invention will be described with reference to the accompanying drawings.
도 3a 내지 도 3c는 본 발명에 따른 반도체소자의 어라인키 형성방법을 설명하기 위한 공정단면도이다.3A to 3C are cross-sectional views illustrating a method for forming an alignment key of a semiconductor device according to the present invention.
본 발명에 따른 반도체소자의 어라인키 형성방법은, 도 3a에 도시된 바와 같이, 소정 형상의 패턴을 가진 산화막(33)이 구비된 반도체기판(31)을 제공한다. 이때, 도 3a에서, 어라인 키가 형성될 영역은 산화막 오른쪽의 트렌치가 형성된 부위에 해당된다. According to the present invention, an arrangement key forming method of a semiconductor device provides a semiconductor substrate 31 having an oxide film 33 having a pattern having a predetermined shape, as shown in FIG. 3A. In this case, in FIG. 3A, the region where the alignment key is to be formed corresponds to a portion where the trench on the right side of the oxide film is formed.
이어, 상기 기판 구조 위에 텅스텐막(35)을 형성한다. 이때, 상기 텅스텐막(35)은, 종래의 텅스텐막 두께보다도 훨씬 얇은 두께인, 상기 트렌치의 반경크기에 300 ~ 500Å를 합한 두께로 형성한다. 또한, 기판의 산화막(33)과 텅스텐막(35) 사이에는 Ti/TiN막(미도시)을 개재시킨다.Next, a tungsten film 35 is formed on the substrate structure. At this time, the tungsten film 35 is formed to have a thickness of 300 to 500 GPa in addition to the radius size of the trench, which is much thinner than a conventional tungsten film thickness. A Ti / TiN film (not shown) is interposed between the oxide film 33 and the tungsten film 35 of the substrate.
그런 다음, 도 3b에 도시된 바와 같이, 상기 텅스텐막을 씨엠피한다. 이때, 상기 씨엠피가 완료된 텅스텐막은, 텅스텐막 자체를 종래의 것보다 훨씬 얇게 형성하였기 때문에, 도 3b에서처럼 산화막의 트렌치 내부로 움푹 패인 형상을 하게 된다. 여기서, 미설명된 도면부호 35a는 씨엠피 후 잔류된 텡스텐막을 도시한 것이다.Then, as shown in FIG. 3B, the tungsten film is CMP. At this time, since the TMP film of which the CMP is completed, the tungsten film itself is formed much thinner than the conventional one, and thus, the tungsten film is recessed into the trench of the oxide film as shown in FIG. 3B. Here, reference numeral 35a, which is not described, shows the tungsten film remaining after the CMP.
이후, 도 3c에 도시된 바와 같이, 상기 결과물 위에 어라인키 형성용 금속 마스크(37)를 형성한다. 이때, 어라인키 형성용 금속 마스크(37)로는 Ti/Al/TiN 이 적층된 구조를 이용한다.Thereafter, as shown in FIG. 3C, an alignment key forming metal mask 37 is formed on the resultant. At this time, as the metal mask 37 for forming the alignment key, a structure in which Ti / Al / TiN is stacked is used.
한편, 도 3c에서 씨엠피 공정이 완료된 텅스텐막 자체가 트렌치 형성부위가 다른 부위에 비해 움푹 패인, 즉 단차가 형성된 구조를 가지게 때문에, 상기 구조 위에 어라인키 형성용 금속마스크(37)를 형성하게 되면, 도면부호 C처럼 단차를 가지는 어라인 키가 형성된다.On the other hand, since the tungsten film itself after the CMP process is completed in FIG. As shown in Fig. 3, an array key having a step is formed.
이상에서와 같이, 본 발명은, 종래에 비해, 텅스텐막의 두께를 낮춰 증착함으로써, 이후의 텅스텐막의 씨엠피공정에서 오버폴리싱이 발생되어도 금속 마스크 정렬키 불량 문제를 해결할 수 있으며, 또한 씨엠피 공정마진과 생산성을 개선시킬 수 있다.As described above, the present invention, by lowering the thickness of the tungsten film compared to the prior art, even if over-polishing occurs in the subsequent CMP process of the tungsten film can solve the problem of the metal mask alignment key failure, CPM process margin And productivity can be improved.
기타, 본 발명은 그 요지를 일탈하지 않는 범위에서 다양하게 변경하여 실시할 수 있다. In addition, this invention can be implemented in various changes within the range which does not deviate from the summary.
도 1a 내지 도 1c는 종래기술에 따른 반도체소자의 어라인키 형성방법을 설명하기 위한 공정단면도1A to 1C are cross-sectional views illustrating a method for forming an alignment key of a semiconductor device according to the related art.
도 2a 내지 도 2c는 종래기술에 따른 문제점을 설명하기 위한 공정단면도2a to 2c is a cross-sectional view for explaining a problem according to the prior art
도 3a 내지 도 3c는 본 발명에 따른 반도체소자의 어라인키 형성방법을 설명하기 위한 공정단면도3A to 3C are cross-sectional views illustrating a method for forming an alignment key of a semiconductor device according to the present invention.
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| KR100881515B1 (en) * | 2007-07-23 | 2009-02-05 | 주식회사 동부하이텍 | Method for shaping alignment key of semiconductor device |
| KR100902590B1 (en) * | 2007-07-23 | 2009-06-11 | 주식회사 동부하이텍 | Method of manufacturing in semiconductor device |
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2004
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