KR100520504B1

KR100520504B1 - Method For Manufacturing Semiconductor Devices

Info

Publication number: KR100520504B1
Application number: KR10-2003-0038986A
Authority: KR
Inventors: 김성래
Original assignee: 동부아남반도체 주식회사
Priority date: 2003-06-17
Filing date: 2003-06-17
Publication date: 2005-10-11
Also published as: KR20040108413A

Abstract

본 발명은 반도체 소자의 제조 방법을 제공한다. 이에 의하면, 실리콘 기판의 액티브 영역 상에 트랜지스터의 구조물을 형성하고, 상기 실리콘 기판 상에 금속전 절연막 라이너를 증착하고, 상기 금속전 절연막 라이너 상에 불순물 함유 산화막과 같은 금속전 절연막을 증착시킨다. 그런 다음, 상기 금속전 절연막 상에 질화계 절연막을 증착하고, 상기 질화계 절연막 상에 불순물 비함유 산화막인 TEOS막을 증착한다. 이어서, 상기 불순물 비함유 산화막의 평탄화를 소자 밀집 지역의 질화계 절연막이 검출될 때 중단시킨 후 미리 설정한 평탄화 시간 동안 소자 비밀집 지역의 TEOS막을 완전히 제거시킨다. 이때, 상기 소자 비밀집 지역의 질화계 절연막이 일부 남아 있을 경우, 상기 질화계 절연막을 인산(H₃PO₄)에 의해 제거시킨다. 따라서, 상기 소자 밀집 지역과 소자 비밀집 지역의 금속전 절연막이 평탄화된다.The present invention provides a method for manufacturing a semiconductor device. According to this, a structure of a transistor is formed on an active region of a silicon substrate, a metal insulating film liner is deposited on the silicon substrate, and a metal insulating film such as an oxide film containing an impurity is deposited on the metal insulating film liner. Then, a nitride-based insulating film is deposited on the metal pre-insulating film, and a TEOS film, which is an impurity-free oxide film, is deposited on the nitride-based insulating film. Subsequently, the planarization of the impurity-free oxide film is stopped when the nitride-based insulating film in the device-dense area is detected, and then the TEOS film in the device-secret area is completely removed for a predetermined planarization time. In this case, when a part of the nitride-based insulating film in the device secret region remains, the nitride-based insulating film is removed by phosphoric acid (H ₃ PO ₄ ). Accordingly, the metal pre-insulating film in the element dense region and the element secret region is planarized.

따라서, 본 발명은 질화막과 산화막의 반사도 차이를 이용하여 평탄화 종료 시점을 검출하므로 평탄화 완료된 금속전 절연막의 잔류 두께를 균일하게 제어할 수 있다. 그 결과, 후속의 콘택홀 형성 공정을 안정적으로 진행할 수 있고 나아가 반도체 소자의 신뢰성을 향상시키고 반도체 소자의 수율도 향상시킬 수 있다.Therefore, the present invention detects the end point of the planarization by using the difference in reflectance between the nitride film and the oxide film, so that the remaining thickness of the planarized metal pre-insulating layer can be uniformly controlled. As a result, the subsequent contact hole forming process can be stably performed, and further, the reliability of the semiconductor device can be improved and the yield of the semiconductor device can be improved.

Description

Method for manufacturing semiconductor device {Method For Manufacturing Semiconductor Devices}

본 발명은 반도체 소자의 제조 방법에 관한 것으로, 더욱 상세하게는 금속전 절연막의 평탄화를 안정적으로 진행하도록 한 반도체 소자의 제조 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for manufacturing a semiconductor device, and more particularly, to a method for manufacturing a semiconductor device in which planarization of a metal insulating film is performed stably.

일반적으로, 반도체소자의 고집적화 추세에 따라 설계룰(Design Rule)이 축소되고, 또한 층간 절연막의 토폴로지(Topology)가 열악해진다. 상기 설계룰의 축소는 금속배선의 미세화와 층간 절연막의 다양한 구조 변화를 가져왔다. 상기 금속배선의 패턴은 사진식각공정에 의해 형성되는데, 미세 금속배선의 패턴을 형성할 경우, 광학 시스템이 상대적으로 얕은 초점 깊이(Depth Of Focus: DOF)를 갖기 때문에 상기 층간 절연막의 토폴로지에 의한 단차는 상기 금속배선이나 콘택홀 또는 비아홀을 위한 감광막의 패턴을 형성하기 위한 사진공정에서 디포커스(Defocus) 현상을 유발시키고 결국에는 패턴 불량을 가져온다. 따라서, 상기 층간 절연막의 평탄화가 절실히 요구된다. 더욱이, 상기 금속배선의 다층화는 상기 층간 절연막의 증착 때마다 사진공정에서의 초점 깊이를 맞추기 위한 평탄화공정을 요구하는 추세에 있다. 상기 층간 절연막의 평탄화는 여러 가지 방법에 의해 이루어질 수 있지만, 현재는 화학기계연마(Chemical Mechanical Polishing: CMP) 공정에 의해 주로 이루어지고 있다.In general, the design rule is reduced according to the trend of higher integration of semiconductor devices, and the topology of the interlayer insulating film is poor. Reduction of the design rule has resulted in miniaturization of the metal wiring and various structural changes of the interlayer insulating film. The pattern of the metallization is formed by a photolithography process, and when the pattern of the fine metallization is formed, the step due to the topology of the interlayer insulating layer is because the optical system has a relatively shallow depth of focus (DOF). In the photolithography process for forming a pattern of the photoresist layer for the metallization, the contact hole or the via hole, a defocus phenomenon occurs and eventually a pattern defect occurs. Therefore, planarization of the interlayer insulating film is urgently required. Moreover, the multilayering of the metal wiring tends to require a planarization process for adjusting the depth of focus in the photographing process every time the deposition of the interlayer insulating film is carried out. The planarization of the interlayer insulating film may be accomplished by various methods, but is currently mainly performed by a chemical mechanical polishing (CMP) process.

종래에는 도 1 및 도 2에 도시된 바와 같이, 단계(S1)에서 실리콘 기판(10)의 아이솔레이션 영역에 아이솔레이션층(11)을 형성시키고, 상기 실리콘 기판(10)의 액티브 영역에 반도체 소자, 예를 들어 트랜지스터의 게이트 절연막(13), 게이트 전극(15), 스페이서(17) 및 소스/드레인(S/D)을 형성시킨다. 단계(S2)에서 상기 실리콘 기판(10)의 전면에 금속전 절연막(pre-metal dielectric) 라이너(liner)(20)를 250Å~1000Å의 두께로 증착시킨다. 이때, 상기 금속전 절연막 라이너(20)로서 질화막을 250Å의 두께 증착하거나 산화막을 1000Å의 두께로 증착시킨다. 여기서, 상기 금속전 절연막 라이너(20)는 식각 정지막의 역할을 할 뿐만 아니라 금속전 절연막(50)의 불순물이 상기 실리콘 기판(10)으로 확산하는 것을 방지하는 역할도 한다. 단계(S3)에서 상기 라이너(20) 상에 금속전 절연막(30)으로서 불순물 함유 산화막을 12000Å~14000Å의 두께로 증착시키고, 단계(S4)에서 상기 금속전 절연막(30)을 열처리공정에 의해 치밀화시키고, 단계(S5)에서 상기 금속전 절연막(30)을 잔류 두께가 6000Å~7000Å되도록 화학적 기계적 연마 공정에 의해 평탄화시킨다. 단계(S6)에서 상기 금속전 절연막(30) 상에 불순물 비함유 산화막으로서 티이오에스(TEOS: tetra ethyl ortho silicate) 라이너(40)를 1000Å 정도의 두께로 증착시킨다. 이러한 상태에서 도면에 도시하지 않았으나, 콘택홀 형성 공정, 금속배선 공정 등의 일반적인 반도체 소자의 제조 공정을 진행한다.1 and 2, an isolation layer 11 is formed in an isolation region of the silicon substrate 10 in step S1, and a semiconductor device, for example, is formed in an active region of the silicon substrate 10. For example, the gate insulating film 13, the gate electrode 15, the spacer 17, and the source / drain S / D of the transistor are formed. In step S2, a pre-metal dielectric liner 20 is deposited on the entire surface of the silicon substrate 10 to a thickness of 250 μm to 1000 μm. In this case, as the metal pre-insulation liner 20, a nitride film is deposited at a thickness of 250 mW or an oxide film is deposited at a thickness of 1000 mW. Here, the metal pre-insulation liner 20 not only serves as an etch stop layer but also prevents impurities of the metal pre-insulation layer 50 from diffusing into the silicon substrate 10. In step S3, an impurity-containing oxide film is deposited on the liner 20 as a metal pre-insulating film 30 to a thickness of 12000 kPa to 14000 kPa, and in step S4, the metal pre-insulating film 30 is densified by a heat treatment process. In step S5, the metal insulating film 30 is planarized by a chemical mechanical polishing process so that the residual thickness is 6000 mW to 7000 mW. In step S6, a tetraethyl ortho silicate (TEOS) liner 40 is deposited on the metal pre-insulating layer 30 as an impurity-free oxide layer to a thickness of about 1000 μs. Although not shown in the drawing in this state, a general semiconductor device manufacturing process such as a contact hole forming process and a metal wiring process is performed.

그러나, 종래에는 상기 금속전 절연막(30)의 증착 두께가 두껍고, 또한 도 3에 도시된 바와 같이, 상기 실리콘 기판(10)의 전면에 걸쳐 상기 실리콘 기판(10)의 소자 밀집 지역(100)과 소자 비밀집 지역(200) 사이에서 막 증착 균일도(uniformity)가 불안정하게 되면, 상기 금속전 절연막(30)을 화학적 기계적 연마 공정에 의해 평탄화시키는데 많은 어려움이 있다. 더욱이, 상기 금속전 절연막(30)이 비피에스지(BPSG: boron phosphorous silicate glass) 막 또는 피에스지(PSG: phosphorous silicate glass) 막과 같은 산화막 계열이고 또한 상기 TEOS 라이너(40)가 산화막 계열이므로 산화막 제거율을 기준으로 평탄화 시간을 설정하고 상기 평탄화 시간 동안에 상기 금속전 절연막(30)의 평탄화를 진행시키면, 상기 소자 밀집 지역(100)과 소자 비밀집 지역(200)을 모두 평탄화시키기가 어렵다. 또한, 이러한 상태에서 고집적 반도체 소자의 제조에 적용할 경우, 상기 소자 밀집 지역(100)과 소자 비밀집 지역(200)의 평탄화를 구현하기기 더욱 어렵다. 즉, 상기 금속전 절연막(30)을 평탄화시켰을 경우, 상기 금속전 절연막(30)의 잔존 두께를 균일하게 제어하기 어려워 웨이퍼간의 두께 편차 또는 동일 웨이퍼의 지역간 두께 편차가 ±1000Å의 큰 범위를 갖는다. 또한, 공정지수(Cp, CpK)가 불량해진다.However, conventionally, the deposition thickness of the metal pre-insulating layer 30 is thick, and as shown in FIG. 3, the element density region 100 of the silicon substrate 10 and the entire surface of the silicon substrate 10 are formed. If the film deposition uniformity is unstable between the element secret region 200, there is a lot of difficulty in planarizing the metal pre-insulating layer 30 by a chemical mechanical polishing process. Furthermore, since the metal pre-insulating layer 30 is an oxide film-based such as a boron phosphorous silicate glass (BPSG) film or a phosphorous silicate glass (PSG) film, and the TEOS liner 40 is an oxide film-based oxide removal rate When the planarization time is set based on the planarization time and the planarization of the metal pre-insulating layer 30 is performed during the planarization time, it is difficult to planarize both the device-dense region 100 and the device-secret region 200. In addition, when applied to fabrication of highly integrated semiconductor devices in such a state, it is more difficult to realize planarization of the device density area 100 and the device density area 200. That is, when the metal insulating film 30 is planarized, it is difficult to uniformly control the remaining thickness of the metal insulating film 30, so that the thickness variation between wafers or the thickness variation between regions of the same wafer has a large range of ± 1000 GPa. In addition, the process indices Cp and CpK become poor.

그러므로, 후속의 콘택홀 형성 공정을 진행하였을 때 일부 콘택홀이 정상적으로 형성되지 않고 나아가 해당 트랜지스터가 정상적으로 동작하지 않을 가능성이 높다. 이는 웨이퍼의 전체 칩 중 일부 칩의 전기적인 단락과 같은 불량 현상을 가져옴으로써 반도체 소자의 신뢰성을 저하시키고 아울러 반도체 소자의 수율도 저하시킨다.Therefore, when the subsequent contact hole forming process is performed, it is highly likely that some contact holes are not formed normally, and further, the transistor does not operate normally. This results in a defect phenomenon such as an electrical short of some chips of the entire chip of the wafer, thereby lowering the reliability of the semiconductor device and also lowering the yield of the semiconductor device.

따라서, 본 발명의 목적은 금속전 절연막의 평탄화된 잔류 두께를 균일하게 제어함으로써 후속 공정을 안정적으로 진행하는데 있다.Accordingly, an object of the present invention is to stably perform the subsequent process by uniformly controlling the planarized residual thickness of the metal pre-insulating layer.

본 발명의 다른 목적은 반도체 소자의 신뢰성을 향상시키는데 있다.Another object of the present invention is to improve the reliability of a semiconductor device.

본 발명의 다른 목적은 반도체 소자의 수율을 향상시키는데 있다. Another object of the present invention is to improve the yield of semiconductor devices.

이와 같은 목적을 달성하기 위한 본 발명에 의한 반도체 소자의 제조 방법은 실리콘 기판의 액티브 영역에 소정의 구조물을 형성시키는 단계; 상기 실리콘 기판 상에 금속전 절연막을 증착시키는 단계; 상기 금속전 절연막 상에 질화계 절연막을 증착시키는 단계; 상기 질화계 절연막 상에 산화막을 증착시키는 단계 및 상기 산화막을 평탄화시키되, 질화막과 산화막의 반사도 차이를 이용하여 평탄화 종료 시점을 검출하여 상기 실리콘 기판의 소자 밀집 지역의 질화계 절연막이 검출되면 중단시키는 단계를 포함하는 것을 특징으로 한다.The semiconductor device manufacturing method according to the present invention for achieving the above object comprises the steps of forming a predetermined structure in the active region of the silicon substrate; Depositing a metal pre-insulating layer on the silicon substrate; Depositing a nitride-based insulating film on the metal pre-insulating film; Depositing an oxide film on the nitride-based insulating film and planarizing the oxide film, and detecting the end of planarization by using a difference between reflectances of the nitride film and the oxide film and stopping when the nitride-based insulating film in the element-dense region of the silicon substrate is detected Characterized in that it comprises a.

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바람직하게는, 상기 실리콘 기판의 소자 비밀집 지역의 산화막을 제거시켰을 때, 상기 질화계 절연막이 일부 잔존하면 상기 질화계 절연막을 인산에 의해 제거시키는 단계를 포함할 수 있다.Preferably, when the oxide film in the element secret region of the silicon substrate is removed, the nitride-based insulating film may be removed by phosphoric acid if some of the nitride-based insulating film remains.

바람직하게는, 상기 질화계 절연막으로서 산화질화막, 비반사 산화질화막 및 질화막 중 어느 하나를 사용할 수 있다.Preferably, any one of an oxynitride film, an antireflective oxynitride film, and a nitride film can be used as the nitride-based insulating film.

바람직하게는, 상기 산화막으로서 티이오스막을 사용할 수 있다.Preferably, a thiose film can be used as the oxide film.

바람직하게는, 상기 금속전 절연막으로서 비피에스지막, 피에스지막 중 하나를 선택하여 사용할 수 있다.Preferably, one of the non-PS film and the PS film may be selected and used as the metal insulating film.

이하, 본 발명에 의한 반도체 소자의 제조 방법을 첨부된 도면을 참조하여 상세히 설명하기로 한다. 종래의 부분과 동일한 구성 및 동일한 작용의 부분에는 동일 부호를 부여한다.Hereinafter, a method of manufacturing a semiconductor device according to the present invention will be described in detail with reference to the accompanying drawings. The same code | symbol is attached | subjected to the part of the same structure and the same operation | movement as a conventional part.

도 4는 본 발명에 의한 반도체 소자의 제조 방법을 나타낸 플로우차트이고, 도 5a 내지 도 5d는 본 발명에 의한 반도체 소자의 제조 방법을 나타낸 단면 공정도이다.4 is a flowchart illustrating a method of manufacturing a semiconductor device according to the present invention, and FIGS. 5A to 5D are cross-sectional process diagrams illustrating a method of manufacturing a semiconductor device according to the present invention.

도 4를 참조하면, 본 발명에 의한 반도체 소자의 제조 방법은 금속전 절연막 증착 단계(S11), 금속전 절연막 치밀화 단계(S12), 질화계 절연막 증착 단계(S13), TEOS 막 증착 단계(S14), 평탄화 단계(S15) 및 질화계 절연막 식각 단계(S16)를 포함하여 구성된다.Referring to FIG. 4, in the method of manufacturing a semiconductor device according to the present invention, the pre-metal insulating film deposition step S11, the pre-metal insulating film densification step S12, the nitride-based insulating film deposition step S13, and the TEOS film deposition step S14. , A planarization step S15 and a nitride-based insulating film etching step S16.

도 4의 각 단계를 도 5a 내지 도 5d를 참조하여 설명하면, 도 5a에 도시된 바와 같이, 단계(S11),(S12),(S13),(S14)을 진행한다. 즉, 단계(S11)에서 소자 밀집 지역(100)과 소자 비밀집 지역(200)을 구분한 후 도 1의 단계(S1),(S2)을 실시한다. 설명의 편의상, 단계(S1)에 대한 설명은 설명의 중복을 피하기 위해 생략하기로 한다. 이어서, 상기 소자 밀집 지역(100)과 소자 비밀집 지역(200)의 구조 상에 금속전 절연막(50), 예를 들어 비피에스지(BPSG) 막 또는 피에스지(PSG) 막과 같은 불순물 함유 산화막을 6000Å~8000Å의 두께로 증착시킨다.Each step of FIG. 4 will be described with reference to FIGS. 5A to 5D. As shown in FIG. 5A, steps S11, S12, S13, and S14 are performed. That is, after dividing the device dense area 100 and the device secret area 200 in step S11, steps S1 and S2 of FIG. 1 are performed. For convenience of description, the description of step S1 will be omitted to avoid duplication of description. Subsequently, an impurity-containing oxide film such as a BPSG (PSG) film or a PSG (PSG) film may be formed on the structures of the device dense area 100 and the device hermetic area 200. It is deposited to a thickness of 6000 kPa ~ 8000 kPa.

단계(S12)에서 상기 금속전 절연막(50)을 열처리 공정에 의해 열처리시킴으로써 치밀화시킨다. 단계(S13)에서 상기 소자 밀집 지역(100)과 소자 비밀집 지역(200)의 금속전 절연막(50) 상에 질화계 절연막(60), 예를 들어 질화산화막, 비반사 산화질화막(ARC-SiON) 또는 질화막을 100Å~500Å의 두께로 증착시킨다. 여기서, 상기 질화계 절연막(60)은 후속의 화학적 기계적 연마(CMP) 공정에 의한 TEOS막(70)의 평탄화 공정을 진행할 때 산화막과 질화막의 막질 반사도 차이를 이용하여 종료 시점 파악을 용이하게 해준다.In step S12, the metal pre-insulating layer 50 is densified by heat treatment by a heat treatment process. In step S13, the nitride-based insulating film 60, for example, an nitride oxide film or an antireflective oxynitride film (ARC-SiON), is formed on the pre-metal insulating film 50 of the device-dense region 100 and the device-secret region 200. ) Or a nitride film is deposited to a thickness of 100 kV to 500 kV. Here, the nitride-based insulating film 60 facilitates grasp of the end point by using the difference in the film quality reflectivity between the oxide film and the nitride film when the planarization process of the TEOS film 70 by the subsequent chemical mechanical polishing (CMP) process.

단계(S14)에서 상기 소자 밀집 지역(100)과 소자 비밀집 지역(200)의 질화계 절연막(60) 상에 예를 들어 TEOS막(70)과 같은 불순물 비함유 산화막을 4000Å~6000Å의 두께로 증착시킨다.In step S14, an impurity-free oxide film such as, for example, a TEOS film 70, is formed on the nitride-based insulating film 60 of the device-dense region 100 and the device-secret region 200 to a thickness of 4000 kPa to 6000 kPa. Deposit.

도 5b에 도시된 바와 같이, 단계(S15)에서 상기 소자 밀집 지역(100)과 소자 비밀집 지역(200)의 TEOS막(70)을 예를 들어 화학적 기계적 연마(CMP) 공정 또는 에치백(etch back) 공정에 의해 평탄화시킨다. 이때, 상기 질화계 절연막(60)과 상기 TEOS막(70)의 반사도 차이를 이용함으로써 상기 소자 밀집 지역(100)의 질화계 절연막(60)이 노출되면 평탄화를 중지하는데, 이는 종래의 미리 설정된 평탄화 시간 동안의 평탄화에 비하여 평탄화의 종료 시점을 용이하게 파악할 수 있게 한다.As shown in FIG. 5B, in step S15, the TEOS film 70 of the device dense region 100 and the device hermetic region 200 may be, for example, subjected to chemical mechanical polishing (CMP) process or etch back. back) planarization by the process. At this time, by using the difference in reflectance between the nitride based insulating film 60 and the TEOS film 70, the planarization is stopped when the nitride based insulating film 60 of the element dense area 100 is exposed, which is a conventional preset planarization. Compared to the planarization during the time, it is possible to easily identify the end point of the planarization.

따라서, 상기 소자 밀집 지역(100)에서는 상기 질화계 절연막(60)과 상기 금속전 절연막(50)이 존재하고, 상기 소자 비밀집 지역(200)에서는 상기 TEOS막(70)과 상기 질화계 절연막(60) 및 상기 금속전 절연막(50)이 존재한다.Accordingly, the nitride based insulating film 60 and the metal pre-insulating film 50 exist in the device dense area 100, and the TEOS film 70 and the nitride based insulating film are formed in the device secret area 200. 60 and the metal insulating film 50 is present.

계속하여, 도 5c에 도시된 바와 같이, 미리 설정한 평탄화 시간 동안 평탄화를 실시함으로써 상기 소자 밀집 지역(100)의 질화계 절연막(60)을 완전히 제거시키고 아울러 상기 소자 비밀집 지역(200)의 TEOS막(70)도 완전히 제거시킨다. 이때, 상기 소자 비밀집 지역(200)의 질화계 절연막(60)이 일부 남아 있을 수 있는데, 이러한 경우, 단계(S16)에서 상기 질화계 절연막(60)을 인산(H₃PO₄)에 의해 식각시켜줌으로써 상기 소자 밀집 지역(100)과 소자 비밀집 지역(200)의 금속전 절연막(50)을 노출시킨다.Subsequently, as illustrated in FIG. 5C, the planarization is performed for a predetermined planarization time to completely remove the nitride-based insulating film 60 of the device dense region 100 and to further remove the TEOS of the device hermetic region 200. The membrane 70 is also completely removed. In this case, a part of the nitride based insulating layer 60 of the device secret region 200 may remain. In this case, the nitride based insulating layer 60 is etched by phosphoric acid (H ₃ PO ₄ ) in step S16. As a result, the metal pre-insulating layer 50 of the element dense region 100 and the element secret region 200 is exposed.

따라서, 본 발명은 상기 소자 밀집 지역(100)과 소자 비밀집 지역(200)의 평탄화된 금속전 절연막(50)의 잔존 두께 편차를 종래의 ±1000Å에 비하여 상당히 작은 ±300Å 정도로 제어할 수 있다. 이는 공정지수(Cp, CpK)를 향상시키고, 후속의 콘택홀 형성 공정을 더욱 안정적으로 진행할 수 있게 한다. 따라서, 본 발명은 웨이퍼의 전체 칩 중 일부 칩의 전기적인 단락과 같은 불량 현상을 억제시키므로 반도체 소자의 신뢰성을 향상시키고 아울러 반도체 소자의 수율도 향상시킨다.Therefore, the present invention can control the residual thickness variation of the planarized metal pre-insulating layer 50 in the element dense region 100 and the element hermetic region 200 to be about 300 μs which is considerably smaller than the conventional ± 1000 μs. This improves the process indices Cp and CpK and enables the subsequent contact hole forming process to be more stably performed. Therefore, the present invention suppresses defects such as electrical short-circuits of some chips among the entire chips of the wafer, thereby improving the reliability of the semiconductor device and improving the yield of the semiconductor device.

또한, 상기 평탄화 공정을 진행한 후에 파티클(particle)과 같은 오염원을 발생하는 경우가 발생하더라도 상기 질화계 절연막(60)을 상기 평탄화 공정의 완료 후에 제거시키므로 상기 오염원에 대한 염려를 해소시킬 수가 있다.In addition, even if a contaminant such as particles is generated after the planarization process, the nitride-based insulating layer 60 is removed after completion of the planarization process, thereby eliminating the concern about the contaminant.

이후, 도면에 도시하지 않았으나, 콘택홀 형성 공정, 금속배선 공정 등의 일반적인 반도체 소자의 제조 공정을 진행한다. Subsequently, although not shown in the drawings, a general semiconductor device manufacturing process such as a contact hole forming process and a metal wiring process is performed.

따라서, 본 발명은 산화막과 질화막의 반사도 차이를 이용하여 금속전 절연막의 평탄화에 대한 종료 시점을 파악하므로 평탄화된 금속전 절연막의 잔류 두께를 더욱 균일하게 제어할 수 있다. 그 결과, 본 발명은 후속의 콘택홀 형성 공정을 안정적으로 진행 진행할 수 있으므로 반도체 소자의 신뢰성을 향상시키고 반도체 소자의 수율도 향상시킬 수 있다.Therefore, the present invention grasps the end point of the planarization of the pre-metal insulating layer by using the difference in reflectance between the oxide film and the nitride film, so that the remaining thickness of the flattened metal insulating film can be more uniformly controlled. As a result, the present invention can proceed stably the subsequent contact hole forming process, thereby improving the reliability of the semiconductor device and the yield of the semiconductor device.

이상에서 상세히 설명한 바와 같이, 본 발명에 의한 반도체 소자의 제조 방법은 실리콘 기판의 액티브 영역 상에 트랜지스터의 구조물을 형성하고, 상기 실리콘 기판 상에 금속전 절연막 라이너를 증착하고, 상기 금속전 절연막 라이너 상에 불순물 함유 산화막과 같은 금속전 절연막을 증착시킨다. 그런 다음, 상기 금속전 절연막 상에 질화계 절연막을 증착하고, 상기 질화계 절연막 상에 불순물 비함유 산화막인 TEOS막을 증착한다. 이어서, 상기 불순물 비함유 산화막의 평탄화를 소자 밀집 지역의 질화계 절연막이 검출될 때 중단시킨 후 미리 설정한 평탄화 시간 동안 소자 비밀집 지역의 TEOS막을 완전히 제거시킨다. 이때, 상기 소자 비밀집 지역의 질화계 절연막이 일부 남아 있을 경우, 상기 질화계 절연막을 인산(H₃PO₄)에 의해 제거시킨다. 따라서, 상기 소자 밀집 지역과 소자 비밀집 지역의 금속전 절연막이 평탄화된다.As described in detail above, in the method of manufacturing a semiconductor device according to the present invention, a structure of a transistor is formed on an active region of a silicon substrate, a metal insulating film liner is deposited on the silicon substrate, and the metal insulating film liner is formed on the silicon substrate. A metal insulating film such as an oxide film containing an impurity is deposited on the film. Then, a nitride-based insulating film is deposited on the metal pre-insulating film, and a TEOS film, which is an impurity-free oxide film, is deposited on the nitride-based insulating film. Subsequently, the planarization of the impurity-free oxide film is stopped when the nitride-based insulating film in the device-dense area is detected, and then the TEOS film in the device-secret area is completely removed for a predetermined planarization time. In this case, when a part of the nitride-based insulating film in the device secret region remains, the nitride-based insulating film is removed by phosphoric acid (H ₃ PO ₄ ). Accordingly, the metal pre-insulating film in the element dense region and the element secret region is planarized.

한편, 본 발명은 도시된 도면과 상세한 설명에 기술된 내용에 한정하지 않으며 본 발명의 사상을 벗어나지 않는 범위 내에서 다양한 형태의 변형도 가능함은 이 분야에 통상의 지식을 가진 자에게는 자명한 사실이다.On the other hand, the present invention is not limited to the contents described in the drawings and detailed description, it is obvious to those skilled in the art that various modifications can be made without departing from the spirit of the invention. .

도 1은 종래 기술에 의한 반도체 소자의 제조 방법을 나타낸 플로우차트.1 is a flowchart showing a method for manufacturing a semiconductor device according to the prior art.

도 2는 종래 기술에 의한 반도체 소자의 제조 방법에 의해 평탄화된 단면 구조도.2 is a cross-sectional structural planarized by the method for manufacturing a semiconductor device according to the prior art.

도 3은 종래 기술에 의해 평탄화된 실리콘 기판의 소자 밀집 지역과 소자 비밀집 지역 사이의 표면 단차를 나타낸 확대도.3 is an enlarged view showing the surface level difference between the element dense region and the element secret region of the silicon substrate flattened by the prior art;

도 4는 본 발명에 의한 반도체 소자의 제조 방법을 나타낸 플로우차트.4 is a flowchart illustrating a method of manufacturing a semiconductor device according to the present invention.

도 5a 내지 도 5c는 본 발명에 의한 반도체 소자의 제조 방법을 나타낸 단면 공정도.5A to 5C are cross-sectional process diagrams illustrating a method for manufacturing a semiconductor device according to the present invention.

Claims

Forming a structure in an active region of a silicon substrate;

Depositing a metal pre-insulating layer on the silicon substrate;

Depositing a nitride-based insulating film on the metal pre-insulating film;

Depositing an oxide film on the nitride based insulating film; And

Planarizing the oxide film, and detecting a planarization end point by using a difference between reflectances of the nitride film and the oxide film, and stopping the nitride film insulating film in a device-dense region of the silicon substrate. .

The semiconductor device according to claim 1, further comprising removing the nitride based insulating film by phosphoric acid when the oxide insulating film in the element secret region of the silicon substrate is removed. Manufacturing method.

The semiconductor device manufacturing method according to claim 1 or 2, wherein any one of an oxynitride film, an antireflective oxynitride film, and a nitride film is used as the nitride-based insulating film.

The semiconductor device manufacturing method according to claim 1 or 2, wherein a thiose film is used as the oxide film.

The semiconductor device manufacturing method according to claim 1 or 2, wherein one of a non-PS film and a PS film is selected and used as the metal insulating film.