KR20050106917A - Method for manufacturing gate-line in semiconductor device - Google Patents
Method for manufacturing gate-line in semiconductor device Download PDFInfo
- Publication number
- KR20050106917A KR20050106917A KR1020040031986A KR20040031986A KR20050106917A KR 20050106917 A KR20050106917 A KR 20050106917A KR 1020040031986 A KR1020040031986 A KR 1020040031986A KR 20040031986 A KR20040031986 A KR 20040031986A KR 20050106917 A KR20050106917 A KR 20050106917A
- Authority
- KR
- South Korea
- Prior art keywords
- film
- gate line
- etching
- tungsten
- silicon nitride
- Prior art date
Links
Classifications
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01M—TESTING STATIC OR DYNAMIC BALANCE OF MACHINES OR STRUCTURES; TESTING OF STRUCTURES OR APPARATUS, NOT OTHERWISE PROVIDED FOR
- G01M15/00—Testing of engines
- G01M15/04—Testing internal-combustion engines
Abstract
본 발명은 게이트라인의 패턴밀집도에 따라 발생하는 식각바이어스 차이를 최소화할 수 있고, 게이트라인의 쓰러짐 현상을 방지할 수 있는 반도체소자의 게이트라인 제조 방법을 제공하기 위한 것으로, 본 발명의 게이트라인 제조 방법은 반도체 기판 상에 게이트산화막, 게이트전극막을 형성하는 단계, 상기 게이트전극막 상에 하드마스크로 사용할 실리콘질화막과 텅스텐막을 적층 형성하는 단계, 상기 텅스텐막을 게이트라인 형태로 패터닝하는 단계, 상기 텅스텐막을 식각배리어로 실리콘질화막을 식각하되, 상기 텅스텐막보다 CD가 작은 형태로 식각하는 단계, 상기 식각된 실리콘질화막과 텅스텐막이 제공하는 라인패턴 사이를 일부 채우는 감광막을 형성하는 단계, 상기 텅스텐막을 제거하는 단계; 및 상기 감광막을 제거하는 단계, 상기 잔류하는 실리콘질화막을 식각배리어로 상기 게이트전극막을 식각하는 단계를 포함한다. The present invention is to provide a method for manufacturing a gate line of a semiconductor device capable of minimizing the difference in etching bias caused by the pattern density of the gate line, and can prevent the gate line from falling down. The method includes forming a gate oxide film and a gate electrode film on a semiconductor substrate, laminating a silicon nitride film and a tungsten film to be used as a hard mask on the gate electrode film, patterning the tungsten film in the form of a gate line, and forming the tungsten film. Etching the silicon nitride film using an etching barrier, and etching the CD in a form smaller than that of the tungsten film, forming a photoresist film partially filling the etched silicon nitride film and the line pattern provided by the tungsten film, and removing the tungsten film. ; And removing the photoresist film, and etching the gate electrode film using the remaining silicon nitride film as an etching barrier.
Description
본 발명은 반도체 제조 기술에 관한 것으로, 특히 반도체소자의 게이트라인 제조 방법에 관한 것이다. BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to semiconductor manufacturing technology, and more particularly, to a method for manufacturing a gate line of a semiconductor device.
DRAM에 사용하는 MOSFET의 디자인룰이 100nm급 이하의 레벨로 급속히 감소되면서 그에 대응하는 게이트라인의 선폭, 게이트산화막의 두께, 접합 깊이 등도 매우 작아지고 있는 실정이다. 그 중에서도 특히 게이트라인 측면에서 볼 때, RC 지연(delay) 문제를 해결하기 위한 저저항 게이트라인 개발이 요구되고 있다.As the design rules of MOSFETs used in DRAMs are rapidly reduced to the level of 100 nm or less, the line widths, gate oxide film thicknesses, and junction depths of corresponding gate lines also become very small. In particular, in view of the gate line, there is a need to develop a low resistance gate line to solve the RC delay problem.
따라서, 일반적인 폴리실리콘막 게이트전극을 대체할 수 있는 전이금속 실리사이드(Transition metal-silicide)/폴리실리콘막의 적층 게이트전극[이하 폴리사이드(polycide) 게이트라인]에 대한 연구가 진행되었고, 그 결과 현재에는 텅스텐폴리사이드 게이트라인이 양산에 적용되어 제품으로 생산되고 있다.Therefore, the research on the laminated gate electrode (hereinafter referred to as polycide gate line) of the transition metal silicide / polysilicon film which can replace the general polysilicon film gate electrode has been conducted. Tungsten polyside gate line is applied to mass production and is produced as a product.
그러나, 텅스텐 폴리사이드 게이트라인은 비저항이 매우 크기 때문에 게이트라인의 시트저항을 낮추는데 여전히 한계가 있다.However, since the tungsten polyside gate line has a very high resistivity, there is still a limit to lowering the sheet resistance of the gate line.
이를 해결하기 위해 텅스텐실리사이드보다 비저항이 5배 정도 낮은 텅스텐(W) 등을 사용한 텅스텐 폴리메탈 게이트라인이 제안되었다. 텅스텐 폴리메탈 게이트라인은 폴리실리콘과 텅스텐의 적층 구조이다.To solve this problem, a tungsten polymetal gate line using tungsten (W) having a resistivity of about five times lower than that of tungsten silicide has been proposed. Tungsten polymetal gateline is a laminated structure of polysilicon and tungsten.
이와 더불어, 텅스텐폴리메탈 게이트라인을 100nm급 이하로 패터닝하기 위해 사용되는 감광막은 KrF 감광막에서 ArF 감광막으로 바뀌고 있다. 그리고, 게이트라인을 용이하게 패터닝하기 위해 하드마스크 물질로 실리콘질화막(Silicon nitride, Si3N4)을 사용하고 있다.In addition, the photoresist used for patterning the tungsten polymetal gate line to 100 nm or less has been changed from KrF photoresist to ArF photoresist. In order to easily pattern the gate line, a silicon nitride layer (Si 3 N 4 ) is used as a hard mask material.
그러나, 100nm 이하의 DRAM 소자에서는 ArF 감광막을 사용해서 실리콘질화막 하드마스크를 식각하는데 식각선택비의 부족으로 어려움이 있다. 그래서 현재 실리콘질화막 하드마스크를 식각하기 위해 텅스텐하드마스크를 적층하여 게이트라인을 패터닝하는 실리콘질화막과 텅스텐의 이중 하드마스크 구조가 이용되고 있다.However, in the DRAM device of 100 nm or less, there is a difficulty in etching the silicon nitride film hard mask using an ArF photosensitive film due to the lack of an etching selectivity. Therefore, in order to etch a silicon nitride film hard mask, a double hard mask structure of a silicon nitride film and a tungsten layer, in which a tungsten hard mask is stacked to pattern a gate line, is used.
또한, ArF 감광막으로 100nm 이하 DRAM의 게이트라인을 패터닝함에 있어 게이트라인이 쓰러지는(Collapse) 문제가 발생한다. 즉, 게이트라인의 패턴밀도에 따라 셀영역과 같은 밀집 지역(dense region)에 비해 주변영역과 같은 고립지역(Isolated regtion)에서 게이트라인은 CD 바이어스(Critical Dimension Bias)가 많이 발생한다. 이 경우, CD 바이어스를 고려하면 고립지역의 게이트라인은 마스크패터닝을 더욱 작게 만들어야 하는 어려움이 있고, 이것은 게이트라인이 쓰러지는 원인으로 작용한다.In addition, the gate line collapses when patterning the gate line of the DRAM of 100 nm or less with the ArF photoresist. That is, according to the pattern density of the gate line, CD bias is more generated in the gate line in the isolated region such as the peripheral region than in the dense region such as the cell region. In this case, considering the CD bias, the gate line in the isolated region has a difficulty in making the mask patterning smaller, which causes the gate line to collapse.
일반적으로, 반도체 소자 제조 공정의 식각 전후에 CD 차이, 즉 CD 바이어스가 존재한다. 통상적으로, 반도체소자의 식각 공정은 감광막을 식각마스크로 이용하여 수행하며, 감광막의 DI CD(Developed Inspection Critical Dimension)에 대한 피식각층의 식각후의 FI CD(Final Inspection CD) 차이를 CD 바이어스라고 한다. 여기서, 밀집지역과 고립지역간 CD 바이어스 차이를 ID 바이어스라고 한다. In general, there is a CD difference, that is, a CD bias, before and after etching of a semiconductor device manufacturing process. In general, an etching process of a semiconductor device is performed by using a photoresist as an etching mask, and a difference of FI CD (Final Inspection CD) after etching of the etching layer with respect to the developed inspection critical dimension (DI CD) of the photoresist is called CD bias. Here, the CD bias difference between the dense region and the isolated region is called ID bias.
특히, 100nm 이하의 미세 게이트패턴을 형성할 때는 셀영역(밀집지역)과 주변영역(고립지역)의 CD 차이가 커짐에 따라 주변지역에서의 CD 바이어스를 제어하는 방법이 필요하다.In particular, when forming a fine gate pattern of 100 nm or less, as the CD difference between the cell region (dense region) and the peripheral region (isolated region) increases, a method of controlling the CD bias in the peripheral region is required.
도 1a 내지 도 1e는 종래기술에 따른 반도체소자의 게이트라인 제조 방법을 도시한 공정 단면도이다.1A to 1E are cross-sectional views illustrating a method for manufacturing a gate line of a semiconductor device according to the prior art.
도 1a에 도시된 바와 같이, 셀지역과 주변지역이 정의된 반도체 기판(11)에 소자분리 공정(도시 생략)을 진행한 후, 반도체 기판(11) 상에 게이트산화막(12)을 형성한다.As shown in FIG. 1A, after the device isolation process (not shown) is performed on the semiconductor substrate 11 in which the cell region and the peripheral region are defined, the gate oxide film 12 is formed on the semiconductor substrate 11.
다음으로, 게이트산화막(12) 상에 폴리실리콘막(13), 텅스텐막(14)을 순차 적층한 후, 텅스텐막(14) 상에 하드마스크로 사용할 실리콘질화막(15)과 텅스텐막(16)을 순차 적층한다. 이하, 실리콘질화막(15)과 텅스텐막(16)을 '하드마스크 실리콘질화막(15)', '하드마스크 텅스텐막(16)'이라 약칭하기로 한다.Next, after the polysilicon film 13 and the tungsten film 14 are sequentially stacked on the gate oxide film 12, the silicon nitride film 15 and the tungsten film 16 to be used as a hard mask on the tungsten film 14 are formed. Are sequentially stacked. Hereinafter, the silicon nitride film 15 and the tungsten film 16 will be abbreviated as 'hard mask silicon nitride film 15' and 'hard mask tungsten film 16'.
도 1b에 도시된 바와 같이, 하드마스크 텅스텐막(16) 상에 감광막을 도포하고 노광 및 현상으로 패터닝하여 게이트라인을 정의하는 게이트라인마스크(17)를 셀지역과 주변지역에 각각 형성한다. 이때, 게이트라인마스크(17)는 셀지역에서는 밀집된 형태의 작은 선폭으로 형성되고, 주변지역에서는 상대적으로 넓은 폭으로 형성된다.As shown in FIG. 1B, a photoresist film is applied on the hard mask tungsten film 16 and patterned by exposure and development to form a gate line mask 17 defining a gate line in the cell region and the peripheral region, respectively. At this time, the gate line mask 17 is formed in a small line width of a dense form in the cell region, and is formed in a relatively wide width in the peripheral region.
도 1c에 도시된 바와 같이, 게이트라인마스크(17)를 식각마스크로 하드마스크 텅스텐막(16)을 식각한다.As shown in FIG. 1C, the hard mask tungsten film 16 is etched using the gate line mask 17 as an etch mask.
다음으로, 산소 플라즈마를 이용하여 게이트라인마스크(17)를 제거하고, 세정 공정을 진행한다.Next, the gate line mask 17 is removed using oxygen plasma, and a cleaning process is performed.
도 1d에 도시된 바와 같이, 하드마스크 텅스텐막(16)을 식각배리어로 하드마스크 실리콘질화막(15)을 식각한다. As shown in FIG. 1D, the hard mask silicon nitride film 15 is etched using the hard mask tungsten film 16 as an etching barrier.
도 1e에 도시된 바와 같이, 하드마스크 텅스텐막(16)과 하드마스크 실리콘질화막(15)을 식각배리어로 텅스텐막(14)과 폴리실리콘막(13)을 식각하여 게이트라인을 형성한다. 이때, 하드마스크 텅스텐막(16)은 텅스텐막(14) 식각시 동시에 식각되어 제거되므로 잔류하지 않는다.As shown in FIG. 1E, the tungsten film 14 and the polysilicon film 13 are etched using the hard mask tungsten film 16 and the hard mask silicon nitride film 15 as an etching barrier to form a gate line. At this time, since the hard mask tungsten film 16 is simultaneously etched and removed when the tungsten film 14 is etched, the hard mask tungsten film 16 does not remain.
상기한 종래기술에서, 하드마스크텅스텐막을 식각배리어로 하드마스크실리콘질화막을 식각할 때 셀지역에서는 수직 프로파일 식각이 진행한다 하더라도 주변지역에서는 파지티브 프로파일이 발생되고, 셀지역에서 파지티브 프로파일이 발생하는 조건으로 식각을 진행하면 주변지역에서는 파지티브 프로파일의 정도가 더욱 커져서 ID 바이어스가 큰 공정이 된다.In the above-described conventional technique, when the hard mask silicon nitride film is etched with the hard mask tungsten film as an etching barrier, even though vertical profile etching is performed in the cell region, a positive profile is generated in the peripheral region and a positive profile is generated in the cell region. If etching is performed under the condition, the degree of positive profile becomes larger in the surrounding area, which results in a large ID bias process.
또한, 하드마스크 텅스텐막을 제거하지 않는 상태에서 하드마스크 텅스텐막보다 실리콘질화막의 CD를 작게하면 최종적으로 형성되는 게이트라인의 CD 조절이 매우 어렵다. In addition, if the CD of the silicon nitride film is smaller than the hard mask tungsten film without removing the hard mask tungsten film, it is very difficult to control the CD of the gate line finally formed.
본 발명은 상기한 종래 기술의 문제점을 해결하기 위해 제안된 것으로, 게이트라인의 패턴밀집도에 따라 발생하는 식각바이어스 차이를 최소화할 수 있고, 게이트라인의 쓰러짐 현상을 방지할 수 있는 반도체소자의 게이트라인 제조 방법을 제공하는데 그 목적이 있다. The present invention has been proposed to solve the above-described problems of the prior art, and can minimize the difference in etching bias caused by the pattern density of the gate line, and prevent the gate line from falling down. It is an object to provide a manufacturing method.
상기 목적을 달성하기 위한 본 발명의 게이트라인 제조 방법은 반도체 기판 상에 게이트산화막, 게이트전극막을 형성하는 단계, 상기 게이트전극막 상에 하드마스크로 사용할 실리콘질화막과 텅스텐막을 적층 형성하는 단계, 상기 텅스텐막을 게이트라인 형태로 패터닝하는 단계, 상기 텅스텐막을 식각배리어로 실리콘질화막을 식각하되, 상기 텅스텐막보다 CD가 작은 형태로 식각하는 단계, 상기 식각된 실리콘질화막과 텅스텐막이 제공하는 라인패턴 사이를 일부 채우는 감광막을 형성하는 단계, 상기 텅스텐막을 제거하는 단계; 및 상기 감광막을 제거하는 단계, 상기 잔류하는 실리콘질화막을 식각배리어로 상기 게이트전극막을 식각하는 단계를 포함하는 것을 특징으로 한다. In the gate line manufacturing method of the present invention for achieving the above object is a step of forming a gate oxide film, a gate electrode film on a semiconductor substrate, a step of forming a silicon nitride film and a tungsten film to be used as a hard mask on the gate electrode film, the tungsten Patterning the film in the form of a gate line, etching the silicon nitride film using the tungsten film as an etching barrier, and etching the CD nitride smaller than the tungsten film, and partially filling the gap between the etched silicon nitride film and the line pattern provided by the tungsten film. Forming a photoresist film and removing the tungsten film; And removing the photoresist film, and etching the gate electrode film using the remaining silicon nitride film as an etching barrier.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.Hereinafter, the most preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings so that those skilled in the art may easily implement the technical idea of the present invention. .
도 2a 내지 도 2g는 본 발명의 실시예에 따른 반도체소자의 게이트라인 제조 방법을 도시한 공정 단면도이다.2A to 2G are cross-sectional views illustrating a method of manufacturing a gate line of a semiconductor device in accordance with an embodiment of the present invention.
도 2a에 도시된 바와 같이, 셀영역과 주변영역이 정의된 반도체 기판(21)에 소자분리 공정(도시 생략)을 진행한 후, 반도체 기판(21) 상에 게이트산화막(22)을 형성한다.As shown in FIG. 2A, after the device isolation process (not shown) is performed on the semiconductor substrate 21 in which the cell region and the peripheral region are defined, the gate oxide film 22 is formed on the semiconductor substrate 21.
다음으로, 게이트산화막(22) 상에 폴리실리콘막(23), 텅스텐막(24)을 순차 적층한 후, 텅스텐막(24) 상에 하드마스크로 사용할 실리콘질화막(25)과 텅스텐막(26)을 순차 적층한다. 이하, 실리콘질화막(25)과 텅스텐막(26)을 '하드마스크 실리콘질화막(25)', '하드마스크 텅스텐막(26)'이라 약칭하기로 한다.Next, after the polysilicon film 23 and the tungsten film 24 are sequentially stacked on the gate oxide film 22, the silicon nitride film 25 and tungsten film 26 to be used as a hard mask on the tungsten film 24 are formed. Are sequentially stacked. Hereinafter, the silicon nitride film 25 and the tungsten film 26 will be abbreviated as 'hard mask silicon nitride film 25' and 'hard mask tungsten film 26'.
도 2b에 도시된 바와 같이, 하드마스크 텅스텐막(26) 상에 감광막을 도포하고 노광 및 현상으로 패터닝하여 게이트라인을 정의하는 게이트라인마스크(27)를 셀지역과 주변지역에 각각 형성한다. 이때, 게이트라인마스크(27)는 셀지역에서는 밀집된 형태의 작은 선폭으로 형성되고, 주변지역에서는 상대적으로 넓은 폭으로 형성된다.As shown in FIG. 2B, a photoresist film is applied on the hard mask tungsten film 26 and patterned by exposure and development to form a gate line mask 27 defining a gate line in the cell region and the peripheral region, respectively. At this time, the gate line mask 27 is formed in a small line width of a dense form in the cell region, and a relatively wide width in the peripheral region.
도 2c에 도시된 바와 같이, 게이트라인마스크(27)를 식각마스크로 하드마스크 텅스텐막(26)을 식각한다.As shown in FIG. 2C, the hard mask tungsten film 26 is etched using the gate line mask 27 as an etch mask.
다음으로, 산소 플라즈마를 이용하여 게이트라인마스크(27)를 제거하고, 세정 공정을 진행한다.Next, the gate line mask 27 is removed using an oxygen plasma, and a cleaning process is performed.
도 2d에 도시된 바와 같이, 하드마스크 텅스텐막(26)을 식각배리어로 하드마스크 실리콘질화막(25)을 건식식각한다. 이때, 하드마스크 텅스텐막(26)보다 하드마스크 질화막(25)의 라인 크기(Critical Dimension; CD)가 작게 형성되는 로스 공정(Loss process)을 진행한다. 이렇게 하면 게이트라인마스크에서 패터닝한 것보다 작은 크기의 하드마스크 질화막(25)을 만들 수 있고, ID 바이어스가 거의 발생하지 않는 식각특성을 얻을 수 있다. As shown in FIG. 2D, the hard mask silicon nitride film 25 is dry etched using the hard mask tungsten film 26 as an etching barrier. In this case, a loss process is performed in which a line size (CD) of the hard mask nitride layer 25 is smaller than that of the hard mask tungsten layer 26. In this way, a hard mask nitride film 25 having a smaller size than that patterned in the gate line mask can be formed, and an etching characteristic in which ID bias hardly occurs can be obtained.
도 2e에 도시된 바와 같이, 전면에 감광막(28)을 도포한 후 에치백공정으로 하드마스크 텅스텐막(26)이 드러날정도까지만 감광막(28)을 일부 제거한다. 즉, 하드마스크 실리콘질화막(25)과 하드마스크 텅스텐막(26)이 제공하는 라인패턴 사이를 일부 채우는 형태로 감광막을 남겨둔다. 이를 위해 감광막(28)은 에치백 공정을 진행하는 것이다.As shown in FIG. 2E, the photoresist layer 28 is applied to the entire surface, and then the photoresist layer 28 is partially removed until the hard mask tungsten layer 26 is exposed by an etch back process. That is, the photoresist film is left in the form of partially filling the line pattern provided by the hard mask silicon nitride film 25 and the hard mask tungsten film 26. To this end, the photoresist 28 is subjected to an etch back process.
도 2f에 도시된 바와 같이, 하드마스크 텅스텐막(26)을 제거한 후, 감광막을 제거하고 세정한다. 이때, 하드마스크 텅스텐막(26)은 플라즈마를 이용한 건식식각 방식으로 제거하고 감광막(28)은 산소플라즈마를 이용하여 제거한다.As shown in Fig. 2F, after removing the hard mask tungsten film 26, the photosensitive film is removed and cleaned. At this time, the hard mask tungsten film 26 is removed by a dry etching method using a plasma, and the photosensitive film 28 is removed by using an oxygen plasma.
위와 같이, 하드마스크텅스텐막(26)을 제거한 후에 후속 공정을 진행하면 하드마스크 텅스텐막에서 유발되는 CD 변화를 방지할 수 있다.As described above, after the hard mask tungsten film 26 is removed, a subsequent process may be performed to prevent the CD change caused by the hard mask tungsten film.
도 2g에 도시된 바와 같이, 하드마스크 실리콘질화막(25)을 배리어막으로 하여 게이트라인을 형성하는 식각 공정을 진행한다. 즉, 하드마스크 실리콘질화막(25)을 식각배리어로 하여 텅스텐막(24)과 폴리실리콘막(23)을 식각한다.As shown in FIG. 2G, an etching process of forming a gate line using the hard mask silicon nitride layer 25 as a barrier layer is performed. That is, the tungsten film 24 and the polysilicon film 23 are etched using the hard mask silicon nitride film 25 as an etching barrier.
상기한 게이트라인을 형성하는 식각공정후 하드마스크 실리콘질화막(25)의 탑부분이 라운드 프로파일(round profile)을 갖고, 이러한 라운드 프로파일은 후속 게이트라인 사이에 매립되는 층간절연막 증착시 갭필이 용이해지는 효과를 얻는다.The top portion of the hard mask silicon nitride layer 25 has a round profile after the etching process of forming the gate line, and the round profile has an effect of facilitating gap fill during deposition of an interlayer insulating layer buried between subsequent gate lines. Get
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다. Although the technical idea of the present invention has been described in detail according to the above preferred embodiment, it should be noted that the above-described embodiment is for the purpose of description and not of limitation. In addition, those skilled in the art will understand that various embodiments are possible within the scope of the technical idea of the present invention.
상술한 본 발명은 게이트라인마스크의 CD를 크게 할 수 있고, 따라서 패턴 쓰러짐 현상을 줄일 수 있으며, 리워크(Rework) 회수를 감소시켜 공정개발 및 양산에 필요한 시간과 비용을 절감할 수 있는 효과가 있다. According to the present invention, the CD of the gate line mask can be increased, and thus, the pattern collapse phenomenon can be reduced, and the time and cost required for process development and mass production can be reduced by reducing the number of rework. have.
또한, 게이트라인 식각후 발생하는 ID 바이어스를 최소화할 수 있어 게이트라인마스크의 패턴 형성의 마진을 확보할 수 있는 효과가 있다.In addition, since the ID bias generated after the gate line etching can be minimized, the margin of pattern formation of the gate line mask can be secured.
또한, 본 발명은 하드마스크텅스텐을 제거하는 방법을 사용하기 때문에 하드마스크 텅스텐에서 유발되는 CD 변화를 방지하므로 소자 동작에 큰 영향을 미치는 게이트라인의 CD 조절이 용이한 효과가 있다.In addition, since the present invention uses a method of removing hard mask tungsten, CD change caused by hard mask tungsten is prevented, so that CD control of a gate line having a great influence on device operation can be easily performed.
또한, 하드마스크 실리콘질화막에 적당한 슬로프(slope)가 형성되기 때문에 이후 공정인 층간절연막으로 사용되는 실리콘산화막 증착 공정에서 게이트라인 사이의 간격을 채우는데 용이한 효과가 있다. In addition, since an appropriate slope is formed in the hard mask silicon nitride film, there is an easy effect of filling the gap between the gate lines in the silicon oxide film deposition process used as an interlayer insulating film, which is a subsequent process.
도 1a 내지 도 1e는 종래기술에 따른 반도체소자의 게이트라인 제조 방법을 도시한 공정 단면도,1A to 1E are cross-sectional views illustrating a method for manufacturing a gate line of a semiconductor device according to the prior art;
도 2a 내지 도 2g는 본 발명의 실시예에 따른 반도체소자의 게이트라인 제조 방법을 도시한 공정 단면도.2A to 2G are cross-sectional views illustrating a method of manufacturing a gate line of a semiconductor device in accordance with an embodiment of the present invention.
* 도면의 주요 부분에 대한 부호의 설명* Explanation of symbols for the main parts of the drawings
21 : 반도체 기판 22 : 게이트산화막21 semiconductor substrate 22 gate oxide film
23 : 폴리실리콘막 24 : 텅스텐막23 polysilicon film 24 tungsten film
25 : 하드마스크 실리콘질화막 26 : 하드마스크 텅스텐막 25: hard mask silicon nitride film 26: hard mask tungsten film
Claims (6)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020040031986A KR101073127B1 (en) | 2004-05-06 | 2004-05-06 | Method for manufacturing gate-line in semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020040031986A KR101073127B1 (en) | 2004-05-06 | 2004-05-06 | Method for manufacturing gate-line in semiconductor device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20050106917A true KR20050106917A (en) | 2005-11-11 |
| KR101073127B1 KR101073127B1 (en) | 2011-10-13 |
Family
ID=37283599
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020040031986A KR101073127B1 (en) | 2004-05-06 | 2004-05-06 | Method for manufacturing gate-line in semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR101073127B1 (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100844939B1 (en) * | 2007-06-14 | 2008-07-09 | 주식회사 하이닉스반도체 | Method for manufacturing semiconductor device with gate line of fine line width |
| KR101158391B1 (en) * | 2005-12-22 | 2012-06-22 | 매그나칩 반도체 유한회사 | Method of forming a gate in a semiconductor device |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08316127A (en) * | 1995-05-19 | 1996-11-29 | Sanyo Electric Co Ltd | Semiconductor device and manufacture of semiconductor device |
| KR20000043197A (en) * | 1998-12-28 | 2000-07-15 | 김영환 | Method for fabricating gate electrode of semiconductor device |
-
2004
- 2004-05-06 KR KR1020040031986A patent/KR101073127B1/en not_active IP Right Cessation
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101158391B1 (en) * | 2005-12-22 | 2012-06-22 | 매그나칩 반도체 유한회사 | Method of forming a gate in a semiconductor device |
| KR100844939B1 (en) * | 2007-06-14 | 2008-07-09 | 주식회사 하이닉스반도체 | Method for manufacturing semiconductor device with gate line of fine line width |
| US7790619B2 (en) | 2007-06-14 | 2010-09-07 | Hynix Semiconductor Inc | Method for fabricating semiconductor device having narrow channel |
Also Published As
| Publication number | Publication date |
|---|---|
| KR101073127B1 (en) | 2011-10-13 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7563723B2 (en) | Critical dimension control for integrated circuits | |
| US8338304B2 (en) | Methods to reduce the critical dimension of semiconductor devices and related semiconductor devices | |
| JP2622059B2 (en) | Method for manufacturing semiconductor integrated circuit | |
| KR100704470B1 (en) | Method for fabrication of semiconductor device using amorphous carbon layer to sacrificial hard mask | |
| US8728945B2 (en) | Method for patterning sublithographic features | |
| US7297628B2 (en) | Dynamically controllable reduction of vertical contact diameter through adjustment of etch mask stack for dielectric etch | |
| KR100190261B1 (en) | Method of fabricating gate stack having a reduced height | |
| US7442648B2 (en) | Method for fabricating semiconductor device using tungsten as sacrificial hard mask | |
| KR20050052213A (en) | Fabricating method of minute line in semiconductor device | |
| JP3532134B2 (en) | Method for manufacturing semiconductor device | |
| KR100885786B1 (en) | Method of fabricating bit line of semiconductor memory device | |
| US20050280035A1 (en) | Semiconductor device and method for fabricating the same | |
| US20080081463A1 (en) | Method for fabricating storage node contact in semiconductor device | |
| KR101073127B1 (en) | Method for manufacturing gate-line in semiconductor device | |
| KR100792409B1 (en) | Method for fabrication of semiconductor device using tungsten layer to sacrificial hard mask | |
| KR101024251B1 (en) | Method for forming gate electrode in semiconductor device | |
| KR100939109B1 (en) | Method for fabricating semiconductor device | |
| KR100537187B1 (en) | Method for fabrication of semiconductor device | |
| KR100832027B1 (en) | Forming method of semiconductor device pattern capable of protecting tapered profile of hardmask | |
| KR100314738B1 (en) | Method for forming gate electrode in semiconductor device | |
| KR100732274B1 (en) | Method of fabricating semiconductor device | |
| KR20000001945A (en) | D-ram cell capacitor manufacturing method | |
| KR100942981B1 (en) | Method for fabricating semiconductor device | |
| KR100623617B1 (en) | Method for fabrication of semiconductor memory device using tungsten layer to sacrificial hard mask | |
| JPH08274078A (en) | Etching |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| LAPS | Lapse due to unpaid annual fee |