KR20050106837A - Comparator circuit with hysteresis characteristic - Google Patents

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Abstract

본 발명은 히스테리시스 특성을 가져 노이즈에 안정적인 출력전압을 제공하며, 게인값이 큰 비교장치를 제공하기 위한 것으로, 이를 위한 본 발명으로 바이어스전류를 공급하기 위한 전류공급원; 상기 전류공급원에 접속되며, 제1 및 제2 입력전압을 차동입력으로 하는 제1 및 제2 차동입력단; 및 전원전압과, 상기 제1 및 제2 차동입력단 사이에 캐스코드형태로 접속된 제1 및 제2 액티브로드를 구비하여, 상기 제1 및 제2 입력전압에 대응하는 정출력 및 부출력을 출력하는 것을 특징으로 하는 비교장치를 제공한다.The present invention has a hysteresis characteristic to provide a stable output voltage to the noise, and to provide a comparison device having a large gain value, the present invention for this to supply a bias current; First and second differential input terminals connected to the current supply source and configured to differentially input first and second input voltages; And first and second active loads connected in a cascode form between a power supply voltage and the first and second differential input terminals, and output positive and negative outputs corresponding to the first and second input voltages. It provides a comparison device characterized in that.

Description

히스테리시스 특성을 갖는 비교장치{COMPARATOR CIRCUIT WITH HYSTERESIS CHARACTERISTIC} Comparator with hysteresis characteristics {COMPARATOR CIRCUIT WITH HYSTERESIS CHARACTERISTIC}

본 발명은 비교장치에 관한 것으로, 특히 히스테리시스 특성을 갖는 비교장치에 관한 것이다.The present invention relates to a comparison device, and more particularly to a comparison device having hysteresis characteristics.

통상적으로, 비교기는 차동증폭기 회로로 구현하는데, 차동증폭기는 두 입력 신호의 전압 차(voltage difference)만을 증폭한다.Typically, comparators are implemented as differential amplifier circuits, which only amplify the voltage difference between the two input signals.

도 1은 종래기술에 따른 비교장치의 회로도이다.1 is a circuit diagram of a comparison device according to the prior art.

도 1를 참조하면, 비교장치는 입력전압 Vin1 및 Vin2을 차동입력으로 하여 이를 정출력(Va) 및 부출력(Vb)으로 출력하기 위한 차동증폭기(10)와, 차동증폭기(10)의 정출력(Va) 및 부출력(Vb)을 입력받아 바이어스되고, 이를 증폭하여 출력하기 위한 셀프바이어스 차동증폭기(20)와, 반전된 셀프바이어스 차동증폭기(20)의 출력에 따른 전압(Vout)을 드라이빙하기 위한 출력부(30)를 구비한다.Referring to FIG. 1, a comparison device includes a differential amplifier 10 for outputting the input voltages Vin1 and Vin2 as differential inputs and outputs the positive output Va and the negative output Vb, and the constant output of the differential amplifier 10. Driving the voltage (Vout) according to the output of the self-bias differential amplifier (20) and the inverted self-bias differential amplifier (20) for receiving and biasing (Va) and the negative output (Vb), amplified and output It has an output unit 30 for.

그리고 차동증폭기(10)는 바이어스전류를 공급하기 위한 전류공급원(Is)과, 전류공급원(Is)에 접속되며, 입력전압 Vin1 및 Vin2을 차동입력으로 하는 차동입력 트랜지스터(NM1, NM2)와, 차동 입력 트랜지스터(NM1, NM2)에 접속되어 입력전압(Vin1 및 Vin2)에 대응하는 정출력(Va) 및 부출력(Vb)을 출력하는 액티브로드(12)를 구비한다.The differential amplifier 10 is connected to a current supply Is for supplying a bias current, a current supply Is, and differential input transistors NM1 and NM2 having differential inputs Vin1 and Vin2 as differential inputs. An active load 12 is connected to the input transistors NM1 and NM2 and outputs a positive output Va and a negative output Vb corresponding to the input voltages Vin1 and Vin2.

차동증폭기(10)의 액티브 로드(12)는 전원전압 VDD과 출력노드 a 사이에 소스-드레인 경로를 가지며, 출력노드 a에 걸린 전압을 게이트 입력으로 갖는 PMOS트랜지스터(PM1)와, 전원전압 VDD과 출력노드 a 사이에 소스-드레인 경로를 가지며, 출력노드 b에 걸린 전압을 게이트 입력으로 갖는 PMOS트랜지스터(PM3)와, 전원전압 VDD과 출력노드 b 사이에 소스-드레인 경로를 가지며, 출력노드 a에 걸린 전압을 게이트 입력으로 갖는 PMOS트랜지스터(PM2)와, 전원전압 VDD과 출력노드 b 사이에 소스-드레인 경로를 가지며, 출력노드 b에 걸린 전압을 게이트 입력으로 갖는 PMOS트랜지스터(PM4)를 구비한다.The active load 12 of the differential amplifier 10 has a source-drain path between the power supply voltage VDD and the output node a, a PMOS transistor PM1 having a voltage applied to the output node a as a gate input, and a power supply voltage VDD. A PMOS transistor PM3 having a source-drain path between the output nodes a and a gate input having a voltage applied to the output node b, a source-drain path between the power supply voltage VDD and the output node b, and an output node a. A PMOS transistor (PM2) having the applied voltage as a gate input, and a PMOS transistor (PM4) having a source-drain path between the power supply voltage VDD and the output node b, and having a voltage applied to the output node b as a gate input are provided.

도 2a 및 도 2b는 입력전압에 따른 도 1의 차동증폭기의 등가회로를 도시한 도면이다.2A and 2B illustrate equivalent circuits of the differential amplifier of FIG. 1 according to an input voltage.

먼저, 도 2a는 입력전압 Vin1이 Vin2보다 높은 전압을 가져 액티브로드(12) 내 PMOS트랜지스터(PM1, PM2)가 턴온된 경우 차동증폭기(10)의 등가회로를 도시한 도면이다.First, FIG. 2A illustrates an equivalent circuit of the differential amplifier 10 when the input voltage Vin1 has a voltage higher than Vin2 and the PMOS transistors PM1 and PM2 in the active load 12 are turned on.

전술한 조건에서 차동증폭기의 등가회로는 바이어스전류를 공급하기 위한 전류공급원(Is)과, 전류공급원(Is)에 접속되며 입력전압 Vin1 및 Vin2를 입력으로 갖는 NMOS트랜지스터(NM1, NM2)와, NMOS트랜지스터(NM1, NM2)에 각각 직렬접속되며 출력노드 a에 걸린 전압을 게이트 입력으로 갖는 PMOS트랜지스터(PM1, PM2)로 구성된다.Under the above conditions, the equivalent circuit of the differential amplifier is connected to the current supply Is for supplying the bias current, the NMOS transistors NM1 and NM2 connected to the current supply Is and having input voltages Vin1 and Vin2 as inputs, and NMOS. It is composed of PMOS transistors PM1 and PM2 connected in series with transistors NM1 and NM2, respectively, and having a voltage across the output node a as a gate input.

도 2b는 입력전압 Vin1이 Vin2보다 낮은 전압을 가져 액티브로드(12) 내 PMOS트랜지스터(PM3, PM4)가 턴온된 경우 차동증폭기의 등가회로를 도시한 도면이다.FIG. 2B illustrates an equivalent circuit of the differential amplifier when the input voltage Vin1 has a voltage lower than Vin2 and the PMOS transistors PM3 and PM4 in the active load 12 are turned on.

액티브로드(12)는 입력단 트랜지스터(NM1, NM2)에 각각 직렬접속되되, 출력노드 b에 걸린 전압을 게이트 입력으로 갖는 PMOS트랜지스터(PM3, PM4)로 구성된다.The active load 12 is composed of PMOS transistors PM3 and PM4 connected in series to the input transistors NM1 and NM2, respectively, and having a voltage applied to the output node b as a gate input.

간략히 동작을 살펴보면, 입력전압에 Vin1 및 Vin2에 응답하여 차동증폭기(10)가 정출력(Va) 및 부출력(Vb)을 출력시키며, 셀프바이어스 차동증폭기(20)가 정출력(Va) 및 부출력(Vb)을 입력받아 셀프바이어스되고, 이에 대응하는 출력값을 출력한다. 출력부(30)가 셀프바이어스 차동증폭기(20)의 출력전압 레벨에 대응하는 전압(Vout)을 공급한다. In brief, the differential amplifier 10 outputs the positive output Va and the negative output Vb in response to the input voltages Vin1 and Vin2, and the self-bias differential amplifier 20 outputs the positive output Va and negative. The output Vb is input and self-biased to output an output value corresponding thereto. The output unit 30 supplies a voltage Vout corresponding to the output voltage level of the self bias differential amplifier 20.

한편, 히스테리시스 특성을 갖지 않는 비교장치를 이용하는 경우 입력전압 Vin1 및 Vin2가 미세한 전압차이를 가질 때에도 출력전압의 레벨이 논리레벨 '하이'에서 '로우'로 풀스윙하는 문제점이 발생된다.On the other hand, in the case of using a comparator having no hysteresis characteristic, even when the input voltages Vin1 and Vin2 have a slight voltage difference, a problem arises in that the level of the output voltage is full swing from the logic level 'high' to 'low'.

도 3은 히스테리시스 특성을 갖지 않는 차동증폭기의 입력에 노이즈(noise)가 인가됨에 따른 문제점을 개념적으로 도시한 도면이다.3 is a diagram conceptually illustrating a problem caused by noise being applied to an input of a differential amplifier having no hysteresis characteristic.

출력전압(Vout)은 입력전압(Vin)의 레벨이 기준전압(VTRP)보다 높은 경우에는 논리레벨 '하이'를 출력하고, 기준전압(VTRP)보다 낮은 경우에는 논리레벨 '로우'를 출력한다. 그런데, 도면에 도시된 바와 같이 입력전압(Vin)에 노이즈가 인가되면, 기준전압(VTRP)에서 입력전압(Vin)이 작은 스윙을 갖게되며 이에 의해 출력전압(Vout)이 논리레벨 '로우'(VOL)에서 '하이'(VOH)로 변하는 불안정한 출력을 갖게된다.The output voltage Vout outputs a logic level 'high' if the level of the input voltage Vin is higher than the reference voltage V TRP and outputs a logic level 'low' if it is lower than the reference voltage V TRP . do. However, when noise is applied to the input voltage Vin, as shown in the drawing, the input voltage Vin has a small swing at the reference voltage V TRP , whereby the output voltage Vout becomes a logic level 'low'. You will have an unstable output that changes from (V OL ) to 'high' (V OH ).

이와같은 문제점은 종래기술에 따른 비교장치에서도 발생된다. 비교장치는 입력전압 Vin1 및 Vin2의 전압 차이를 감지하고 증폭하여 출력전압(Vout)을 출력하게 되므로, 입력전압 Vin1 및 Vin2 사이에 작은 전압차이만 감지되어도 이로 인해 출력전압의 논리레벨이 변하는 문제점이 발생된다.This problem also occurs in the comparison device according to the prior art. Since the comparator detects and amplifies the voltage difference between the input voltages Vin1 and Vin2 and outputs the output voltage Vout, even if only a small voltage difference is detected between the input voltages Vin1 and Vin2, the logic level of the output voltage is changed. Is generated.

본 발명은 상기와 같은 종래기술의 문제점을 해결하기 위하여 제안된 것으로, 히스테리시스 특성을 가져 노이즈에 안정적인 출력전압을 제공하며, 게인값이 큰 비교장치를 제공하는데 그 목적이 있다. The present invention has been proposed in order to solve the above problems of the prior art, and has an object of providing a comparator having a high gain value with a stable output voltage due to hysteresis characteristics.

상기의 기술적 과제를 달성하기 위한 본 발명의 일측면에 따른 비교장치는 바이어스전류를 공급하기 위한 전류공급원; 상기 전류공급원에 접속되며, 제1 및 제2 입력전압을 차동입력으로 하는 제1 및 제2 차동입력단; 및 전원전압과, 상기 제1 및 제2 차동입력단 사이에 캐스코드형태로 접속된 제1 및 제2 액티브로드를 구비하여, 상기 제1 및 제2 입력전압에 대응하는 정출력 및 부출력을 출력하는 것을 특징으로한다.Comparing device according to an aspect of the present invention for achieving the above technical problem is a current supply source for supplying a bias current; First and second differential input terminals connected to the current supply source and configured to differentially input first and second input voltages; And first and second active loads connected in a cascode form between a power supply voltage and the first and second differential input terminals, and output positive and negative outputs corresponding to the first and second input voltages. It is characterized by.

또한, 본 발명의 다른 측면에 따른 비교장치는 바이어스전류를 공급하기 위한 전류공급원; 상기 전류공급원에 접속되며, 제1 및 제2 입력전압을 차동입력으로 하는 제1 및 제2 차동입력단; 상기 제1 입력전압이 제2 입력전압보다 높은 전압을 가질 때 전원전압과 상기 제1 및 제2 차동입력단에 연결되는 제1 액티브로드; 및 상기 제1 입력전압이 제2 입력전압보다 낮은 전압을 가질 때 전원전압과 상기 제1 및 제2 차동입력단에 연결되는 제2 액티브로드를 구비하여, 상기 제1 액티브로드 및 제2 액티브로드의 저항값이 달라 상기 제1 및 제2 입력전압의 차이에 따라 출력되는 정출력 및 부출력의 전압레벨이 달라지는 것을 특징으로 한다.In addition, the comparison device according to another aspect of the present invention comprises a current supply source for supplying a bias current; First and second differential input terminals connected to the current supply source and configured to differentially input first and second input voltages; A first active rod connected to a power supply voltage and the first and second differential input terminals when the first input voltage has a voltage higher than a second input voltage; And a second active load connected to a power supply voltage and the first and second differential input terminals when the first input voltage has a voltage lower than a second input voltage. The resistance value is different, the voltage level of the positive output and the negative output is different according to the difference between the first and second input voltage.

이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.DETAILED DESCRIPTION Hereinafter, exemplary embodiments of the present invention will be described with reference to the accompanying drawings so that those skilled in the art may easily implement the technical idea of the present invention. do.

도 4는 본 발명의 일 실시예에 따른 비교장치 회로도이다.4 is a circuit diagram of a comparator according to an embodiment of the present invention.

도 4를 참조하면, 비교장치는 입력전압 Vin1 및 Vin2의 차이를 감지 및 증폭하여 정출력(Va) 및 부출력(Vb)을 출력하기 위한 차동증폭기(100)와, 정출력(Va) 및 부출력(Vb)을 입력받아 바이어스되고 이를 증폭하여 출력하기 위한 셀프바이어스 차동증폭기(200)와, 반전된 셀프바이어스 차동증폭기(200)의 출력에 따른 전압(Vout)을 드라이빙하기 위한 출력부(300)를 구비한다.Referring to FIG. 4, the comparator detects and amplifies a difference between the input voltages Vin1 and Vin2 to output a positive output Va and a negative output Vb, and a positive output Va and a negative amplifier. A self bias differential amplifier 200 for receiving and biasing the output Vb and amplifying and outputting the output Vb, and an output unit 300 for driving a voltage Vout according to the output of the inverted self bias differential amplifier 200. It is provided.

그리고 차동증폭기(100)는 바이어스전류를 공급하기 위한 전류공급원(Is)과, 전류공급원(Is)에 접속되며, 입력전압 Vin1 및 Vin2을 차동입력으로 하는 차동입력 단(NM1, NM2)과, 전원전압 VDD와 차동입력단 사이에 캐스코드형태로 접속된 제1 및 제2 액티브로드(120, 140)를 구비한다.The differential amplifier 100 is connected to a current supply Is for supplying a bias current, a current supply Is, and differential input terminals NM1 and NM2 having differential inputs Vin1 and Vin2 as inputs, and a power supply. First and second active loads 120 and 140 are connected between the voltage VDD and the differential input terminal in a cascode form.

차동증폭기(100)의 제1 액티브 로드(120)는 전원전압 VDD과 노드 c 사이에 소스-드레인 경로를 가지며, 노드 c에 걸린 전압을 게이트 입력으로 갖는 PMOS트랜지스터(PM5)와, 전원전압 VDD과 노드 c 사이에 소스-드레인 경로를 가지며, 노드 d에 걸린 전압을 게이트 입력으로 갖는 PMOS트랜지스터(PM9)와, 전원전압 VDD과 노드 d사이에 소스-드레인 경로를 가지며, 노드 c에 걸린 전압을 게이트 입력으로 갖는 PMOS트랜지스터(PM7)와, 전원전압 VDD과 노드 d사이에 소스-드레인 경로를 가지며, 노드 d에 걸린 전압을 게이트 입력으로 갖는 PMOS트랜지스터(PM11)를 구비하며, 제2 액티브로드(140)는 노드 c 및 e 사이에 소스-드레인 경로를 가지며, 노드 e에 걸린 전압을 게이트 입력으로 갖는 PMOS트랜지스터(PM6)와, 노드 c및 e사이에 소스-드레인 경로를 가지며, 노드 f에 걸린 전압을 게이트 입력으로 갖는 PMOS트랜지스터(PM10)와, 노드 d 및 f사이에 소스-드레인 경로를 가지며, 노드 e에 걸린 전압을 게이트 입력으로 갖는 PMOS트랜지스터(PM8)와, 노드 d 및 f 사이에 소스-드레인 경로를 가지며, 노드 f에 걸린 전압을 게이트 입력으로 갖는 PMOS트랜지스터(PM12)를 구비한다.The first active load 120 of the differential amplifier 100 has a source-drain path between the power supply voltage VDD and the node c, a PMOS transistor PM5 having a voltage applied to the node c as a gate input, and a power supply voltage VDD. PMOS transistor PM9 having a source-drain path between node c and a gated voltage as node input, a source-drain path between power supply voltage VDD and node d, and a gated voltage across node c. A second active load 140 including a PMOS transistor PM7 having an input, a PMOS transistor PM11 having a source-drain path between the power supply voltage VDD and the node d, and having a voltage applied to the node d as a gate input. ) Has a source-drain path between nodes c and e, a PMOS transistor PM6 having a voltage applied to node e as a gate input, and a source-drain path between nodes c and e, and a voltage across node f. Crab PMOS transistor PM10 having a gate input, a source-drain path between nodes d and f, and a PMOS transistor PM8 having a voltage applied to node e as a gate input, and a source-drain between nodes d and f. PMOS transistor PM12 having a path and having a voltage applied to node f as a gate input.

그리고, 셀프바이어스 차동증폭기(200)는 부출력(Vb)을 입력으로 갖는 인버터형 입력단(220)과, 정출력(Va)을 반전시켜 셀프바이어스 차동증폭기의 최종출력으로 출력시키기 위한 인버터형 입력단(240)과, 인버터형 입력단 220의 출력전압에 응답하여 바이어스전압를 공급하기 위한 바이어스 트랜지스터(PM13, NM5)를 구비한다.In addition, the self-bias differential amplifier 200 has an inverter-type input terminal 220 having a negative output Vb as an input, and an inverter-type input terminal for inverting the constant output Va to output the final output of the self-bias differential amplifier ( 240 and bias transistors PM13 and NM5 for supplying a bias voltage in response to the output voltage of the inverter type input terminal 220.

셀프바이어스 차동증폭기(200)는 부출력(Vb)을 각각의 게이트 입력으로 가지며 노드 1및 노드 2사이에 직렬로 접속된 PMOS트랜지스터(PM14) 및 NMOS트랜지스터(NM6)와, PMOS트랜지스터(PM14)와 NMOS트랜지스터(NM6)의 접속노드에 걸린 전압을 게이트 입력으로 가지며 전원전압 VDD와 노드 N1 사이에 소스-드레인 경로를 갖는 PMOS트랜지스터(PM13)와, 접속노드에 걸린 전압을 게이트 입력으로 가지며 노드 N2와 전원전압 VSS 사이에 드레인-소스 경로를 갖는 NMOS트랜지스터(NM5)와, 차동증폭기(100)의 정출력(Va)을 각각의 게이트 입력으로 가지며 노드 N1및 노드 N2사이에 직렬로 접속된 PMOS트랜지스터(PM15) 및 NMOS트랜지스터(NM7)를 구비한다.The self-bias differential amplifier 200 has a negative output (Vb) as its gate input and a PMOS transistor (PM14) and an NMOS transistor (NM6) connected in series between node 1 and node 2, and a PMOS transistor (PM14). PMOS transistor (PM13) having the voltage applied to the connection node of the NMOS transistor (NM6) as a gate input and having a source-drain path between the power supply voltage VDD and the node N1, and a voltage applied to the connection node as the gate input, An NMOS transistor NM5 having a drain-source path between the power supply voltage VSS, and a PMOS transistor connected in series between a node N1 and a node N2 each having a gate output having a constant output Va of the differential amplifier 100 as its respective gate input ( PM15) and NMOS transistor NM7.

출력부(300)는 셀프바이스 차동증폭기(200)의 출력전압을 각각의 게이트 입력으로 가지며 전원전압 VDD와 전원전압 VSS사이에 직렬로 배치된 PMOS트랜지스터(PM16)와, NMOS트랜지스터(NM6)를 구비하여 출력전압 Vout을 공급한다.The output unit 300 has the output voltage of the self-bias differential amplifier 200 as its gate input, and has a PMOS transistor PM16 disposed in series between the power supply voltage VDD and the power supply voltage VSS, and an NMOS transistor NM6. Supply the output voltage Vout.

이와같이 본 발명에서는 차동증폭기(100)의 액티브 로드(120 및 140)를 캐스코드(Cascode)로 구현하므로, 종래기술에 따른 비교장치에 비해 보다 큰 게인(Gain)을 갖는다.As described above, since the active loads 120 and 140 of the differential amplifier 100 are implemented by cascode, the present invention has a larger gain than the conventional comparison apparatus.

도 5a는 입력전압 Vin1이 Vin2보다 높은 전압인 경우에 따른 도 4의 등가회로이며, 도 5b는 입력전압 Vin1이 Vin2보다 낮은 전압인 경우에 따른 도 4의 등가회로이다.5A is an equivalent circuit of FIG. 4 when the input voltage Vin1 is higher than Vin2, and FIG. 5B is an equivalent circuit of FIG. 4 when the input voltage Vin1 is lower than Vin2.

다음에서는 도 4 내지 도 5b를 참조하여 비교장치의 동작을 간략히 살펴보도록 한다.Next, the operation of the comparison apparatus will be briefly described with reference to FIGS. 4 to 5B.

먼저, 입력전압 Vin1이 Vin2보다 높은 전압인 경우, 차동증폭기(100)는 도 5a에 도시된 바와 같은 등가회로가 되어 PMOS트랜지스터(PM5, PM6, PM7, PM8)에 의해 입력전압 Vin1 및 Vin2에 대응하여 정출력(Va)보다 높은 전압의 부출력(Vb)을 출력한다. 셀프바이어스 차동증폭기(200)는 정출력(Va) 및 부출력(Vb)에 응답하여 바이어스되고, 정출력(Va)에 반전된 전압값을 출력한다. 출력부(300)는 반전된 셀프바이어스 차동증폭기(200)의 출력전압에 대응하는 출력전압 Vout을 공급한다.First, when the input voltage Vin1 is higher than Vin2, the differential amplifier 100 becomes an equivalent circuit as shown in FIG. 5A to correspond to the input voltages Vin1 and Vin2 by the PMOS transistors PM5, PM6, PM7, and PM8. The sub output Vb having a voltage higher than the constant output Va is output. The self-bias differential amplifier 200 is biased in response to the positive output Va and the negative output Vb, and outputs an inverted voltage value to the positive output Va. The output unit 300 supplies an output voltage Vout corresponding to the output voltage of the inverted self-bias differential amplifier 200.

입력전압 Vin1이 Vin2보다 낮은 전압인 경우, 차동증폭기(100)는 도 5b에 도시된 바와 같은 등가회로가 되어 PMOS트랜지스터(PM9, PM10, PM11, PM12)에 의해 입력전압 Vin1 및 Vin2에 대응하여 부출력(Vb)보다 높은 전압의 정출력(Va)을 출력한다. 셀프바이어스 차동증폭기(200)는 정출력(Va) 및 부출력(Vb)에 응답하여 바이어스되고, 정출력(Va)에 반전된 전압값을 출력한다. 출력부(300)는 반전된 셀프바이어스 차동증폭기(200)의 출력전압에 대응하는 출력전압 Vout을 공급한다.When the input voltage Vin1 is lower than Vin2, the differential amplifier 100 becomes an equivalent circuit as shown in FIG. 5B, and the PMOS transistors PM9, PM10, PM11, and PM12 correspond to the input voltages Vin1 and Vin2. The constant output Va having a voltage higher than the output Vb is output. The self-bias differential amplifier 200 is biased in response to the positive output Va and the negative output Vb, and outputs an inverted voltage value to the positive output Va. The output unit 300 supplies an output voltage Vout corresponding to the output voltage of the inverted self-bias differential amplifier 200.

한편, 도 5a 및 도 5b에서 제시한 바와 같이 입력전압 Vin1 및 Vin2에 따라 액티브로드(120 및 140) 내 액티브되는 PMOS트랜지스터가 다르므로, 이들 PMOS트랜지스터의 저항값을 다르게 조절하여 일 실시예에 따른 비교장치가 히스테리시스 특성을 갖도록 한다.Meanwhile, as shown in FIGS. 5A and 5B, since the active PMOS transistors in the active loads 120 and 140 are different according to the input voltages Vin1 and Vin2, the resistance values of the PMOS transistors are adjusted differently according to an embodiment. Allow the comparator to have hysteresis characteristics.

도 6은 본 발명에 따른 히스테리시스 특성을 갖는 비교장치의 출력을 도시한 개념도로서, 출력전압의 논리레벨 '하이'와 '로우'에 대한 기준전압 V+ TRP 및 V - TRP의 레벨을 다르게한다. 따라서, 입력전압(Vin)이 기준전압 V+ TRP 보다 높아지면 논리레벨 '하이'를 출력하며, 이후 입력전압의 레벨이 이 기준전압 V+ TRP 보다 낮아져도 출력전압의 논리레벨 '하이'를 유지하게된다. 입력전압의 레벨이 기준전압 V- TRP 보다 낮아질 때 출력전압이 논리레벨 로우를 출력하며, 입력전압의 레벨이 기준전압 V- TRP 보다 높아져도 이를 출력전압의 논리레벨을 유지한다. 따라서, 입력전압에 노이즈가 인가되어도 출력전압이 안정적으로 출력되는 것을 알 수 있다.6 is a conceptual diagram illustrating an output of a comparator having hysteresis characteristics according to the present invention, wherein the reference voltages V + TRP and V - TRP for the logic levels 'high' and 'low' of the output voltage are shown. Different levels. Thus, the input voltage (Vin) the reference voltage V + and higher than TRP when outputting a logic level "high", low even maintaining a logical level "High" of the output voltage level after the input voltage than the reference voltage V + TRP Will be done. When the level of the input voltage is lower than the reference voltage V - TRP , the output voltage outputs a logic level low, and maintains the logic level of the output voltage even when the level of the input voltage is higher than the reference voltage V - TRP . Accordingly, it can be seen that the output voltage is stably output even when noise is applied to the input voltage.

도 7a는 도 4의 시뮬레이션 파형도로서, 본 발명의 실시예에 따른 비교장치의 DC게인(Gain)을 나타내는 파형도이며, 도 7b는 도 7a의 A부분을 보다 확대하여 나타낸 도면이다. 도 7a 및 도 7b를 참조하여 보면, 출력전압의 지연(Propagation Delay)이 약 50㎱로 측정된다.FIG. 7A is a waveform diagram illustrating the simulation waveform of FIG. 4, illustrating a DC gain of a comparison device according to an exemplary embodiment of the present invention, and FIG. 7B is an enlarged view of portion A of FIG. 7A. Referring to FIGS. 7A and 7B, a propagation delay of the output voltage is measured at about 50 Hz.

도 7c는 도 4의 비교장치의 AC 게인을 나타내는 파형도로서, AC게인이 40㏈로 측정된다.FIG. 7C is a waveform diagram showing the AC gain of the comparison device in FIG. 4, wherein the AC gain is measured at 40 Hz.

도 7d는 도 4의 비교장치가 갖는 히스테리시스 특성을 나타낸 도면이다.FIG. 7D is a diagram illustrating hysteresis characteristics of the comparison device of FIG. 4.

전술한 본 발명은 액티브로드를 캐스코드로 구현하여 게인을 향상시킨다. 또한, 입력전압 Vin1 및 Vin2에 따라 액티브되는 액티브로드 내 PMOS트랜지스터의 저항값을 조절하여 히스테리시스 특성을 갖도록 구현하여 입력전압 Vin1 및 Vin2사이의 작은 전압 변화에 상관없이 안정적인 출력전압을 출력한다.The present invention described above improves the gain by implementing the active load in the cascode. In addition, by adjusting the resistance value of the PMOS transistor in the active load active according to the input voltage Vin1 and Vin2, it is implemented to have hysteresis characteristics, and outputs a stable output voltage regardless of the small voltage change between the input voltage Vin1 and Vin2.

이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속한 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.The present invention described above is not limited to the above-described embodiments and the accompanying drawings, and various substitutions, modifications, and changes are possible in the art without departing from the technical spirit of the present invention. It will be clear to those of ordinary knowledge.

전술한 본 발명은 액티브로드를 캐스코드로 구현하여 게인을 향상시킨다. 또한, 입력전압 Vin1 및 Vin2에 따라 액티브되는 액티브로드 내 PMOS트랜지스터의 저항값을 조절하여 히스테리시스 특성을 갖도록 구현하여 입력전압 Vin1 및 Vin2사이의 작은전압 변화에 상관없이 안정적인 출력전압을 출력한다. The present invention described above improves the gain by implementing the active load in the cascode. In addition, by adjusting the resistance value of the PMOS transistor in the active load active according to the input voltage Vin1 and Vin2 to implement a hysteresis characteristic, a stable output voltage is output regardless of the small voltage change between the input voltage Vin1 and Vin2.

도 1은 종래기술에 따른 비교장치의 회로도.1 is a circuit diagram of a comparison device according to the prior art.

도 2a 및 도 2b는 입력전압에 따른 등가회로를 도시한 도면.2A and 2B show equivalent circuits according to input voltages.

도 3은 히스테리시스 특성을 갖지 않는 차동증폭기의 입력에 노이즈가 인가됨에 따른 문제점을 개념적으로 도시한 도면.3 is a diagram conceptually illustrating a problem due to noise being applied to an input of a differential amplifier having no hysteresis characteristic.

도 4는 본 발명에 따른 히스테리시스 특성을 갖는 비교장치의 회로도.4 is a circuit diagram of a comparison device having hysteresis characteristics according to the present invention.

도 5a 및 도 5b는 도 4의 회로에 인가되는 입력전압에 따른 등가회로를 도시한 도면.5A and 5B illustrate equivalent circuits according to input voltages applied to the circuit of FIG. 4.

도 6은 히스테리시스 특성을 갖는 비교장치의 출력을 도시한 개념도.6 is a conceptual diagram showing the output of a comparator having hysteresis characteristics.

도 7a 내지 도 7d는 도 4의 시뮬레이션 파형도.7A-7D are simulation waveform diagrams of FIG. 4.

* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings

100 : 차동증폭기100: differential amplifier

200 : 셀프바이어스 차동증폭기200: Self-bias differential amplifier

300 : 출력부300: output unit

Claims (8)

바이어스전류를 공급하기 위한 전류공급원;A current supply source for supplying a bias current; 상기 전류공급원에 접속되며, 제1 및 제2 입력전압을 차동입력으로 하는 제1 및 제2 차동입력단; 및First and second differential input terminals connected to the current supply source and configured to differentially input first and second input voltages; And 전원전압과, 상기 제1 및 제2 차동입력단 사이에 캐스코드형태로 접속된 제1 및 제2 액티브로드를 구비하여, And a first active voltage and a second active load connected in cascode form between the first and second differential input terminals, 상기 제1 및 제2 입력전압에 대응하는 정출력 및 부출력을 출력하는 것Outputting a positive output and a negative output corresponding to the first and second input voltages 을 특징으로 하는 비교장치.Comparing device characterized in that. 제1항에 있어서,The method of claim 1, 상기 정출력 및 부출력을 입력받아 바이어스되고 이를 증폭하여 출력하기 위한 셀프바이어스 차동증폭기와,A self-bias differential amplifier for receiving the positive output and the negative output and biasing them to amplify the output; 상기 반전된 셀프바이어스 차동증폭기의 출력에 따른 출력전압을 드라이빙하기 위한 출력부Output unit for driving the output voltage according to the output of the inverted self-bias differential amplifier 를 더 구비하는 것을 특징으로 하는 비교장치.Comparing apparatus characterized in that it further comprises. 제1항 또는 제2항에 있어서,The method according to claim 1 or 2, 상기 제1 액티브 로드는 제1 전원전압과 제 1노드 사이에 소스-드레인 경로를 가지며, 상기 제1 노드에 걸린 전압을 게이트 입력으로 갖는 제1 PMOS트랜지스터와, 상기 제1 전원전압과 상기 제1 노드 사이에 소스-드레인 경로를 가지며, 제 2노드에 걸린 전압을 게이트 입력으로 갖는 제2 PMOS트랜지스터와, 상기 제1 전원전압과 상기 제2 노드 사이에 소스-드레인 경로를 가지며, 상기 제1 노드에 걸린 전압을 게이트 입력으로 갖는 제3PMOS트랜지스터와, 상기 제1 전원전압과 상기 제2 노드 사이에 소스-드레인 경로를 가지며, 상기 제2 노드에 걸린 전압을 게이트 입력으로 갖는 제4 PMOS트랜지스터를 구비하며,The first active load includes a first PMOS transistor having a source-drain path between a first power supply voltage and a first node, and having a voltage applied to the first node as a gate input, and the first power supply voltage and the first power supply. A second PMOS transistor having a source-drain path between nodes and having a voltage applied to a second node as a gate input, and a source-drain path between the first power supply voltage and the second node; A third PMOS transistor having a gated voltage as a gate input, and a fourth PMOS transistor having a source-drain path between the first power supply voltage and the second node and having a voltage applied to the second node as a gate input. , 제2 액티브로드는 노드 제1 및 제3 노드 사이에 소스-드레인 경로를 가지며, 제3 노드에 걸린 전압을 게이트 입력으로 갖는 제5 PMOS트랜지스터와, 상기 제1 및 제3 노드사이에 소스-드레인 경로를 가지며, 제4 노드에 걸린 전압을 게이트 입력으로 갖는 제6 PMOS트랜지스터와, 상기 제2 및 제4 노드 사이에 소스-드레인 경로를 가지며, 상기 제3 노드에 걸린 전압을 게이트 입력으로 갖는 제7 PMOS트랜지스터와, 상기 제2 및 제4 사이에 소스-드레인 경로를 가지며, 상기 제4 노드에 걸린 전압을 게이트 입력으로 갖는 제8 PMOS트랜지스터를 구비하는 것을 특징으로 하는 비교장치.The second active load has a source-drain path between the node first and third nodes, and has a fifth PMOS transistor having a gate input as a voltage applied to the third node, and a source-drain between the first and third nodes. A sixth PMOS transistor having a path, a voltage applied to a fourth node as a gate input, and a source-drain path between the second and fourth nodes, and a gate input having a voltage applied to the third node as a gate input. And a eighth PMOS transistor having a source-drain path between the second and fourth, and having a voltage applied to the fourth node as a gate input. 바이어스전류를 공급하기 위한 전류공급원;A current supply source for supplying a bias current; 상기 전류공급원에 접속되며, 제1 및 제2 입력전압을 차동입력으로 하는 제1 및 제2 차동입력단;First and second differential input terminals connected to the current supply source and configured to differentially input first and second input voltages; 상기 제1 입력전압이 제2 입력전압보다 높은 전압을 가질 때 전원전압과 상기 제1 및 제2 차동입력단에 연결되는 제1 액티브로드; 및A first active rod connected to a power supply voltage and the first and second differential input terminals when the first input voltage has a voltage higher than a second input voltage; And 상기 제1 입력전압이 제2 입력전압보다 낮은 전압을 가질 때 전원전압과 상기 제1 및 제2 차동입력단에 연결되는 제2 액티브로드를 구비하여,And a second active load connected to a power supply voltage and the first and second differential input terminals when the first input voltage has a lower voltage than the second input voltage. 상기 제1 액티브로드 및 제2 액티브로드의 저항값이 달라 상기 제1 및 제2 입력전압의 차이에 따라 출력되는 정출력 및 부출력의 전압레벨이 달라지는 것을 특징으로 하는 비교장치.And a voltage level of the positive output and the negative output outputted according to the difference between the first and second input voltages is different because the resistance values of the first active rod and the second active rod are different. 제4항에 있어서,The method of claim 4, wherein 상기 정출력 및 부출력을 입력받아 바이어스되고 이를 증폭하여 출력하기 위한 셀프바이어스 차동증폭기와,A self-bias differential amplifier for receiving the positive output and the negative output and biasing them to amplify the output; 상기 반전된 셀프바이어스 차동증폭기의 출력에 따른 출력전압을 드라이빙하기 위한 출력부Output unit for driving the output voltage according to the output of the inverted self-bias differential amplifier 를 더 구비하는 것을 특징으로 하는 비교장치.Comparing apparatus characterized in that it further comprises. 제2항 또는 제5항에 있어서, The method according to claim 2 or 5, 상기 셀프바이어스 차동증폭기는,The self-bias differential amplifier, 상기 정출력을 입력으로 갖는 제1 인버터형 입력단과, 상기 부출력(Vb)을 반전시켜 셀프바이어스 차동증폭기의 최종출력으로 출력시키기 위한 제2 인버터형 입력단과, 상기 제1 인버터형의 입력단의 출력전압에 응답하여 바이어스전압를 공급하기 위한 제1 및 제2 바이어스 트랜지스터를 구비하는 것을 특징으로 하는 비교장치.A first inverter type input terminal having the positive output as an input, a second inverter type input terminal for inverting the sub output Vb and outputting the final output of the self-bias differential amplifier, and an output terminal of the first inverter type input terminal; And first and second bias transistors for supplying a bias voltage in response to the voltage. 제2항 또는 제5항에 있어서,The method according to claim 2 or 5, 상기 셀프바이어스 차동증폭기는,The self-bias differential amplifier, 상기 부출력을 각각의 게이트 입력으로 가지며 제1 및 제2 노드 사이에 직렬로 접속된 제1 PMOS트랜지스터 및 제1 NMOS트랜지스터와, 상기 제1 PMOS트랜지스터와 제1 NMOS트랜지스터의 접속노드에 걸린 전압을 게이트 입력으로 가지며 제1 전원전압과 상기 노드 1 사이에 소스-드레인 경로를 갖는 제2 PMOS트랜지스터와, 상기 접속노드에 걸린 전압을 게이트 입력으로 가지며 상기 제2 노드와 제2 전원전압 사이에 드레인-소스 경로를 갖는 제2 NMOS트랜지스터와, 상기 정출력을 각각의 게이트 입력으로 가지며 상기 제1 및 제2 노드 사이에 직렬로 접속된 제3 PMOS트랜지스터 및 제3 NMOS트랜지스터를 구비하는 것을 특징으로 하는 비교장치.A voltage applied to a connection node between the first PMOS transistor and the first NMOS transistor and the first PMOS transistor and the first NMOS transistor connected in series between the first and second nodes, each of which has the negative output as a gate input; A second PMOS transistor having a gate input and having a source-drain path between the first power supply voltage and the node 1, a voltage applied to the connection node as a gate input, and having a drain input between the second node and the second power supply voltage; And a second NMOS transistor having a source path, and a third PMOS transistor and a third NMOS transistor connected in series between the first and second nodes, each having a positive output as its gate input. Device. 제2항 또는 제5항에 있어서,The method according to claim 2 or 5, 상기 출력부는,The output unit, 상기 셀프바이스 차동증폭기의 출력전압을 각각의 게이트 입력으로 가지며 제1 및 제2 전원전압 사이에 직렬로 배치되는 제1 PMOS트랜지스터 및 제1 NMOS트랜지스터를 구비하며,A first PMOS transistor and a first NMOS transistor arranged in series between first and second power supply voltages, each having a gate input as an output voltage of the self-bias differential amplifier, 상기 제1 PMOS트랜지스터 및 제1 NMOS트랜지스터의 연결노드의 전압을 출력전압으로 공급하는 것을 특징으로 하는 비교장치.And a voltage of the connection node of the first PMOS transistor and the first NMOS transistor as an output voltage.
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