KR20050101846A - 데이터 송수신 장치 및 그 테스트 방법 - Google Patents

Abstract

본 발명은 데이터 송수신 장치 및 그 테스트 방법에 관한 것으로서, 보다 상세하게는 마스터 디바이스와 슬레이브 디바이스간의 데이터 송수신의 오류를 직접 판단할 수 있도록 하여 데이터 전송 신뢰도를 향상시키는 기술을 개시한다.

이를 위한 본 발명은 데이터의 송수신을 제어하고 데이터 송수신이 완료되면 인터럽트 플래그신호를 출력하는 송수신 제어부와, 상기 송수신 제어부의 제어하에, 송신할 데이터를 내부에 저장하고 데이터를 송수신하는 데이터 데이터 송수신부와, 상기 데이터 데이터 송수신부를 통해 송신된 데이터와 상기 데이터 데이터 송수신부에 저장된 상기 송신할 데이터를 비교하여 상기 데이터의 에러발생여부를 판단하고, 그 결과에 따라 플래그신호를 발생하는 테스트부와를 포함하여 구성함을 특징으로 한다.

Description

데이터 송수신 장치 및 그 테스트 방법{Data transfer device and test method thereof}

본 발명은 데이터 송수신 장치 및 그 테스트 방법에 관한 것으로서, 보다 상세하게는 마스터 디바이스와 슬레이브 디바이스간의 데이터 송수신의 오류를 직접 판단할 수 있도록 하여 데이터 전송 신뢰도를 향상시키는 기술이다.

일반적으로, 에스피아이(Serial Peripheral Interface; 이하, SPI라 함) 장치는 마스터 디바이스(예를 들어, 컴퓨터의 중앙처리장치(CPU)) 내에 구비되어, 마스터 디바이스와 슬레이브 디바이스(예를 들어, 멀티미디어 등의 주변장치)간의 데이터 전송을 가능하게 한다.

SPI 장치는 직렬(Serial) 통신방식을 이용하는 것으로서, 다른 직렬 통신 방식과는 달리, 클럭동기를 이용하여 마스터 디바이스와 슬레이브 디바이스 간에 데이터를 동시에 주고 받을 수 있도록 한다. 즉, SPI 장치는 중앙처리장치와 주변장치 간의 데이터를 동시에 주고 받고 서로 유효한 데이터를 전송하고 있다.

도 1은 종래의 마스터(master) 디바이스(1)와 슬레이브(slave) 디바이스(2) 간의 데이터 전송을 나타내는 개략도이다. 마스터 디바이스(1) 및 슬레이브 디바이스(2)는 각각 시스템클럭핀 SCK, 데이터 출력핀 DO, 및 데이터 입력핀 DI을 구비하고 서로 데이터를 송수신한다. 도 1에서는 두개의 디바이스(1, 2)의 데이터 전송을 도시하였으나, 두개 이상의 디바이스간의 데이터 송수신이 가능하다.

도 2는 종래의 마스터 디바이스(1) 및 슬레이브 디바이스(2) 내에 포함하고 있는 SPI 장치의 구성도이다.

종래의 SPI 장치는 송수신 제어부(3) 및 데이터 송수신부(4)를 구비한다.

송수신 제어부(3)는 데이터 송수신부(4)를 데이터 송수신 동작을 제어하고 송수신이 완료되면 인터럽트 플래그신호 IF를 출력한다.

이를 위해, 송수신 제어부(3)는 멀티플렉서(Multiplexer;11), 에지결정부(12), 제어부(13), 카운터(14), 인터럽트 플래그 발생부(15), 및 버퍼 BUF1, BUF2를 구비한다.

멀티플렉서(11)는 시스템클럭 선택신호 SCK_SEL에 의해 제어되어 외부로부터 입력되는 외부 시스템클럭신호 SCK와 내부 시스템 클럭신호 SYS_CLK를 선택적으로 출력한다.

에지결정부(12)는 에지신호 POL에 의해 제어되어 멀티플렉서(11)에 의해 선택된 시스템클럭신호의 라이징/폴링 에지에 따른 데이터 입출력을 결정한다. 도 3에서는 시스템 클럭신호 SCK의 라이징 에지에서 데이터를 출력하고 폴링에지에서 데이터를 수신하는 경우이다.

제어부(13)는 에지결정부(12)에 의해 에지가 결정된 시스템 클럭신호 의해 동기되고, 스타트신호 START가 입력되면 데이터의 송수신을 시작하고, 완료신호 FINISH가 입력되면 데이터의 송수신 동작을 완료한다.

카운터(14)는 스타트신호 START에 의해 클리어되고, 제어부(13)로부터 출력되는 클럭신호를 카운팅하여 일정수 이상 카운팅되면 오버플로우신호 OVER를 출력한다. 도 3에서는 8비트를 예로 들어, 8비트가 카운팅되면 오버플로우신호 OVER가 출력된다. 이때, 오버플로우신호 OVER가 출력되면 제어부(13)는 클리어된다.

인터럽트 플래그 발생부(15)는 오버플로우신호 OVER를 수신하면 데이터 송수신이 완료된 것으로 판단하여, 인터럽트 플래그신호 IF를 발생한다. 이 인터럽트 플래그신호 IF가 인에이블되면 중앙처리부 등의 마스터 디바이스가 데이터 송수신외의 다른 동작을 하거나, 새로운 데이터 송수신 동작을 수행한다.

데이터 송수신부(4)는 버퍼 BUF3, BUF4, BUF5, 직렬 출력 데이터 레지스터(16), 및 직렬 입출력 데이터 쉬프트 레지스터(17)를 구비한다.

버퍼 BUF3는 데이터 출력제어신호 DATA_OUTPUT에 의해 제어되어 출력되는 데이터를 버퍼링하여 출력핀 DO으로 출력한다.

버퍼 BUF4는 데이터 입력제어신호 DATA_INPUT에 의해 제어되어 입력핀 DI을 통해 입력되는 데이터를 버퍼링하여 직렬 입출력 데이터 쉬프트 레지스터(17)로 출력한다.

직렬 출력 데이터 레지스터(16)는 송신할 데이터를 저장한다.

버퍼 BUF5는 스타트신호 START에 의해 제어되어 직렬 출력 데이터 레지스터(16)로부터 송신할 데이터를 버퍼링하여 직렬 입출력 데이터 쉬프트 레지스터(17)로 출력한다.

직렬 입출력 데이터 쉬프트 레지스터(17)는 수신모드에서는 버퍼 BUF4로부터 수신된 데이터를 수신하고, 송신모드에서는 버퍼 BUF5로부터 송신할 데이터를 수신하여 제어부(13)의 클럭신호에 의해 동기시켜 버퍼 BUF3로 출력한다.

도 3에 도시한 바와 같이, SPI 장치는 스타트신호 START가 인에이블되면 시스템 클럭신호 SCK의 라이징 에지에서 출력핀 DO을 통해 데이터가 송신되고, SCK의 폴링에지에서 입력핀 DI를 통해 데이터 수신된다. 그 후, 완료신호 FINISH가 인에이블되면 SPI 장치의 데이터 송수신 동작이 완료되고, 인터럽트 플래그신호 IF가 인에이블된다.

상기와 같은 구성을 갖는 종래의 SPI 장치는 마스터 디바이스(1)에서 슬레이브 디바이스(2)로 데이터를 올바르게 전송하였는지를 마스터 디바이스(1) 또는 슬레이브 디바이스(2)에서 판단이 불가능하였다.

즉, 송수신되는 데이터에 오류가 발생하는 경우, 데이터를 송신한 마스터 디바이스(1)의 오동작이 원인인지, 마스터 디바이스(1)가 처음부터 오류가 발생한 데이터를 송신한 것인지, 마스터 디바이스(1)와 슬레이브 디바이스(2) 간의 송신 과정에서 오류가 발생한 것인 지, 수신하는 슬레이브 디바이스(2)의 오동작에 의한 것인지 등의 오류 발생 원인을 파악하기가 용이하지 않은 문제점이 있었다.

따라서, 마스터 디바이스(1)와 슬레이브 디바이스(2)가 데이터의 오류를 인지하지 못하여 오동작하는 문제점이 있었다.

상기와 같은 문제점을 해결하기 위한 본 발명의 목적은, 마스터 디바이스와 슬레이브 디바이스간의 송수신되는 직렬 데이터의 오류여부를 판단할 수 있는 테스트회로를 구비하여, 데이터 전송 신뢰도를 향상시키는 데이터 송수신 장치를 제공하는데 있다.

또한, 본 발명의 다른 목적은, 마스터 디바이스와 슬레이브 디바이스간의 송수신되는 직렬 데이터의 오류여부를 판단할 수 있는 데이터 송수신 장치를 구비하여, 데이터 전송 신뢰도를 향상시키는 통시 시스템을 제공하는데 있다.

상기 과제를 달성하기 위한 본 발명의 데이터 송수신 장치는, 데이터의 송수신을 제어하고 데이터 송수신이 완료되면 인터럽트 플래그신호를 출력하는 송수신 제어부와, 상기 송수신 제어부의 제어하에, 송신할 데이터를 내부에 저장하고 데이터를 송수신하는 데이터 데이터 송수신부와, 상기 데이터 데이터 송수신부를 통해 송신된 데이터와 상기 데이터 데이터 송수신부에 저장된 상기 송신할 데이터를 비교하여 상기 데이터의 에러발생여부를 판단하고, 그 결과에 따라 플래그신호를 발생하는 테스트부와를 포함하여 구성함을 특징으로 한다.

본 발명의 데이터 송수신 장치의 테스트 방법은, 송신할 데이터를 임시 저장하는 제 1 단계와, 스타트신호에 의해 데이터를 외부의 슬레이브 디바이스로 송신하는 제 2 단계와, 상기 송신이 완료되면 인터럽트 플래그신호를 발생시키고, 상기 송신이 완료된 데이터를 임시 저장하는 제 3 단계와, 상기 송신이 완료된 데이터와 송신전에 저장된 상기 송신할 데이터의 일치여부를 판단하는 제 4 단계와, 상기 판단 결과를 상기 슬레이브 디바이스로 송신하는 제 5단계를 포함함을 특징으로 한다.

상술한 목적 및 기타의 목적과 본 발명의 특징 및 이점은 첨부도면과 관련한 다음의 상세한 설명을 통해 보다 분명해질 것이다.

이하, 첨부된 도면을 참조하여 본 발명의 실시예를 상세히 설명하면 다음과 같다.

도 4는 본 발명의 실시예에 따른 통신 시스템의 마스터(master) 디바이스(10)와 슬레이브(slave) 디바이스(20) 간의 데이터 전송을 나타내는 개략도이다.

마스터 디바이스(10) 및 슬레이브 디바이스(20)는 각각 시스템 클럭핀 SCK, 데이터 출력핀 DO, 및 데이터 입력핀 DI을 구비하고 상호간에 데이터를 송수신한다. 도 4에서는 두개의 디바이스(10, 20)의 데이터 전송을 도시하였으나, 두개 이상의 디바이스간의 데이터 송수신이 가능하다.

도 5는 도 4의 마스터 디바이스(10) 및 슬레이브 디바이스(20) 내에 포함하고 있는 SPI 장치의 구성도이다.

SPI 장치는 송수신 제어부(100), 데이터 송수신부(200), 및 테스트부(300)를 구비한다.

송수신 제어부(100)는 데이터 송수신부(200)의 데이터 송수신 동작을 제어하고 송수신이 완료되면 인터럽트 플래그신호 IF를 출력한다.

이를 위해, 송수신 제어부(100)는 멀티플렉서(Multiplexer;101), 에지결정부(102), 제어부(103), 카운터(104), 인터럽트 플래그 발생부(105), 및 버퍼 BUF1, BUF2를 구비한다.

버퍼 BUF1는 시스템클럭 입력제어신호 SCK_INPUT에 의해 제어되어 외부로부터 입력되는 외부시스템클럭신호 SCK를 멀티플렉서(101)로 전달한다.

버퍼 BUF2는 시스템클럭 출력제어신호 SCK_OUTPUT에 의해 제어되어 제어부(103)로부터 출력되는 클럭신호를 멀티플렉서(101)로 전달한다.

멀티플렉서(101)는 시스템클럭 선택신호 SCK_SEL에 의해 제어되어 외부로부터 입력되는 외부 시스템클럭신호 SCK와 내부 시스템 클럭신호 SYS_CLK를 선택적으로 출력한다.

에지결정부(102)는 에지신호 POL에 의해 제어되어 멀티플렉서(101)에 의해 선택된 시스템클럭신호의 라이징/폴링 에지에 따른 데이터 입출력을 결정한다. 도 7에서는 시스템 클럭신호 SCK의 라이징 에지에서 데이터를 출력하고 폴링에지에서 데이터를 수신하는 경우이다.

제어부(103)는 에지결정부(102)에 의해 에지가 결정된 시스템 클럭신호 의해 동기되고, 스타트신호 START가 입력되면 데이터의 송수신을 시작하고, 완료신호 FINISH가 입력되면 데이터의 송수신 동작을 완료한다.

카운터(104)는 스타트신호 START에 의해 클리어되고, 제어부(103)로부터 출력되는 클럭신호를 카운팅하여 일정수 이상 카운팅되면 오버플로우신호 OVER를 출력한다. 도 3에서는 8비트를 예로 들어, 8비트가 카운팅되면 오버플로우신호 OVER가 출력된다. 이때, 오버플로우신호 OVER가 출력되면 제어부(103)는 클리어된다.

인터럽트 플래그 발생부(105)는 오버플로우신호 OVER를 수신하면 데이터 송수신이 완료된 것으로 판단하여, 인터럽트 플래그신호 IF를 발생한다. 이 인터럽트 플래그신호 IF가 인에이블되면 중앙처리부 등의 마스터 디바이스가 데이터 송수신외의 다른 동작을 하거나, 새로운 데이터 송수신 동작을 수행한다.

데이터 송수신부(200)는 마스터 디바이스(10)와 슬레이브 디바이스(20) 간의 데이터 송수신을 수행한다.

이를 위해, 데이터 송수신부(200)는 버퍼 BUF3, BUF4, BUF5, 직렬 출력 데이터 레지스터(106), 및 직렬 입출력 데이터 쉬프트 레지스터(107)를 구비한다.

버퍼 BUF3는 데이터 출력제어신호 DATA_OUTPUT에 의해 제어되어 출력되는 데이터를 버퍼링하여 출력핀 DO으로 출력한다.

버퍼 BUF4는 데이터 입력제어신호 DATA_INPUT에 의해 제어되어 입력핀 DI을 통해 입력되는 데이터를 버퍼링하여 직렬 입출력 데이터 쉬프트 레지스터(107)로 출력한다.

직렬 출력 데이터 레지스터(106)는 송신할 데이터를 저장한다.

버퍼 BUF5는 스타트신호 START에 의해 제어되어 직렬 출력 데이터 레지스터(106)로부터 송신할 데이터를 버퍼링하여 직렬 입출력 데이터 쉬프트 레지스터(107)로 출력한다.

직렬 입출력 데이터 쉬프트 레지스터(107)는 수신모드에서는 버퍼 BUF4로부터 수신된 데이터를 수신하고, 송신모드에서는 버퍼 BUF5로부터 송신할 데이터를 수신하여 제어부(103)의 클럭신호에 의해 동기시켜 버퍼 BUF3로 출력한다.

테스트부(300)는 송수신부(200)가 송신한 데이터를 다시 입력받아 송신전의 데이터와 비교함으로써, 데이터의 오류여부를 판단하고 그 판단결과를 슬레이브 디바이스(20)에 알려준다.

이를 위해, 테스트부(300)는 버퍼 BUF6 내지 BUF8, 트랜스미션 제어부(301), 직렬 출력 데이터 쉬프트 레지스터(302), 비교부(303), 및 플래그 레지스터(304)를 구비한다.

트랜스미션 제어부(301)는 데이터 출력제어신호 DATA_OUTPUT, 데이터 입력 제어신호 DATA_INPUT, 플래그 출력제어신호 FLAG_OUTPUT, 플래그 입력제어신호 FLAG_INPUT, 출력데이터 입력 제어신호 DO_INPUT를 출력한다.

버퍼 BUF6은 출력데이터 입력 제어신호 DO_INPUT에 의해 제어되어 출력데이터를 버퍼링하여 직렬 출력 데이터 쉬프트레지스터(302)로 출력한다.

직렬 출력 데이터 쉬프트 레지스터(302)는 송신시에 출력핀 DO으로 출력되는 데이터를 임시 저장한다.

비교부(303)는 직렬 출력 데이터 쉬프트 레지스터(302)에 저장된 송신된 데이터와 직렬 출력 데이터 레지스터(106)에 송신전의 데이터를 비교하여, 일치하지 않으면 플래그신호 FLAG를 출력한다.

버퍼 BUF7는 플래그 출력제어신호 FLAG_OUTPUT에 의해 제어되어 플래그신호 FLAG를 출력한다.

버퍼 BUF8은 플래그 입력제어신호 FLAG_INPUT에 의해 제어되어 외부로부터 입력되는 플래그신호 FLAG를 버퍼링하여 출력한다.

플래그 레지스터(304)는 비교부(303)에서 출력되는 플래그신호 또는 외부로부터 입력되는 플래그신호 FLAG를 저장한다.

이하, 도 6 및 도 7을 참조하여, 본 발명의 실시예에 따른 데이터 송수신 장치의 테스트 방법을 설명하기로 한다.

도 6은 도 4의 데이터 송수신 장치의 테스트 방법을 나타내는 순서도로서, 마스터 디바이스(10)에서의 데이터 송신방법과 데이터 송신 후의 테스트 방법을 나타낸다.

먼저, 마스터 디바이스(10)의 직렬 출력 데이터 레지스터(106)에 송신할 데이터를 임시 저장한다(S100).

버퍼 BUF5는 스타트신호 START가 인가되면 직렬 출력 데이터 레지스터(106)의 송신할 데이터를 직렬 입출력 데이터 쉬프트 레지스터(107)로 전송한다(S200). 직렬 입출력 데이터 쉬프트 레지스터(107)는 제어부(103)로부터 출력된 클럭쉬프트신호 SHIFT에 동기하여 송신할 데이터를 출력핀 DO을 통해 슬레이브 디바이스(20)로 송신한다(S300).

송수신 제어부(100)의 카운터(104)를 통해 데이터의 송신이 완료되었는지를 판단한다(S400). 즉, 카운터(104)가 스타트신호 START에 의해 클리어 된 후, 카운팅되어 일정 수를 초과하면 데이터 송신이 완료된 것으로 판단하여, 인터럽트 플래그 신호 IF를 인에이블시켜 출력한다. 동시에, 출력핀 DO를 통해 송신된 데이터를 직렬 출력데이터 쉬프트 레지스터(302)에 저장한다(S500).

비교부(303)는 인터럽트 플래그신호 IF가 인에이블되면, 직렬 출력 데이터 레지스터(106)에 송신전에 저장되어 있던 데이터와 직렬 출력 데이터 쉬프트 레지스터(302)에 저장된 송신된 데이터를 비교한다(S600).

그 결과, 데이터가 일치하면 플래그신호 FLAG를 인에이블시켜 출력하고(S700), 일치하지 않으면 플래그신호 FLAG를 디스에이블시켜 출력한다(S800). 그 후, 플래그 신호 FLAG를 슬레이브 디바이스(20)로 송신한다.(S900).

슬레이브 디바이스(20)는 수신한 플래그 신호 FLAG가 인에이블 상태이면 데이터 오류로 판단하여 해당하는 데이터를 삭제하고, 플래그 신호 FLAG가 디스에이블 상태이면 데이터를 정상으로 판단하여 그 데이터를 이용하여 구동한다.

도 7에 도시한 바와 같이, SPI 장치는 스타트신호 START가 인에이블되면 시스템 클럭신호 SCK의 라이징 에지에서 출력핀 DO을 통해 데이터가 송신되고, SCK의 폴링에지에서 입력핀 DI를 통해 데이터가 수신된다. 그 후, 완료신호 FINISH가 인에이블되면 SPI 장치의 데이터 송수신 동작이 완료되고, 인터럽트 플래그신호 IF가 인에이블된다.

이때, 데이터 전송오류가 발생되면 비교부(303)가 플래그신호 FLAG를 인에이블시켜 출력하고, 정상동작시에는 플래그신호 FLAG가 디스에이블된다.

이상에서 살펴본 바와 같이, 마스터 디바이스와 슬레이브 디바이스간의 데이터 송수신의 오류발생 여부를 자체적으로 테스트 하도록 하여 데이터 송수신 신뢰도를 향상시키는 효과가 있다.

아울러 본 발명의 바람직한 실시예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허 청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허 청구범위에 속하는 것으로 보아야 할 것이다.

도 1은 종래의 통신 시스템의 데이터 전송을 나타내는 개략도.

도 2는 도 1의 마스터 디바이스 및 슬레이브 디바이스 내에 포함하고 있는 SPI 장치의 구성도이다.

도 3은 도 2의 SPI 장치의 동작 타이밍도.

도 4는 본 발명의 실시예에 따른 통신 시스템의 데이터 전송을 나타내는 개략도.

도 5는 도 4의 마스터 디바이스 및 슬레이브 디바이스 내에 포함하고 있는 SPI 장치의 구성도이다.

도 6은 도 4의 데이터 송수신 장치의 테스트 방법을 나타내는 순서도.

도 7은 도 5의 SPI 장치의 동작 타이밍도.

Claims (10)

1. 데이터의 송수신을 제어하고 데이터 송수신이 완료되면 인터럽트 플래그신호를 출력하는 송수신 제어부;

   상기 송수신 제어부의 제어하에, 송신할 데이터를 내부에 저장하고 데이터를 송수신하는 데이터 데이터 송수신부;

   상기 데이터 데이터 송수신부를 통해 송신된 데이터와 상기 데이터 데이터 송수신부에 저장된 상기 송신할 데이터를 비교하여 상기 데이터의 에러발생여부를 판단하고, 그 결과에 따라 플래그신호를 발생하는 테스트부;

   를 포함하여 구성함을 특징으로 하는 데이터 송수신 장치.
2. 제 1 항에 있어서, 상기 테스트부는,

   상기 데이터 송수신 및 상기 플래그신호의 입출력을 제어하는 복수개의 제어신호를 출력하는 트랜스미션 제어부;

   상기 송신된 데이터를 임시저장하는 임시 저장부;

   상기 인터럽트 플래그신호에 의해 제어되어 상기 송신된 데이터와 상기 데이터 데이터 송수신부에 저장된 상기 송신할 데이터를 비교하여 플래그신호를 출력하는 비교부; 및

   상기 플래그신호를 저장하는 상기 플래그 레지스터;

   를 구비함을 특징으로 하는 데이터 송수신 장치.
3. 제 2항에 있어서, 상기 비교부는

   상기 인터럽트 플래그신호가 인에이블되면, 상기 비교결과가 일치하면 상기 플래그신호를 디스에이블시키고, 상기 비교결과가 일치하지 않으면 상기 플래그신호를 인에이블시키는 것을 특징으로 하는 데이터 송수신 장치.
4. 제 1항에 있어서, 상기 데이터 데이터 송수신부는,

   상기 송신할 데이터를 임시 저장하는 직렬 출력 데이터 레지스터;

   스타트신호에 의해 제어되어 상기 직렬 출력 데이터 레지스터의 상기 데이터를 전달하는 버퍼; 및

   클럭신호에 동기되어 상기 버퍼로부터 수신한 상기 데이터를 쉬프트시켜 출력핀으로 출력하는 직렬 입출력데이터 쉬프트 레지스터;

   를 구비함을 특징으로 하는 데이터 송수신 장치.
5. 제 1항에 있어서, 상기 데이터 데이터 송수신부는,

   상기 플래그신호를 데이터를 수신하는 디바이스로 출력하는 것을 특징으로 하는 데이터 송수신 장치.
6. 제 1항에 있어서, 상기 송수신 제어부는,

   외부로부터 입력되는 외부 시스템클럭신호와 내부 시스템 클럭신호를 선택적으로 출력하는 멀티플렉서;

   상기 멀티플렉서에 의해 선택된 시스템클럭신호의 라이징/폴링 에지에 따른 데이터 입출력을 결정하는 에지결정부;

   상기 에지결정부의 출력에 의해 동기되고, 스타트 신호 및 완료신호에 따라 상기 데이터 데이터 송수신부의 구동을 제어하는 제어부;

   상기 스타트신호에 의해 클리어되고, 상기 제어부로부터 출력되는 클럭신호를 카운팅하여 일정수 이상 카운팅되면 오버플로우신호를 출력하는 카운터; 및

   상기 오버플로우신호를 수신하면 상기 인터럽트 플래그신호를 발생하는 인터럽트 플래그 발생부;

   를 구비함을 특징으로 하는 데이터 송수신 장치.
7. 제 6항에 있어서, 상기 에지결정부는,

   상기 시스템 클럭신호의 라이징 에지에서 데이터를 출력하고, 폴링에지에서 데이터를 입력받도록 결정하는 것을 특징으로 데이터 송수신 장치.
8. 송신할 데이터를 임시 저장하는 제 1 단계;

   스타트신호에 의해 데이터를 외부의 슬레이브 디바이스로 송신하는 제 2 단계;

   상기 송신이 완료되면 인터럽트 플래그신호를 발생시키고, 상기 송신이 완료된 데이터를 임시 저장하는 제 3 단계:

   상기 송신이 완료된 데이터와 송신전에 저장된 상기 송신할 데이터의 일치여부를 판단하는 제 4 단계; 및

   상기 판단 결과를 상기 슬레이브 디바이스로 송신하는 제 5단계;

   를 포함함을 특징으로 하는 데이터 송수신 장치의 테스트 방법.
9. 제 8항에 있어서,

   상기 판단 결과, 상기 데이터가 오류로 판단되면 상기 송신된 데이터를 삭제하는 제 6단계를 더 포함함을 특징으로 하는 데이터 송수신 장치의 테스트 방법.
10. 제 8항에 있어서, 상기 제 4 단계는,

    상기 송신이 완료된 데이터와 송신전에 저장된 상기 송신할 데이터가 일치하면 플래그신호를 인에이블시켜 출력하고, 상기 송신이 완료된 데이터와 송신전에 저장된 상기 송신할 데이터가 일치하지 않으면 상기 플래그신호를 디스에이블시켜 출력함을 특징으로 하는 데이터 송수신 장치의 테스트 방법.