KR20050101026A - Structure for testing an electrical condition of semiconductor device - Google Patents

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Abstract

반도체 장치의 전기적 테스트를 위한 구조물이 개시된다. 기판의 소정 영역에 형성된 트렌치 소자 분리막과, 상기 트렌치 소자 분리막 상에 형성되고, 전기적으로 서로 연결이 이루어진 커패시터의 노드들, 상기 커패시터의 노드들과는 전기적으로 절연되는 금속 배선들, 상기 커패시터의 노드들을 접지하는 접지부 및 상기 금속 배선들에 전원을 공급하는 전원 공급부를 포함한다. 이에 따라, 상기 금속 배선들에 전원을 인가해서 커패시터의 노드들로 빠져나가는 전류의 양을 측정함으로서 전기적 테스트를 실시한다.Structures for electrical testing of semiconductor devices are disclosed. A trench device isolation film formed in a predetermined region of the substrate, nodes of a capacitor formed on the trench device isolation film and electrically connected to each other, metal wires electrically insulated from the nodes of the capacitor, and grounding the nodes of the capacitor. And a power supply unit supplying power to the metal wires. Accordingly, the electrical test is performed by applying power to the metal wires and measuring the amount of current flowing out to the nodes of the capacitor.

Description

반도체 장치의 전기적 테스트를 위한 구조물{structure for testing an electrical condition of semiconductor device}Structure for testing an electrical condition of semiconductor device

본 발명은 반도체 장치의 전기적 테스트를 위한 구조물에 관한 것으로서, 반도체 장치 중에서 디램과 같은 메모리 소자의 셀들 사이에서의 쇼트 등과 같은 전기적 상태를 테스트하기 위한 구조물에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a structure for electrical testing of a semiconductor device, and more particularly to a structure for testing an electrical state such as a short between cells of a memory device such as a DRAM among semiconductor devices.

최근, 컴퓨터와 같은 정보 매체의 급속한 보급에 따라 반도체 장치도 비약적으로 발전하고 있다. 그 기능 면에 있어서, 상기 반도체 장치는 고속으로 동작하는 동시에 대용량의 저장 능력을 가질 것이 요구된다. 이러한 요구에 부응함으로서 상기 반도체 장치는 집적도, 신뢰도 및 응답 속도 등을 향상시키는 방향으로 제조 기술이 발전되고 있다. 때문에, 상기 반도체 장치는 동일 면적 내에 보다 많은 소자들을 집적해야 한다.In recent years, with the rapid spread of information media such as computers, semiconductor devices are also rapidly developing. In terms of its function, the semiconductor device is required to operate at a high speed and to have a large storage capacity. In response to these demands, manufacturing techniques have been developed for the semiconductor devices to improve the degree of integration, reliability, and response speed. Therefore, the semiconductor device must integrate more elements in the same area.

상기 반도체 장치 중에서 디램과 같은 메모리 소자의 경우에도 피치 사이즈가 좁아짐에 따라 전기적 연결이 이루어지는 부위들 사이에 쇼트 등이 발생할 가능성이 높아지고 있다. 때문에, 상기 반도체 장치의 제조에서는 상기 반도체 장치의 전기적 상태를 검증하기 위한 구조물을 만들고, 상기 구조물의 테스트를 통하여 전기적 상태를 검증하고 있다. 특히, 디램에서는 커패시터의 노드와 비트 라인 또는 커패시터의 노드와 워드 라인 사이에서의 쇼트 발생 가능성에 대하여 검증을 실시하고 있다.In the case of memory devices such as DRAMs among the semiconductor devices, as the pitch size is narrowed, there is a high possibility that a short or the like occurs between the portions where the electrical connection is made. Therefore, in the manufacture of the semiconductor device, a structure for verifying the electrical state of the semiconductor device is made, and the electrical state is verified through a test of the structure. In particular, DRAM verifies the possibility of a short circuit between the node of the capacitor and the bit line or between the node of the capacitor and the word line.

도 1은 종래의 반도체 장치의 전기적 테스트를 위한 구조물을 나타내는 개략적인 구성도이고, 도 2는 도 1의 구조물이 반도체 기판 상에 적층되어 있는 상태를 나타내는 단면도이다.1 is a schematic diagram illustrating a structure for electrical testing of a conventional semiconductor device, and FIG. 2 is a cross-sectional view illustrating a state in which the structure of FIG. 1 is stacked on a semiconductor substrate.

도 1 및 도 2를 참조하면, 반도체 기판(10) 상에 커패시터의 노드들(12) 및 금속 배선들(14)이 형성된 상태를 나타낸다. 이때, 상기 금속 배선들(14) 각각은 트렌치 소자 분리막(16)이 형성된 영역 상에 형성된다. 그리고, 상기 커패시터의 노드들(12)을 접지하기 위한 접지부(18)가 있다. 상기 접지부(18)는 상기 반도체 기판(10)을 경유하여 접지가 이루어진다. 또한, 상기 금속 배선들(14)의 테스트를 위한 전원을 공급하는 전원 공급부(20)가 있다. 아울러, 상기 커패시터의 노드들(12)과 금속 배선들(14)은 서로 절연된다.1 and 2, nodes 12 and metal wires 14 of a capacitor are formed on a semiconductor substrate 10. In this case, each of the metal wires 14 is formed on a region where the trench device isolation layer 16 is formed. In addition, there is a ground portion 18 for grounding the nodes 12 of the capacitor. The ground portion 18 is grounded via the semiconductor substrate 10. In addition, there is a power supply unit 20 for supplying power for testing the metal wires 14. In addition, the nodes 12 and the metal wires 14 of the capacitor are insulated from each other.

이에 따라, 상기 금속 배선들(14)에 전원을 공급하여 상기 반도체 기판(10)으로 빠져나가는 전류의 양을 측정함으로서 쇼트 등과 같은 전기적 상태를 검증한다. 그러나, 상기 방법은 반도체 기판(10) 자체에 불량이 발생할 경우 전기적 상태의 검증을 용이하게 실시하지 못한다.Accordingly, the electrical state, such as a short, is verified by supplying power to the metal wires 14 and measuring the amount of current flowing out of the semiconductor substrate 10. However, the above method does not facilitate verification of the electrical state when a defect occurs in the semiconductor substrate 10 itself.

예로서, 하나의 금속 배선과 반도체 기판 사이의 절연에 이상이 있어 상기 금속 배선으로부터 반도체 기판으로 누설 전류가 발생할 경우 상기 금속 배선들과 커패시터의 노드들 사이의 쇼트 여부에 상관없이 불량이 발생한 것처럼 파악되기 때문에 전기적 상태의 검증이 용이하지 않다. 또한, 상기 커패시터의 노드들과 반도체 기판 사이에 이상이 발생하여 접촉 면적 저항이 너무 커질 경우에도 쇼트 등과 같은 전기적 상태를 검증하기가 용이하지 않다.For example, when a leakage current occurs from the metal wiring to the semiconductor substrate due to an abnormality in insulation between one metal wiring and the semiconductor substrate, it is determined that a failure occurs regardless of whether there is a short between the metal wirings and the nodes of the capacitor. Therefore, the verification of the electrical state is not easy. In addition, even when an abnormality occurs between nodes of the capacitor and the semiconductor substrate, it is not easy to verify an electrical state such as a short even when the contact area resistance becomes too large.

이와 같이, 종래의 구조물로는 반도체 장치의 전기적 테스트를 용이하게 실시하지 못한다. 때문에, 반도체 장치의 전기적 신뢰성이 결여되는 문제점이 있다.As such, the electrical structure of the semiconductor device is not easily performed with the conventional structure. Therefore, there is a problem that the electrical reliability of the semiconductor device is lacking.

본 발명의 목적은 반도체 장치의 전기적 상태를 정확하게 검증할 수 있는 구조물을 제공하는데 있다.An object of the present invention is to provide a structure that can accurately verify the electrical state of the semiconductor device.

상기 목적을 달성하기 위한 본 발명의 반도체 장치의 전기적 테스트를 위한 구조물은,Structure for the electrical test of the semiconductor device of the present invention for achieving the above object,

반도체 기판;Semiconductor substrates;

상기 기판의 소정 영역에 형성된 트렌치 소자 분리막;A trench device isolation layer formed in a predetermined region of the substrate;

상기 트렌치 소자 분리막 상에 형성되고, 전기적으로 서로 연결이 이루어진 커패시터의 노드들;Nodes of a capacitor formed on the trench device isolation layer and electrically connected to each other;

상기 트렌치 소자 분리막 상에 형성되고, 상기 커패시터의 노드들과는 전기적으로 절연되는 금속 배선들;Metal wires formed on the trench isolation layer and electrically insulated from nodes of the capacitor;

상기 커패시터의 노드들을 접지하는 접지부; 및A ground portion that grounds the nodes of the capacitor; And

상기 금속 배선들에 전원을 공급하는 전원 공급부를 포함한다.It includes a power supply for supplying power to the metal wires.

여기서, 상기 접지부는 상기 트렌치 소자 분리막을 경유하지 않는 것이 바람직하고, 상기 전원 공급부는 상기 트렌치 소자 분리막을 경유하는 것이 바람직하다.Here, it is preferable that the ground portion does not pass through the trench element isolation layer, and the power supply unit preferably passes through the trench element isolation layer.

아울러, 상기 금속 배선들은 비트 라인 또는 워드 라인 중에서 어느 하나인 것이 바람직하다. 이는, 상기 커패시터의 노드와 비트 라인 또는 커패시터의 노드와 워드 라인 사이에서의 쇼트 등과 같은 전기적 상태에 대하여 검증을 실시하기 때문이다. 그리고, 상기 구조물은 스크라이브 라인에 형성된 것이 바람직하다.In addition, the metal lines may be any one of a bit line and a word line. This is because verification is performed for an electrical state such as a short between the node of the capacitor and the bit line or between the node of the capacitor and the word line. In addition, the structure is preferably formed in the scribe line.

이와 같이, 본 발명에 의하면 트렌치 소자 분리막을 이용하여 반도체 기판과 커패시터의 노드들을 전기적으로 완전히 분리시킨다. 그리고, 커패시터 노드들을 서로 전기적으로 연결시키고 반도체 기판을 경유하지 않고 한 개의 단자로 묶어서 따로 접지시킨다. 때문에, 비트 라인 또는 워드 라인과 같은 금속 배선에 전원을 인가해서 커패시터의 노드들로 빠져나가는 전류의 양을 측정함으로서 상기 반도체 장치의 전기적 테스트를 실시한다. 따라서, 반도체 기판 자체의 결함 여부에 상관없이 커패시터의 노드들과 워드 라인 또는 커패시터 노드들과 비트 라인 사이에서의 쇼트 등과 같은 전기적 상태를 정확하게 파악할 수 있다.As described above, according to the present invention, the semiconductor device and the nodes of the capacitor are electrically separated completely by using the trench isolation layer. Then, the capacitor nodes are electrically connected to each other and are grounded separately by tying into one terminal without passing through the semiconductor substrate. Therefore, an electrical test of the semiconductor device is performed by applying power to a metal wiring such as a bit line or a word line and measuring the amount of current flowing out to the nodes of the capacitor. Therefore, regardless of whether the semiconductor substrate itself is defective, it is possible to accurately identify an electrical state such as a short between the nodes of the capacitor and the word line or the capacitor nodes and the bit line.

(실시예)(Example)

이하, 본 발명의 바람직한 실시예를 첨부한 도면에 따라서 더욱 상세히 설명하기로 한다.Hereinafter, preferred embodiments of the present invention will be described in more detail with reference to the accompanying drawings.

도 3은 본 발명의 일 실시예에 따른 반도체 장치의 전기적 테스트를 위한 구조물을 나타내는 개략적인 구성도이고, 도 4는 도 3의 구조물이 반도체 기판 상에 적층되어 있는 상태를 나타내는 단면도이다.3 is a schematic diagram illustrating a structure for electrical testing of a semiconductor device according to an embodiment of the present invention, and FIG. 4 is a cross-sectional view illustrating a state in which the structure of FIG. 3 is stacked on a semiconductor substrate.

도 3 및 도 4를 참조하면, 반도체 기판(40) 상에 커패시터의 노드들(42) 및 금속 배선들(44)이 형성된 상태를 나타낸다. 이때, 상기 커패시터의 노드들(42)과 금속 배선들(44)은 트렌치 소자 분리막(46)이 형성된 영역 상에 형성된다. 아울러, 상기 금속 배선들(44)은 비트 라인 또는 워드 라인일 수 있으나, 본 실시예에서는 비트 라인으로 한정한다. 그리고, 상기 커패시터의 노드들(42)을 접지하기 위한 접지부(48)가 있다. 이때, 상기 접지부(48)는 상기 반도체 기판(40)을 경유하지 않은 상태에서 접지가 이루어진다. 또한, 상기 금속 배선들(44)의 테스트를 위한 전원을 공급하는 전원 공급부(50)가 있다. 이때, 상기 전원 공급부(50)는 상기 반도체 기판(40)의 트렌치 소자 분리막(46)을 경유하도록 연결된다. 아울러, 상기 커패시터의 노드들(42)과 금속 배선들(44)은 서로 절연된다. 또한, 상기 구조물은 반도체 장치의 스크라이브 라인에 형성한다.3 and 4, the nodes 42 and the metal wires 44 of the capacitor are formed on the semiconductor substrate 40. In this case, the nodes 42 and the metal wires 44 of the capacitor are formed on the region where the trench device isolation layer 46 is formed. In addition, the metal wires 44 may be bit lines or word lines, but are limited to bit lines in this embodiment. In addition, there is a ground 48 for grounding the nodes 42 of the capacitor. In this case, the ground portion 48 is grounded without passing through the semiconductor substrate 40. In addition, there is a power supply unit 50 for supplying power for the test of the metal wires (44). In this case, the power supply unit 50 is connected to pass through the trench isolation layer 46 of the semiconductor substrate 40. In addition, the nodes 42 and the metal wires 44 of the capacitor are insulated from each other. In addition, the structure is formed in the scribe line of the semiconductor device.

그리고, 상기 구조물의 형성에서는 서로 분리되어 있는 커패시터의 노드들(42)을 전기적으로 서로 연결시키는데 커패시터의 상부 전극들을 연결시킬 경우 가능하다. 또한, 커패시터의 노드들(42)을 형성하기 위한 반도체 기판(40)에 트렌치 소자 분리막(46)을 형성함으로서 가능하다. 아울러, 커패시터의 노드들(42)과 연결 부위를 비트 라인 등의 조합을 통하여 연결시킴으로서 가능하다. In the formation of the structure, the nodes 42 of the capacitors, which are separated from each other, are electrically connected to each other to connect the upper electrodes of the capacitors. It is also possible by forming the trench isolation film 46 in the semiconductor substrate 40 for forming the nodes 42 of the capacitor. In addition, it is possible by connecting the nodes 42 and the connection portion of the capacitor through a combination of bit lines.

이에 따라, 상기 금속 배선들에 전원을 인가해서 상기 커패시터의 노드들로 빠져나가는 전류의 양을 측정함으로서 상기 반도체 장치의 전기적 테스트가 이루어진다. 이와 같이, 본 실시예에서는 커패시터의 노드들을 하나로 묶고, 금속 배선을 통하여 전원을 공급하도록 구조물을 구성시킨다. 따라서, 반도체 기판과의 접촉 부위의 문제 여부와는 상관없이 쇼트 등과 같은 전기적 상태를 용이하게 테스트할 수 있다.Accordingly, an electrical test of the semiconductor device is performed by applying power to the metal wires and measuring the amount of current flowing out to the nodes of the capacitor. As such, in this embodiment, the nodes are configured to bind the nodes of the capacitor to one and to supply power through the metal wiring. Therefore, it is possible to easily test an electrical state such as a short, regardless of whether or not there is a problem with the contact portion with the semiconductor substrate.

따라서, 본 발명에 의하면 셀 내부에 각 레이어 사이의 쇼트 등과 같은 전기적 상태에 대한 문제를 정확하게 규명할 수 있다. 때문에, 불량 분석의 정확성을 향상시킬 수 있다.Therefore, according to the present invention, it is possible to accurately identify a problem with an electrical state such as a short between each layer in the cell. Therefore, the accuracy of the defect analysis can be improved.

상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.Although the above has been described with reference to a preferred embodiment of the present invention, those skilled in the art will be variously modified and changed within the scope of the present invention without departing from the spirit and scope of the invention described in the claims below. I can understand that you can.

도 1은 종래의 반도체 장치의 전기적 테스트를 위한 구조물을 나타내는 개략적인 구성도이다.1 is a schematic diagram illustrating a structure for electrical testing of a conventional semiconductor device.

도 2는 도 1의 구조물이 반도체 기판 상에 적층되어 있는 상태를 나타내는 단면도이다.FIG. 2 is a cross-sectional view illustrating a state in which the structure of FIG. 1 is stacked on a semiconductor substrate. FIG.

도 3은 본 발명의 일 실시예에 따른 반도체 장치의 전기적 테스트를 위한 구조물을 나타내는 개략적인 구성도이다.3 is a schematic diagram illustrating a structure for electrical testing of a semiconductor device according to an embodiment of the present invention.

도 4는 도 3의 구조물이 반도체 기판 상에 적층되어 있는 상태를 나타내는 단면도이다.4 is a cross-sectional view illustrating a state in which the structure of FIG. 3 is stacked on a semiconductor substrate.

<도면의 주요부분에 대한 부호의 설명><Description of the symbols for the main parts of the drawings>

40 : 반도체 기판 42 : 커패시터의 노드들40: semiconductor substrate 42: nodes of capacitor

44 : 금속 배선들 46 : 트렌치 소자 분리막44 metal wirings 46 trench isolation film

48 : 접지부 50 : 전원 공급부48: grounding section 50: power supply

Claims (5)

반도체 기판;Semiconductor substrates; 상기 기판의 소정 영역에 형성된 트렌치 소자 분리막;A trench device isolation layer formed in a predetermined region of the substrate; 상기 트렌치 소자 분리막 상에 형성되고, 전기적으로 서로 연결이 이루어진 커패시터의 노드들;Nodes of a capacitor formed on the trench device isolation layer and electrically connected to each other; 상기 트렌치 소자 분리막 상에 형성되고, 상기 커패시터의 노드들과는 전기적으로 절연되는 금속 배선들;Metal wires formed on the trench isolation layer and electrically insulated from nodes of the capacitor; 상기 커패시터의 노드들을 접지하는 접지부; 및A ground portion that grounds the nodes of the capacitor; And 상기 금속 배선들에 전원을 공급하는 전원 공급부를 포함하는 반도체 장치의 전기적 테스트를 위한 구조물.And a power supply unit for supplying power to the metal wires. 제1항에 있어서, 상기 접지부는 상기 트렌치 소자 분리막을 경유하지 않는 것을 특징으로 하는 반도체 장치의 전기적 테스트를 위한 구조물.The structure of claim 1, wherein the ground portion does not pass through the trench isolation layer. 제1항에 있어서, 상기 전원 공급부는 상기 트렌치 소자 분리막을 경유하는 것을 특징으로 하는 반도체 장치의 전기적 테스트를 위한 구조물.The structure of claim 1, wherein the power supply unit passes through the trench device isolation layer. 제1항에 있어서, 상기 금속 배선들은 비트 라인 또는 워드 라인인 것을 특징으로 하는 반도체 장치의 전기적 테스트를 위한 구조물.The structure of claim 1, wherein the metal lines are bit lines or word lines. 제1항에 있어서, 상기 구조물은 스크라이브 라인에 형성된 것을 특징으로 하는 반도체 장치의 전기적 테스트를 위한 구조물.The structure of claim 1, wherein the structure is formed in a scribe line.
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