KR100583130B1 - Ferroelectric wafer burn-in test method of FeRAM - Google Patents

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Abstract

본 발명은 불휘발성 강유전체 메모리에 대한 웨이퍼 레벨 번인 테스트 방법을 개시한다.The present invention discloses a wafer level burn-in test method for a nonvolatile ferroelectric memory.

본 발명의 웨이퍼 레벨 번인 테스트 방법은 웨이퍼 상태에서 불휘발성 강유전체 메모리 칩 내의 모든 워드라인, 모든 플레이트라인 및 모든 비트라인들을 선택하는 제 1 단계; 선택된 상기 모든 워드라인, 상기 모든 플레이트라인 및 상기 모든 비트라인에 동시에 테스트 전압을 인가하여 연약 영역을 갖는 단위셀의 불량을 유도하는 제 2 단계; 및 상기 유도된 불량셀을 리던던시 셀로 대체하여 구제하는 제 3 단계를 포함하여, 웨이퍼 레벨에서 번인 테스트를 수행함으로써 테스트 시간을 현저히 줄이고, 잠재적 불량 요소를 조기에 검출하여 구제함으로써 생산량(Yield)을 증대시킬 수 있다.The wafer level burn-in test method of the present invention comprises a first step of selecting all word lines, all plate lines and all bit lines in a nonvolatile ferroelectric memory chip in a wafer state; A second step of applying a test voltage to all selected word lines, all plate lines, and all bit lines at the same time to induce a defect of a unit cell having a weak region; And a third step of replacing the induced defective cell with a redundancy cell to rescue, thereby significantly reducing the test time by performing a burn-in test at the wafer level, and increasing the yield by early detecting and eradicating potential defective elements. You can.

Description

불휘발성 강유전체 메모리의 웨이퍼 레벨 번인 테스트 방법{Ferroelectric wafer burn-in test method of FeRAM}Wafer level burn-in test method for nonvolatile ferroelectric memory

도 1은 종래 패키지 레벨에서의 번인 테스트 모습을 나타내는 도면.1 is a view showing a burn-in test at a conventional package level.

도 2는 본 발명에 따른 웨이퍼 레벨에서의 번인 테스트 모습을 간략하게 나타낸 도면.2 is a simplified illustration of a burn-in test at the wafer level in accordance with the present invention.

도 3은 본 발명의 제 1 실시예에 따른 웨이퍼 번인 테스트 조건을 나타내는 도면.3 illustrates wafer burn-in test conditions in accordance with a first embodiment of the present invention.

도 4는 본 발명의 제 2 실시예에 따른 웨이퍼 번인 테스트 조건을 나타내는 도면.4 illustrates wafer burn-in test conditions in accordance with a second embodiment of the present invention.

도 5는 본 발명의 제 3 실시예에 따른 웨이퍼 번인 테스트 조건을 나타내는 도면.5 shows wafer burn-in test conditions in accordance with a third embodiment of the present invention.

도 6은 본 발명의 제 4 실시예에 따른 웨이퍼 번인 테스트 조건을 나타내는 도면.6 illustrates wafer burn-in test conditions in accordance with a fourth embodiment of the present invention.

도 7은 본 발명의 제 5 실시예에 따른 웨이퍼 번인 테스트 조건을 나타내는 도면.7 illustrates wafer burn-in test conditions in accordance with a fifth embodiment of the present invention.

도 8은 본 발명의 제 6 실시예에 따른 웨이퍼 번인 테스트 조건을 나타내는 도면.8 illustrates wafer burn-in test conditions in accordance with a sixth embodiment of the present invention.

도 9는 본 발명의 제 7 실시예에 따른 웨이퍼 번인 테스트 조건을 나타내는 도면.9 illustrates wafer burn-in test conditions in accordance with a seventh embodiment of the present invention.

도 10은 본 발명의 제 8 실시예에 따른 웨이퍼 번인 테스트 조건을 나타내는 도면.10 illustrates wafer burn-in test conditions according to the eighth embodiment of the present invention.

도 11은 본 발명의 제 9 실시예에 따른 웨이퍼 번인 테스트 조건을 나타내는 도면.11 illustrates wafer burn-in test conditions in accordance with a ninth embodiment of the present invention.

도 12는 본 발명의 제 10 실시예에 따른 웨이퍼 번인 테스트 조건을 나타내는 도면.12 illustrates wafer burn-in test conditions in accordance with a tenth embodiment of the present invention.

도 13a 내지 도 13c는 MOS 트랜지스터에서 번인 테스트에 의한 효과를 나타내는 도면.13A-13C illustrate the effects of burn-in tests in MOS transistors.

도 14a 내지 도 14c는 강유전체 캐패시터에서 번인 테스트에 의한 효과를 나타내는 도면.14A-14C show the effects of burn-in tests in ferroelectric capacitors.

도 15a 내지 도 15c는 비트라인들 사이에서 번인 테스트에 의한 효과를 나타내는 도면.15A-15C show the effect of a burn-in test between bit lines.

본 발명은 강유전체 메모리에서의 번인 테스트 방법에 관한 것으로서, 보다 상세하게는 웨이퍼 레벨에서 모든 워드라인, 플레이트라인 및 비트라인에 다양한 번인 테스트 조건을 동시에 인가하여 테스트를 수행하는 번인 테스트 방법에 관한 것이다.The present invention relates to a burn-in test method in a ferroelectric memory, and more particularly, to a burn-in test method for performing a test by simultaneously applying various burn-in test conditions to all word lines, plate lines and bit lines at the wafer level.

번인 테스트는 반도체 메모리 소자에 대하여 실제의 사용환경 보다 높은 전압 스트레스 또는 높은 온도 스트레스를 일정시간 동안 인가하여 초기 결함이나 연약 셀(weak cell)을 검출하는 테스트 방법이다.The burn-in test is a test method for detecting an initial defect or a weak cell by applying a high voltage stress or a high temperature stress to a semiconductor memory device for a predetermined period of time than an actual use environment.

도 1은 종래 패키지 레벨에서의 번인 테스트 모습을 나타내는 도면이다.1 is a view showing a burn-in test at a conventional package level.

종래 패키지 레벨에서의 번인 테스트는 개별 칩들이 실장된 패키지 칩들(11)이 번인 테스트 보드(12) 상의 번인 소켓에 삽입되어 전기적으로 연결되고, 테스트 보드(12)의 외부 접속 단자가 외부의 테스트 장비(미도시)와 전기적으로 연결된 상태에서 수행된다. 이때, 패키지 테스트 조건은 Static 또는 Dynamic Function Test 조건을 주게 되는데, 패키지 칩 내 각 셀 별로 차례대로 번인 스트레스를 가하는 방법이 사용된다.In the conventional package level burn-in test, package chips in which individual chips are mounted are inserted into a burn-in socket on a burn-in test board 12 to be electrically connected, and an external connection terminal of the test board 12 is connected to external test equipment. It is performed in an electrically connected state (not shown). At this time, the package test condition is given a static or dynamic function test condition, a method of applying a burn-in stress to each cell in the package chip in turn.

따라서, 종래의 패키지 레벨 번인 테스트는 메모리 용량이 클 수록 테스트 시간이 많이 소요되며, 패키지 번인 테스트 과정에서 발생된 불량 칩을 구제하기가 곤란하여 생산량(yield) 감소를 초래하게 된다.Therefore, the conventional package level burn-in test requires more test time as the memory capacity is larger, and it is difficult to remedy bad chips generated during the package burn-in test process, resulting in a decrease in yield.

따라서, 상술된 문제를 해결하기 위한 본 발명의 목적은 웨이퍼 레벨에서 복수개의 강유전체 메모리 칩을 동시에 선택하고 선택된 칩 내의 모든 워드라인, 비트라인 및 플레이트라인에 동시에 다양한 조건의 스트레스를 인가하여 번인 테스트를 수행함으로써 잠재적 불량 셀을 용이하게 검출하여 구제하고 테스트 시간과 비용을 줄여 생산량을 증대시키는데 있다.Accordingly, an object of the present invention to solve the above-described problem is to perform a burn-in test by simultaneously selecting a plurality of ferroelectric memory chips at the wafer level and applying stresses of various conditions simultaneously to all word lines, bit lines, and plate lines in the selected chips. By doing so, it is easy to detect and eliminate potential defective cells and increase production by reducing test time and cost.

위와 같은 목적을 달성하기 위한 본 발명의 불휘발성 강유전체 메모리의 웨이퍼 레벨 번인 테스트 방법은 웨이퍼 상태에서 불휘발성 강유전체 메모리 칩 내의 모든 워드라인, 모든 플레이트라인 및 모든 비트라인들을 선택하는 제 1 단계와, 선택된 모든 워드라인, 모든 플레이트라인 및 모든 비트라인에 동시에 테스트 전압을 인가하여 연약 영역을 갖는 단위셀의 불량을 유도하는 제 2 단계, 및 유도된 불량셀을 리던던시 셀로 대체하여 구제하는 제 3 단계를 포함하는 것을 특징으로 한다.
또한, 본 발명은 하나의 메인 비트라인에 선택적으로 연결되고 복수개의 단위 셀들이 각각 연결된 복수개의 서브 비트라인을 구비하고, 서브 비트라인의 센싱 전압을 전류로 변환시켜 메인 비트라인에 센싱전압을 유도하는 계층적 비트라인 구조를 갖는 불휘발성 강유전체 메모리의 웨이퍼 레벨 번인 테스트 방법에 있어서, 웨이퍼 상태에서 불휘발성 강유전체 메모리 칩 내의 모든 워드라인, 모든 플레이트라인 및 모든 메인 비트라인들을 선택하는 제 1 단계; 선택된 모든 워드라인, 모든 플레이트라인 및 모든 메인 비트라인에 동시에 테스트 전압을 인가하여 연약 영역을 갖는 단위셀의 불량을 유도하는 제 2 단계; 및 유도된 불량셀을 리던던시 셀로 대체하여 구제하는 제 3 단계를 포함하는 것을 특징으로 한다. The wafer level burn-in test method of the nonvolatile ferroelectric memory of the present invention for achieving the above object is the first step of selecting all word lines, all plate lines and all bit lines in the nonvolatile ferroelectric memory chip in the wafer state, and selected A second step of applying a test voltage to all word lines, all plate lines, and all bit lines at the same time to induce a defect of a unit cell having a weak area, and a third step of replacing the induced defective cell with a redundancy cell to rescue. Characterized in that.
In addition, the present invention includes a plurality of sub bit lines selectively connected to one main bit line and connected to a plurality of unit cells, respectively, and converts a sensing voltage of the sub bit line into a current to induce a sensing voltage to the main bit line. A wafer level burn-in test method for a nonvolatile ferroelectric memory having a hierarchical bit line structure, comprising: a first step of selecting all word lines, all plate lines, and all main bit lines in a nonvolatile ferroelectric memory chip in a wafer state; A second step of applying a test voltage to all selected word lines, all plate lines, and all main bit lines simultaneously to induce a defect of a unit cell having a weak region; And a third step of replacing the induced defective cell with a redundancy cell to rescue the defective cell.

이하, 첨부된 도면들을 참조하여 본 발명의 바람직한 실시예를 보다 상세하게 설명한다.Hereinafter, with reference to the accompanying drawings will be described in detail a preferred embodiment of the present invention.

도 2는 본 발명에 따른 웨이퍼 레벨에서의 번인 테스트 모습을 간략하게 나타낸 도면이다.2 is a simplified view of the burn-in test at the wafer level according to the present invention.

번인을 하기 위한 웨이퍼(20)에는 번인 테스트 칩들(21) 사이의 스크라이브 영역에 번인 테스트용 금속배선(미도시)이 칩 상의 금속배선 공정시 같이 형성되며, 이러한 금속배선이 소켓(30)을 통해 외부 테스트 장비(미도시)와 전기적으로 연결되어 웨이퍼 번인 테스트가 수행된다.Burn-in test metal wires (not shown) are formed in the scribe area between the burn-in test chips 21 in the wafer 20 for burn-in during the metal wiring process on the chip, and the metal wires are formed through the socket 30. Wafer burn-in tests are performed in electrical connection with external test equipment (not shown).

본 발명의 웨이퍼 번인 테스트 방법은 웨이퍼 레벨에서 번인 테스트 칩 내의 모든 워드라인, 비트라인 및 플레이트라인에 동시에 다양한 테스트 조건으로 번인 스트레스를 가한다. 이처럼, 본 발명에서 번인 테스트 칩인 FeRAM 칩은 칩 내의 모든 모든 워드라인, 비트라인 및 플레이트라인에 동시에 번인 스트레스를 인가받 아 테스트 되므로, 매우 짧은 시간(칩 당 ∼10초 내) 안에 번인 테스트가 완료될 수 있게 된다. 이때, 동시에 선택된 워드라인, 비트라인 및 플레이트라인에는 동시에 동일한 레벨(하이 또는 로우)의 전압이 인가되거나 교번되게 서로 다른 레벨의 전압이 인가되도록 조정된다.The wafer burn-in test method of the present invention applies burn-in stress to all the word lines, bit lines and plate lines in the burn-in test chip at the wafer level simultaneously with various test conditions. As described above, the FeRAM chip, which is a burn-in test chip in the present invention, is tested by applying burn-in stress to all word lines, bit lines, and plate lines in the chip simultaneously, so that the burn-in test is completed in a very short time (~ 10 seconds per chip) It becomes possible. At this time, the voltage of the same level (high or low) is applied to the selected word line, the bit line and the plate line at the same time or are adjusted to apply different levels of voltage alternately.

본 발명에 따른 웨이퍼 번인 테스트를 위해 선택된 각 FeRAM 칩에 가해지는 테스트 조건들은 다음의 실시예들과 같다.The test conditions applied to each selected FeRAM chip for wafer burn-in test according to the present invention are as follows.

도 3은 본 발명의 제 1 실시예에 따른 웨이퍼 번인 테스트 조건을 나타내는 도면이다.3 is a view showing a wafer burn-in test condition according to the first embodiment of the present invention.

본 실시예가 적용되는 FeRAM 칩의 셀 어레이는 일방향으로 평행하게 비트라인들 BL<0> ∼ BL<m>이 형성되고, 비트라인들 BL<0> ∼ BL<m>과 교차하는 방향으로 워드라인 WL<0> ∼ WL<n>과 플레이트라인이 일정한 간격을 두고 평행하게 형성된다. 이때, 각 워드라인 WL<0> ∼ WL<n>과 일대일 대응되게 평행하게 형성되는 플레이트라인들은 그 일단이 공통 연결되어 공통 단자 PL를 통해 동시에 동일한 신호를 인가받는다. 그리고, 데이터 저장을 위한 단위셀은 1개의 NMOS 트랜지스터와 1개의 강유전체 캐패시터(1T1C)가 비트라인 BL<0> ∼ BL<m>과 플레이트라인 PL 사이에 연결되고 NMOS 트랜지스터의 게이트는 워드라인 WL<0> ∼ WL<n>과 연결되어 형성된다.In the cell array of the FeRAM chip to which the present embodiment is applied, bit lines BL <0> to BL <m> are formed in parallel in one direction, and word lines in a direction crossing the bit lines BL <0> to BL <m>. WL <0> -WL <n> and platelines are formed in parallel at regular intervals. At this time, the plate lines formed in parallel one-to-one correspondence with each word line WL <0> to WL <n> have one end connected in common and receive the same signal through the common terminal PL at the same time. In the unit cell for data storage, one NMOS transistor and one ferroelectric capacitor 1T1C are connected between the bit lines BL <0> to BL <m> and the plate line PL, and the gate of the NMOS transistor is a word line WL < 0> to WL <n>.

본 실시예에서의 웨이퍼 번인 테스트 조건은 도 3과 같은 셀 어레이 구조를 갖는 FeRAM 칩 내의 워드라인 WL<0> ∼ WL<n>, 비트라인 BL<0> ∼ BL<m> 및 플레이트라인 PL에 하이(High) 레벨의 전압이 동시에 인가된다.The wafer burn-in test conditions in this embodiment are applied to the word lines WL <0> to WL <n>, bit lines BL <0> to BL <m> and plateline PL in the FeRAM chip having the cell array structure as shown in FIG. High level voltage is applied simultaneously.

도 4는 본 발명의 제 2 실시예에 따른 웨이퍼 번인 테스트 조건을 나타내는 도면이다.4 is a diagram illustrating a wafer burn-in test condition according to a second exemplary embodiment of the present invention.

본 실시예가 적용되는 셀 어레이 구조는 도 3의 셀 어레이 구조와 동일하다.The cell array structure to which the present embodiment is applied is the same as the cell array structure of FIG. 3.

본 실시예에서의 웨이퍼 번인 테스트 조건은 FeRAM 칩 내의 모든 워드라인 WL<0> ∼ WL<n>과 플레이트라인 PL에는 하이 레벨의 전압이 동시에 인가되고, 이와 함께 모든 비트라인 BL<0> ∼ BL<m>에는 로우(Low) 레벨의 전압이 동시에 인가된다.In the wafer burn-in test condition in this embodiment, a high level voltage is simultaneously applied to all word lines WL <0> to WL <n> and plate line PL in the FeRAM chip, and all bit lines BL <0> to BL are simultaneously applied. Low voltage is simultaneously applied to <m>.

도 5는 본 발명의 제 3 실시예에 따른 웨이퍼 번인 테스트 조건을 나타내는 도면이다.5 is a diagram illustrating a wafer burn-in test condition according to a third exemplary embodiment of the present invention.

본 실시예가 적용되는 셀 어레이 구조도 도 3의 셀 어레이 구조와 동일하다.The cell array structure to which the present embodiment is applied is also the same as the cell array structure of FIG. 3.

본 실시예에서의 웨이퍼 번인 테스트 조건은 FeRAM 칩 내의 모든 워드라인 WL<0> ∼ WL<n>에는 하이 레벨의 전압이 동시에 인가되고, 이와 함께 플레이트라인 PL과 모든 비트라인 BL<0> ∼ BL<m>에는 로우 레벨의 전압이 동시에 인가된다.In the wafer burn-in test condition in this embodiment, a high level voltage is simultaneously applied to all word lines WL <0> to WL <n> in the FeRAM chip, and at the same time, the plate line PL and all the bit lines BL <0> to BL The low level voltage is simultaneously applied to <m>.

상술된 실시예에서와 같이 워드라인 WL<0> ∼ WL<n>에 하이 레벨의 전압을 인가한 상태에서 비트라인 BL<0> ∼ BL<m>과 플레이트라인 PL의 전압을 가변시켜 MOS 트랜지스터 및 캐패시터의 잠재적 불량인 연약(Weak) 영역을 검출함으로써 해당 셀을 패키지 이전에 리던던시 셀로 대체하여 구제할 수 있게 된다.MOS transistor by varying the voltages of the bit lines BL <0> to BL <m> and the plate line PL in a state where a high level voltage is applied to the word lines WL <0> to WL <n> as in the above-described embodiment. And by detecting a potential weak area of the capacitor, the corresponding cell can be replaced by a redundancy cell prior to the package to be rescued.

즉, 도 13a에서와 같이 MOS 트랜지스터의 게이트 옥사이드(Oxide) 영역에는 잠재적 불량인 연약(Weak) 영역이 존재할 수 있다. 이러한, 잠재적 불량인 연약(Weak) 영역은 불량인 영역의 범위가 작아 당장에는 셀의 동작에 영향을 주지 않지만 지속적인 데이터 리드/라이트 동작에 의해 향후 정상적인 동작을 수행하지 못하게되어 칩의 불량을 유발하게 된다. 따라서, 칩의 안정적 동작을 위해서는 이러한 잠재적 불량인 연약 영역들을 미리 검출하여 해당 셀을 리던던시 셀로 대체해 주어야 한다. 이를 위해, 도 13b에서와 같이 MOS 트랜지스터의 게이트에는 하이 레벨의 전압이 인가되도록 하고 기판과 소오스/드레인 영역에는 로우 레벨(Vss)의 전압이 인가되도록 하여 연약 영역에서 고전압에 의한 절연 파괴가 발생되도록 유도한다. 이와 같은 절연 파괴에 의해, 도 13c에서와 같이 잠재적 불량인 연약 영역은 그 불량 영역이 게이트 전극과 기판 영역까지 확대됨으로써 완전 불량 상태로 바뀌게 되어 해당 셀은 완전한 불량셀이 된다. 이처럼, 본 발명의 번인 테스트 방법은 웨이퍼 레벨에서 잠재적 불량인 연약 영역을 완전 불량 영역으로 바꾸어 해당 셀을 불량셀로 만든 후 패키지 이전에 해당 불량셀을 리던던시 회로를 이용하여 리던던시 셀로 대체하여 구제한다.That is, as shown in FIG. 13A, there may be a weak area in the gate oxide of the MOS transistor. These weak areas, which are potentially bad, do not affect the operation of the cell at this time because the area of the bad area is small. However, continuous data read / write operations prevent the normal operation in the future and cause chip failure. do. Therefore, for the stable operation of the chip, it is necessary to detect these potentially weak areas in advance and replace the corresponding cells with redundancy cells. To this end, as shown in FIG. 13B, a high level voltage is applied to the gate of the MOS transistor, and a low level (Vss) voltage is applied to the substrate and the source / drain regions so that dielectric breakdown due to high voltage occurs in the weak region. Induce. As a result of this dielectric breakdown, the potentially fragile fragile region, as shown in FIG. 13C, is extended to the gate electrode and the substrate region to become a completely defective state, and the cell becomes a complete defective cell. As described above, the burn-in test method of the present invention replaces a weak area that is potentially defective at the wafer level with a complete defective area to make the cell into a defective cell, and then replaces the defective cell with a redundancy cell using a redundancy circuit before package.

강유전체 캐패시터에서도, 도 14a 내지 도 14c에서와 같이 상부전극과 하부전극에 서로 다른 레벨의 전압을 인가하여 연약 영역에서의 불량 영역을 상부 전극과 하부 전극까지 확대시켜 강유전체 캐패시터를 완전한 불량 소자로 만들어 해당 셀을 불량셀로 만든다. 불량셀은 리던던시 회로에 의해 리던던시 셀로 대체되어 구제됨으로써 칩을 정상적으로 사용할 수 있게 된다.In the ferroelectric capacitor, as shown in FIGS. 14A to 14C, different levels of voltage are applied to the upper electrode and the lower electrode to enlarge the defective region in the weak region to the upper electrode and the lower electrode, thereby making the ferroelectric capacitor a perfect defective element. Make a cell a bad cell. The defective cells are replaced by the redundant cells by the redundancy circuit to be rescued so that the chip can be used normally.

도 6은 본 발명의 제 4 실시예에 따른 웨이퍼 번인 테스트 조건을 나타내는 도면이다.6 is a diagram illustrating wafer burn-in test conditions according to a fourth exemplary embodiment of the present invention.

본 실시예가 적용되는 셀 어레이 구조도 도 3의 셀 어레이 구조와 동일하다.The cell array structure to which the present embodiment is applied is also the same as the cell array structure of FIG. 3.

본 실시예에서의 웨이퍼 번인 테스트 조건은 칩 내의 모든 워드라인 WL<0> ∼ WL<n>에는 하이 레벨의 전압이 동시에 인가되고, 공통 연결된 플레이트라인 PL에는 로우 레벨의 전압이 인가되며, 이와 함께 비트라인 BL<0> ∼ BL<m>에는 교번되게 서로 다른 레벨의 전압이 동시에 인가된다.In the wafer burn-in test condition in this embodiment, a high level voltage is simultaneously applied to all word lines WL <0> to WL <n> in a chip, and a low level voltage is applied to a plate line PL commonly connected. Alternately, voltages of different levels are simultaneously applied to the bit lines BL <0> to BL <m>.

이처럼, 인접하는 비트라인들 사이에 서로 다른 레벨의 전압이 인가되도록 테스트 조건을 부여함으로써 비트라인 사이의 잠재적 쇼트(Short) 성 불량을 해결할 수 있게 된다.As such, by applying test conditions such that different levels of voltage are applied between adjacent bit lines, potential short-circuit defects between bit lines can be solved.

즉, 비트라인 사이의 절연 영역(Space Open)에는 도 15a에서와 같이 잠재적 쇼트(Short) 성 불량 영역이 존재할 수 있다. 이러한 경우 도 15b에서와 같이 인접하는 두 비트라인 BL<0>, BL<1> 중 어느 한 비트라인 BL<0>에는 하이 레벨의 전압이 인가되도록 하고 다른 라인 BL<1>에는 로우 레벨의 전압이 인가되도록 한다. 이에 따라 두 비트라인 BL<0>, BL<1> 사이에 높은 전압차가 발생하게 되어 잠재적 쇼트(Short) 성 불량 영역에 임계치 이상의 전류가 흐르게 된다. 이러한 과전류의 흐름에 의해 주울(Joule) 열이 발생하게 되어 해당 불량 영역이 타 버리는 현상이 발생하게 된다. 따라서, 인접한 비트라인 BL<0>, BL<1> 사이의 잠재적 쇼트성 영역은 오픈성 영역으로 바뀌게 되어 비트라인 BL<0>, BL<1> 사이에 완전 절연 특성이 회복되게 된다.In other words, a potential short defective region may exist in an insulation region between the bit lines as shown in FIG. 15A. In this case, as shown in FIG. 15B, a high level voltage is applied to one of the two adjacent bit lines BL <0> and BL <1>, and a low level voltage is applied to the other line BL <1>. To be authorized. As a result, a high voltage difference occurs between the two bit lines BL <0> and BL <1>, and a current above the threshold flows in the potential short failure region. Joule heat is generated by the flow of the overcurrent, and the defective area burns out. Therefore, the potential short region between the adjacent bit lines BL <0> and BL <1> is changed to an open region, so that the full insulation characteristic is restored between the bit lines BL <0> and BL <1>.

도 7은 본 발명의 제 5 실시예에 따른 웨이퍼 번인 테스트 조건을 나타내는 도면이다.7 is a view showing a wafer burn-in test condition according to a fifth embodiment of the present invention.

본 실시예가 적용되는 셀 어레이 구조도 도 3의 셀 어레이 구조와 동일하다.The cell array structure to which the present embodiment is applied is also the same as the cell array structure of FIG. 3.

본 실시예에서의 웨이퍼 번인 테스트 조건은 칩 내의 모든 비트라인 BL<0> ∼ BL<m>에는 동시에 하이 레벨의 전압이 인가되고, 플레이트라인 PL에는 로우 레벨의 전압이 인가되며, 이와 함께 워드라인 WL<0> ∼ WL<n>에는 교번되게 서로 다른 레벨의 전압이 동시에 인가된다.In the wafer burn-in test condition in this embodiment, a high level voltage is simultaneously applied to all bit lines BL <0> to BL <m> in the chip, and a low level voltage is applied to the plate line PL. Alternately, voltages of different levels are simultaneously applied to WL <0> to WL <n>.

도 8은 본 발명의 제 6 실시예에 따른 웨이퍼 번인 테스트 조건을 나타내는 도면이다.8 is a diagram illustrating wafer burn-in test conditions according to a sixth exemplary embodiment of the present invention.

본 실시예가 적용되는 셀 어레이 구조도 도 3의 셀 어레이 구조와 동일하다.The cell array structure to which the present embodiment is applied is also the same as the cell array structure of FIG. 3.

본 실시예에서의 웨이퍼 번인 테스트 조건은 칩 내의 플레이트라인 PL과 모든 비트라인 BL<0> ∼ BL<m>에는 로우 레벨의 전압이 동시에 인가되며, 이와 함께 워드라인 WL<0> ∼ WL<n>에는 교번되게 서로 다른 레벨의 전압이 동시에 인가된다. 즉, 상술된 도 7 및 도 8에서는 플레이트라인 PL과 비트라인 BL<0> ∼ BL<m>에는 동일한 조건을 인가한 상태에서 이웃하는 워드라인들 사이에 높은 전압차를 발생시켜 워드라인들 사이에서 발생될 수 있는 잠재적 불량을 제거하게 된다.In the wafer burn-in test condition in this embodiment, low-level voltages are simultaneously applied to the plate lines PL and all bit lines BL <0> to BL <m> in the chip, and word lines WL <0> to WL <n at the same time. Are alternately applied at different levels of voltage. That is, in FIGS. 7 and 8 described above, a high voltage difference is generated between the word lines adjacent to each other while the same conditions are applied to the plate lines PL and the bit lines BL <0> to BL <m>. Eliminate potential defects that can occur in

도 9는 본 발명의 제 7 실시예에 따른 웨이퍼 번인 테스트 조건을 나타내는 도면이다.9 is a diagram illustrating wafer burn-in test conditions according to a seventh exemplary embodiment of the present invention.

도 3의 셀 어레이에서는 플레이트라인 PL의 끝단이 공통 연결되어 모든 플레이트라인에 동일한 레벨의 전압이 인가되었으나 본 실시예에서는 각 플레이트라인 PL<0> ∼ PL<n>에 독립적으로 신호를 인가한다. 이외의 다른 라인 구조는 도 3에서의 라인 구조와 동일하다.In the cell array of FIG. 3, the ends of the plate lines PL are commonly connected, and voltages of the same level are applied to all the plate lines. However, in the present embodiment, signals are applied to each plate line PL <0> to PL <n> independently. The other line structure other than this is the same as the line structure in FIG.

본 실시예에서의 웨이퍼 번인 테스트 조건은 칩 내의 모든 워드라인 WL<0> ∼ WL<n>에는 동시에 하이 레벨의 전압이 인가되고, 모든 비트라인 BL<0> ∼ BL<m>에는 로우 레벨의 전압이 인가되며, 이와 함께 플레이트라인 PL<0> ∼ PL<n>에는 교번되게 서로 다른 레벨의 전압이 동시에 인가된다. 즉, 워드라인 WL<0> ∼ WL<n>과 비트라인 BL<0> ∼ BL<m>에는 각각 동일한 전압이 인가된 상태에서 이웃하는 플레이트라인들 사이에 높은 전압차를 발생시켜 플레이트라인들 사이에서 발생될 수 있는 잠재적 불량을 제거하게 된다.In the wafer burn-in test condition in this embodiment, a high level voltage is simultaneously applied to all word lines WL <0> to WL <n> in a chip, and a low level is applied to all bit lines BL <0> to BL <m>. Voltage is applied, and voltages of different levels are alternately applied to plate lines PL <0> to PL <n> at the same time. That is, the word lines WL <0> to WL <n> and the bit lines BL <0> to BL <m> respectively generate high voltage differences between neighboring plate lines with the same voltage applied thereto. Eliminate potential defects that may occur in between.

도 10은 본 발명의 제 8 실시예에 따른 웨이퍼 번인 테스트 조건을 나타내는 도면이다.10 is a view showing a wafer burn-in test condition according to the eighth embodiment of the present invention.

본 실시예에서의 셀 어레이는 단위셀들이 서브 비트라인 SBL<0> ∼ SBL<m>에 연결되며 서브 비트라인 SBL<0> ∼ SBL<m>에 인가되는 셀 데이터에 따라 메인 비트라인 MBL<0> ∼ MBL<m>의 전류 누출량을 조절하여 센싱전압을 유도하는 계층적 비트라인 구조(hierarchy bit line architecture)를 갖는다. 그리고, 플레이트라인 PL의 끝단이 공통 연결되어 플레이트라인에는 동일한 전압이 인가된다.In the cell array according to the present embodiment, the unit cells are connected to the sub bit lines SBL <0> to SBL <m> and the main bit line MBL <according to the cell data applied to the sub bit lines SBL <0> to SBL <m>. It has a hierarchical bit line architecture that induces a sensing voltage by controlling the amount of current leakage from 0> to MBL <m>. The ends of the plate line PL are commonly connected, and the same voltage is applied to the plate line.

본 실시예에서의 웨이퍼 번인 테스트 조건은 칩 내의 모든 워드라인 WL<0> ∼ WL<n>에는 하이 레벨의 전압이 인가되고, 플레이트라인 PL에는 로우 레벨의 전압이 인가되며, 이와 함께 메인 비트라인 MBL<0> ∼ MBL<m>에는 교번되게 서로 다른 레벨의 전압이 동시에 인가된다. 메인 비트라인 MBL<0> ∼ MBL<m>에 인가된 전압은 서브비트라인 선택신호 SBSW1의 활성화로 대응되는 서브 비트라인 SBL<0> ∼ SBL<m>으로 인가된다.In the wafer burn-in test condition in this embodiment, a high level voltage is applied to all word lines WL <0> to WL <n> in the chip, and a low level voltage is applied to the plate line PL. The voltages of different levels are alternately applied to the MBL <0> to the MBL <m> at the same time. The voltages applied to the main bit lines MBL <0> through MBL <m> are applied to the sub bit lines SBL <0> through SBL <m> corresponding to the activation of the sub bit line selection signal SBSW1.

도 11은 본 발명의 제 9 실시예에 따른 웨이퍼 번인 테스트 조건을 나타내는 도면이다.11 is a view showing a wafer burn-in test condition according to the ninth embodiment of the present invention.

본 실시예가 적용되는 셀 어레이 구조는 도 10의 셀 어레이 구조와 동일하다.The cell array structure to which the present embodiment is applied is the same as the cell array structure of FIG. 10.

본 실시예에서의 웨이퍼 번인 테스트 조건은 모든 워드라인 WL<0> ∼ WL<n>과 플레이트라인 PL에는 하이 레벨의 전압이 인가되고, 이와 함께 메인 비트라인 MBL<0> ∼ MBL<m>과 서브 비트라인 SBL<0> ∼ SBL<m>에는 교번되게 서로 다른 레벨의 전압이 동시에 인가된다.In the wafer burn-in test condition in this embodiment, a high level voltage is applied to all the word lines WL <0> to WL <n> and the plate line PL, together with the main bit lines MBL <0> to MBL <m>. Alternately, voltages of different levels are simultaneously applied to the sub bit lines SBL <0> to SBL <m>.

도 12는 본 발명의 제 10 실시예에 따른 웨이퍼 번인 테스트 조건을 나타내는 도면이다.12 is a diagram illustrating wafer burn-in test conditions according to a tenth exemplary embodiment of the present invention.

본 실시예가 적용되는 셀 어레이 구조는 도 10의 셀 어레이 구조와 동일하다.The cell array structure to which the present embodiment is applied is the same as the cell array structure of FIG. 10.

본 실시예에서의 웨이퍼 번인 테스트 조건은 모든 워드라인 WL<0> ∼ WL<n>과 플레이트라인 PL에는 하이 레벨의 전압이 인가되고, 이와 함께 메인 비트라인 MBL<0> ∼ MBL<m>과 서브 비트라인 SBL<0> ∼ SBL<m>에는 로우 레벨의 전압이 인가된다.In the wafer burn-in test condition in this embodiment, a high level voltage is applied to all the word lines WL <0> to WL <n> and the plate line PL, together with the main bit lines MBL <0> to MBL <m>. A low level voltage is applied to the sub bit lines SBL <0> to SBL <m>.

상술한 바와 같이, 본 발명의 번인 테스트 방법은 웨이퍼 레벨에서 복수개의 FeRAM 칩을 선택하여 선택된 칩 내의 모든 워드라인, 비트라인 및 플레이트라인에 동시에 스트레스 전압을 인가하여 테스트를 수행함으로써 잠재적 불량 셀을 용이하게 검출하여 칩의 동작특성을 향상시키고 테스트 시간과 비용을 줄여 생산량을 증 대시킬 수 있다.As described above, the burn-in test method of the present invention facilitates a potential defective cell by selecting a plurality of FeRAM chips at the wafer level and applying a stress voltage to all word lines, bit lines, and plate lines in the selected chip simultaneously to perform the test. The detection can improve the operating characteristics of the chip and increase production by reducing test time and cost.

Claims (14)

웨이퍼 상태에서 불휘발성 강유전체 메모리 칩 내의 모든 워드라인, 모든 플레이트라인 및 모든 비트라인들을 선택하는 제 1 단계;A first step of selecting all wordlines, all platelines and all bitlines in the nonvolatile ferroelectric memory chip in wafer state; 선택된 상기 모든 워드라인, 상기 모든 플레이트라인 및 상기 모든 비트라인에 동시에 테스트 전압을 인가하여 연약 영역을 갖는 단위셀의 불량을 유도하는 제 2 단계; 및A second step of applying a test voltage to all selected word lines, all plate lines, and all bit lines at the same time to induce a defect of a unit cell having a weak region; And 상기 유도된 불량셀을 리던던시 셀로 대체하여 구제하는 제 3 단계를 포함하는 것을 특징으로 하는 불휘발성 강유전체 메모리의 웨이퍼 레벨 번인 테스트 방법.And a third step of replacing the induced defective cell with a redundancy cell to rescue the defective defective cell. 제 1항에 있어서, 상기 제 2 단계는The method of claim 1, wherein the second step 상기 모든 워드라인, 상기 모든 비트라인, 및 상기 모든 플레이트라인에 하이 레벨의 전압을 동시에 인가되는 것을 특징으로 하는 불휘발성 강유전체 메모리의 웨이퍼 레벨 번인 테스트 방법.And applying a high level voltage to all of the word lines, all the bit lines, and all the plate lines simultaneously. 제 1항에 있어서, 상기 제 2 단계는The method of claim 1, wherein the second step 상기 모든 워드라인과 상기 모든 플레이트라인에는 하이 레벨의 전압이 인가되고, 상기 모든 비트라인에는 로우 레벨의 전압이 인가되는 것을 특징으로 하는 불휘발성 강유전체 메모리의 웨이퍼 레벨 번인 테스트 방법.A high level voltage is applied to all the word lines and all the plate lines, and a low level voltage is applied to all the bit lines. 제 1항에 있어서, 상기 제 2단계는 The method of claim 1, wherein the second step 상기 모든 워드라인에 하이 레벨의 전압이 인가되고, 상기 모든 플레이트라인에는 로우 레벨의 전압이 인가되며, 상기 모든 비트라인에는 교번되게 서로 다른 레벨의 테스트 전압이 인가되는 것을 특징으로 하는 불휘발성 강유전체 메모리의 웨이퍼 레벨 번인 테스트 방법.Non-volatile ferroelectric memory, characterized in that the high level voltage is applied to all the word lines, the low level voltage is applied to all the plate lines, and the test voltages of different levels are alternately applied to all the bit lines. Wafer level burn-in test method. 제 1항에 있어서, 상기 제 2단계는 The method of claim 1, wherein the second step 상기 모든 비트라인에 하이 레벨의 전압이 인가되고, 상기 모든 플레이트라인에는 로우 레벨의 전압이 인가되며, 상기 모든 워드라인에는 교번되게 서로 다른 레벨의 테스트 전압이 인가되는 것을 특징으로 하는 불휘발성 강유전체 메모리의 웨이퍼 레벨 번인 테스트 방법.Non-volatile ferroelectric memory, characterized in that the high level voltage is applied to all the bit lines, the low level voltage is applied to all the plate lines, and the test voltages of different levels are alternately applied to all the word lines. Wafer level burn-in test method. 제 1항에 있어서, 상기 제 2단계는 The method of claim 1, wherein the second step 상기 모든 비트라인에 로우 레벨의 전압이 인가되고, 상기 모든 플레이트라인에는 로우 레벨의 전압이 인가되며, 상기 모든 워드라인에는 교번되게 서로 다른 레벨의 테스트 전압이 인가되는 것을 특징으로 하는 불휘발성 강유전체 메모리의 웨이퍼 레벨 번인 테스트 방법.A low level voltage is applied to all the bit lines, a low level voltage is applied to all the plate lines, and test voltages having different levels are alternately applied to all the word lines. Wafer level burn-in test method. 제 1항에 있어서, 상기 제 2단계는 The method of claim 1, wherein the second step 상기 모든 비트라인과 상기 모든 워드라인에 로우 레벨의 전압이 인가되고, 상기 플레이트라인에는 교번되게 서로 다른 레벨의 테스트 전압이 인가되는 것을 특징으로 하는 불휘발성 강유전체 메모리의 웨이퍼 레벨 번인 테스트 방법.A low level voltage is applied to all of the bit lines and all of the word lines, and test voltages of different levels are alternately applied to the plate lines, wherein the wafer level burn-in test method of the nonvolatile ferroelectric memory. 하나의 메인 비트라인에 선택적으로 연결되고 복수개의 단위 셀들이 각각 연결된 복수개의 서브 비트라인을 구비하고, 서브 비트라인의 센싱 전압을 전류로 변환시켜 상기 메인 비트라인에 센싱전압을 유도하는 계층적 비트라인 구조를 갖는 불휘발성 강유전체 메모리의 웨이퍼 레벨 번인 테스트 방법에 있어서, A hierarchical bit having a plurality of sub bit lines selectively connected to one main bit line and connected to a plurality of unit cells, respectively, and converting a sensing voltage of the sub bit line into a current to induce a sensing voltage to the main bit line. A wafer level burn-in test method for a nonvolatile ferroelectric memory having a line structure, 웨이퍼 상태에서 불휘발성 강유전체 메모리 칩 내의 모든 워드라인, 모든 플레이트라인 및 모든 메인 비트라인들을 선택하는 제 1 단계;A first step of selecting all wordlines, all platelines and all main bitlines in the nonvolatile ferroelectric memory chip in wafer state; 선택된 상기 모든 워드라인, 상기 모든 플레이트라인 및 상기 모든 메인 비트라인에 동시에 테스트 전압을 인가하여 연약 영역을 갖는 단위셀의 불량을 유도하는 제 2 단계; 및Applying a test voltage to all selected word lines, all plate lines, and all main bit lines simultaneously to induce a defect of a unit cell having a weak region; And 상기 유도된 불량셀을 리던던시 셀로 대체하여 구제하는 제 3 단계를 포함하는 것을 특징으로 하는 불휘발성 강유전체 메모리의 웨이퍼 레벨 번인 테스트 방법.And a third step of replacing the induced defective cell with a redundancy cell to rescue the defective defective cell. 제 8항에 있어서, 상기 제 2 단계는The method of claim 8, wherein the second step 상기 모든 워드라인에는 하이 레벨의 전압이 인가되고, 상기 모든 플레이트라인에는 로우 레벨의 전압이 인가되며, 상기 모든 메인 비트라인에는 교번되게 서라 다른 레벨의 테스트 전압이 인가되는 것을 특징으로 하는 불휘발성 강유전체 메모리의 웨이퍼 레벨 번인 테스트 방법.Non-volatile ferroelectric, characterized in that a high level voltage is applied to all the word lines, a low level voltage is applied to all the plate lines, and a test voltage of a different level is applied to all the main bit lines alternately. Wafer level burn-in test method of memory. 제 8항에 있어서, 상기 제 2 단계는The method of claim 8, wherein the second step 상기 모든 워드라인과 상기 모든 플레이트라인에는 하이 레벨의 전압이 인가되며, 상기 모든 메인 비트라인에는 교번되게 서로 다른 레벨의 테스트 전압이 인가되는 것을 특징으로 하는 불휘발성 강유전체 메모리의 웨이퍼 레벨 번인 테스트 방법.A high level voltage is applied to all of the word lines and all the plate lines, and test voltages of different levels are alternately applied to all of the main bit lines. 제 8항에 있어서, 상기 제 2단계는 The method of claim 8, wherein the second step 상기 모든 워드라인과 상기 모든 플레이트라인에는 하이 레벨의 전압이 인가되고, 상기 모든 메인 비트라인에는 로우 레벨의 전압이 인가되는 것을 특징으로 하는 불휘발성 강유전체 메모리의 웨이퍼 레벨 번인 테스트 방법.A high level voltage is applied to all the word lines and all the plate lines, and a low level voltage is applied to all the main bit lines. 삭제delete 삭제delete 삭제delete
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