KR20050099772A - Method for testing wafer - Google Patents
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Abstract
본 발명은 웨이퍼 검사 방법에 관한 것으로 반도체 기판의 주변회로 영역 섹터의 패턴과 데이터 베이스화된 웨이퍼 디자인 상의 섹터의 패턴 정보를 비교함으로써 각각의 패턴 정보의 차이(Deviation)를 정량화하여 패턴 형성시 정확도를 향상시킬 수 있는 기술이다. The present invention relates to a wafer inspection method. By comparing the pattern information of a sector of a peripheral circuit region of a semiconductor substrate with the pattern information of a sector on a database-designed wafer design, the pattern information is quantified to improve the accuracy in pattern formation. It is a technology that can be done.
Description
본 발명은 웨이퍼 검사 방법에 관한 것으로, 특히 반도체 기판의 주변회로 영역의 패턴과 웨이퍼 디자인상의 패턴의 정보를 데이터 베이스화하여 비교하는 웨이퍼 검사 방법이다.BACKGROUND OF THE INVENTION 1. Field of the Invention [0001] The present invention relates to a wafer inspection method, and more particularly, to a wafer inspection method in which information of a pattern of a peripheral circuit region of a semiconductor substrate and a pattern on a wafer design are compared by database.
도 1 은 종래 기술에 따른 웨이퍼 검사 방법을 도시한 평면도이다.1 is a plan view showing a wafer inspection method according to the prior art.
반도체 기판의 주변회로 영역의 패턴중 임의로 선택된 한 패턴을 샘플로 지정하여 주변회로 영역의 기준 패턴(10)으로 정한 후 주변회로 영역의 기준 패턴(10)과 비교하기 위해 웨이퍼에 새로 형성된 최종 패턴(20)을 선택한다. The final pattern newly formed on the wafer for comparison with the reference pattern 10 of the peripheral circuit region after designating a randomly selected pattern among the patterns of the peripheral circuit region of the semiconductor substrate as a sample and defining the reference pattern 10 of the peripheral circuit region ( 20).
도 2a 내지 도 2c는 종래 기술에 따른 웨이퍼 검사 방법을 위한 주변회로 영역의 기준 패턴을 도시한 사진이며 도 3a 내지 도 3c는 종래 기술에 따른 웨이퍼 검사 방법을 위한 웨이퍼에 새로 형성된 주변회로 영역의 최종 패턴을 도시한 사진이다. 2A to 2C are photographs showing a reference pattern of a peripheral circuit region for the wafer inspection method according to the prior art, and FIGS. 3A to 3C are views of the final peripheral circuit region newly formed on the wafer for the wafer inspection method according to the prior art. It is a photograph showing a pattern.
종래 기술에 따른 웨이퍼 검사 방법에서는 도 2a 내지 도 2c와 같이 샘플로 지정된 패턴(10)과 도 3a 내지 도 3c와 같이 웨이퍼 상에 실제로 형성된 패턴(20)을 각각 상대 비교하여 차이가 있는 부분을 수동으로 찾아내어 분석하게 된다.In the wafer inspection method according to the related art, the pattern 10 designated as the sample as shown in FIGS. 2A to 2C and the pattern 20 actually formed on the wafer as shown in FIGS. Will be found and analyzed.
상술한 종래 기술에 따른 웨이퍼 검사 방법에서, 주변 회로의 일부 패턴을 샘플로 지정하여 소수의 데이터가 상기 패턴의 전 영역을 대변하여 반도체 소자를 양산하여 왔으나, 상기 주변회로의 상기 소수 데이터들을 전영역에 모두 반영하는 것은 현실적으로 어려우며 각각의 패턴을 비교하는 과정을 사람이 직접 수행하여 정확도가 감소하는 문제점이 있다.In the above-described wafer inspection method according to the related art, although some patterns of the peripheral circuits are designated as samples and a few data represent the entire region of the pattern, the semiconductor device has been mass-produced. It is difficult to reflect them all in a realistic way, and there is a problem in that accuracy is reduced by a person performing a process of comparing each pattern.
상기 문제점을 해결하기 위하여, 반도체 기판의 주변회로 영역 섹터의 모든 패턴과 데이터 베이스화된 웨이퍼 디자인 상의 섹터의 패턴 정보를 자동화하여 비교함으로써 주변 회로의 전 영역을 검사할 수 있으며 웨이퍼 디자인 상의 패턴과의 정확도를 향상시키는 웨이퍼 검사 방법을 제공하는 것을 그 목적으로 한다. In order to solve the above problem, all patterns of the peripheral circuit area sector of the semiconductor substrate and the pattern information of the sector on the database-designed wafer design can be automatically compared to inspect the entire area of the peripheral circuit and the accuracy of the pattern on the wafer design It is an object of the present invention to provide a wafer inspection method for improving the quality of the wafer.
본 발명에 따른 웨이퍼 검사 방법은The wafer inspection method according to the present invention
(a) 반도체 기판의 주변회로 영역을 소정의 섹터로 분할하는 단계와,(a) dividing the peripheral circuit area of the semiconductor substrate into predetermined sectors,
(b) 상기 주변회로 영역의 섹터 중 선택된 하나의 섹터와 이에 대응하는 웨이퍼 디자인상의 섹터를 각각 2차원 이미지화하는 단계와,(b) two-dimensional imaging each of the selected one of the sectors of the peripheral circuit area and the corresponding sector on the wafer design;
(c) 상기 2차원 이미지로부터 얻어진 상기 웨이퍼 디자인 상의 섹터의 패턴 정보를 데이터 베이스화하여 저장하는 단계와,(c) database-saving the pattern information of the sector on the wafer design obtained from the two-dimensional image;
(d) 상기 주변회로 영역의 섹터의 2차원 이미지화된 패턴 정보와 상기 데이터 베이스화된 웨이퍼 디자인 상의 섹터의 패턴 정보를 비교하여 패턴 정보의 차이(Deviation)를 정량화하는 단계를 포함하되, (d) comparing the two-dimensional imaged pattern information of the sector of the peripheral circuit area with the pattern information of the sector on the databased wafer design to quantify the difference of the pattern information.
상기 (b) 내지 (d)단계를 전 섹터에 대하여 순차적으로 수행하는 것을 특징으로 한다. Steps (b) to (d) are sequentially performed for all sectors.
이하에서는 본 발명의 실시예를 첨부한 도면을 참조하여 상세히 설명하기로 한다. Hereinafter, with reference to the accompanying drawings an embodiment of the present invention will be described in detail.
도 4는 본 발명에 따른 웨이퍼 검사 방법을 도시한 사진이다. 4 is a photograph showing a wafer inspection method according to the present invention.
도 4를 참조하면, 주변회로 영역의 섹터(40)의 2차원 이미지화된 패턴 정보와 대응하는 데이터 베이스화된 웨이퍼 디자인 상의 섹터(30)의 패턴 정보를 비교하는 사진이다. Referring to FIG. 4, a photograph comparing two-dimensional imaged pattern information of a sector 40 of a peripheral circuit region with pattern information of a sector 30 on a corresponding databased wafer design.
먼저 반도체 기판의 주변회로 영역과 디자인상의 영역을 소정의 섹터로 분할한다. First, the peripheral circuit area and the design area of the semiconductor substrate are divided into predetermined sectors.
다음에는 임의로 하나의 섹터를 선택하여 주변회로 영역의 섹터(40)와 대응하는 웨이퍼 디자인상의 섹터(30)를 각각 2차원 이미지화한다. 여기서, 주변회로 영역의 섹터(40)와 대응하는 웨이퍼 디자인상의 섹터(30)가 각각 다른 배율로 이미지화 되었을 경우 정확한 비교를 위하여 소정의 배율로 변환하는 표준화 단계를 수행하는 것이 바람직하다. Next, one sector is arbitrarily selected, and the sector 40 of the peripheral circuit region and the sector 30 on the wafer design corresponding to each other are two-dimensionally imaged. Here, when the sector 40 of the peripheral circuit area and the sector 30 on the wafer design corresponding to each other are imaged at different magnifications, it is preferable to perform a standardization step of converting the magnification to a predetermined magnification for accurate comparison.
그 다음에, 주변회로 영역의 섹터(40)와 대응하는 웨이퍼 디자인 상의 섹터(30)의 패턴 정보, 예를 들면 각 패턴의 위치, 길이 및 폭 등의 정량화된 값을 데이터 베이스화하여 저장한다.Next, pattern information of the sector 30 in the wafer design corresponding to the sector 40 in the peripheral circuit area, for example, the quantified values such as the position, length and width of each pattern, are stored in a database.
다음에는, 주변회로 영역의 섹터(40)의 2차원 이미지로부터 얻어진 패턴 정보와 상기 데이터 베이스화되어 저장된 웨이퍼 디자인 상의 섹터(30)의 패턴 정보를 비교하여 패턴 정보의 차이를 정량화한다. Next, the pattern information obtained from the two-dimensional image of the sector 40 of the peripheral circuit area is compared with the pattern information of the sector 30 on the wafer design which is databased and stored to quantify the difference of the pattern information.
여기서, 상기 주변회로 영역의 실제 패턴의 코너 부분은 라운딩되어 형성되므로 이를 주변회로 영역의 이미지화된 패턴 정보 중 라운딩된 코너 부분에 대응하는 웨이퍼 디자인 패턴의 코너 부분과 다른 것으로 판단하지 않도록, 상기 코너의 곡선 부분과 직선 부분을 각각 분할하여 검사하는 것이 바람직하다. Here, the corner portion of the actual pattern of the peripheral circuit region is rounded and formed so that it is not determined that it is different from the corner portion of the wafer design pattern corresponding to the rounded corner portion of the imaged pattern information of the peripheral circuit region. It is preferable to divide and examine a curved part and a straight part, respectively.
또한, 상기 정량화한 값을 소정의 옵셋 CD값에 대응시킬 수도 있다. 예를 들면, 10 내지 20nm의 차이는 1000포인트, 20 내지 30nm의 차이는 2000포인트로 지정하는 것이다. In addition, the quantified value may correspond to a predetermined offset CD value. For example, a difference of 10 to 20 nm is designated as 1000 points, and a difference of 20 to 30 nm is designated as 2000 points.
상기 기술한 과정은 임의로 선택된 하나의 섹터를 비교하는 과정이므로 주변회로 전 영역의 패턴 정보를 비교하기 위하여 상기 (b) 내지 (d) 단계를 전 섹터에 대하여 순차적으로 수행하는 것이 바람직하다. Since the above-described process compares one sector arbitrarily selected, it is preferable to perform steps (b) to (d) sequentially for all sectors in order to compare pattern information of the entire area of the peripheral circuit.
본 발명에 따른 웨이퍼 검사 방법은 반도체 기판의 주변회로 영역 섹터의 패턴 정보와 데이터 베이스화된 웨이퍼 디자인 상의 섹터의 패턴 정보를 비교함으로써 각각의 패턴 정보의 차이(Deviation)를 사람이 직접 측정하지 않으며, 주변회로영역의 일부 패턴에 대한 패턴 정보가 주변 회로의 전 영역에 적용되는 것을 방지하여 웨이퍼 디자인 상의 패턴과의 정확도를 향상시키는 효과가 있다. According to the present invention, the wafer inspection method compares pattern information of a sector of a peripheral circuit region of a semiconductor substrate with pattern information of a sector of a database-designed wafer design, and thus does not directly measure the difference of each pattern information. The pattern information of some patterns of the circuit area is prevented from being applied to the entire area of the peripheral circuit, thereby improving the accuracy with the pattern on the wafer design.
도 1 은 종래 기술에 따른 웨이퍼 검사 방법을 도시한 평면도.1 is a plan view showing a wafer inspection method according to the prior art.
도 2a 내지 도 2c는 종래 기술에 따른 웨이퍼 검사 방법을 위한 주변회로의 기준 패턴을 도시한 사진. 2a to 2c are photographs showing the reference pattern of the peripheral circuit for the wafer inspection method according to the prior art.
도 3a 내지 3c는 종래 기술에 따른 웨이퍼 검사 방법을 위해 패턴된 마스크를 도시한 사진.3A to 3C are photographs showing a patterned mask for a wafer inspection method according to the prior art.
도 4는 본 발명에 따른 웨이퍼 검사 방법을 도시한 평면도.4 is a plan view showing a wafer inspection method according to the present invention.
< 도면의 주요 부분에 대한 부호 설명 ><Explanation of Signs of Major Parts of Drawings>
10 : 주변회로 영역의 기준 패턴 20, 40 : 새로 형성된 최종 패턴 10: reference pattern of the peripheral circuit area 20, 40: newly formed final pattern
30 : 웨이퍼상의 디자인 패턴 30: design pattern on the wafer
Claims (4)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020040024964A KR100583123B1 (en) | 2004-04-12 | 2004-04-12 | Method for testing wafer |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020040024964A KR100583123B1 (en) | 2004-04-12 | 2004-04-12 | Method for testing wafer |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20050099772A true KR20050099772A (en) | 2005-10-17 |
| KR100583123B1 KR100583123B1 (en) | 2006-05-23 |
Family
ID=37278772
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020040024964A KR100583123B1 (en) | 2004-04-12 | 2004-04-12 | Method for testing wafer |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100583123B1 (en) |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH1140638A (en) * | 1997-07-17 | 1999-02-12 | Sony Corp | Device and method for inspecting pattern defect of semiconductor |
| KR20010039251A (en) * | 1999-10-29 | 2001-05-15 | 윤종용 | Method of detecting defects in reticle pattern by comparing pattern of chip with normal pattern |
| WO2002001597A1 (en) * | 2000-06-27 | 2002-01-03 | Ebara Corporation | Charged particle beam inspection apparatus and method for fabricating device using that inspection apparatus |
| KR100492159B1 (en) * | 2002-10-30 | 2005-06-02 | 삼성전자주식회사 | Apparatus for inspecting a substrate |
-
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- 2004-04-12 KR KR1020040024964A patent/KR100583123B1/en not_active IP Right Cessation
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| Publication number | Publication date |
|---|---|
| KR100583123B1 (en) | 2006-05-23 |
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