KR20050095980A - Refresh test circuit of memory device - Google Patents
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Abstract
본 발명은 웨이퍼 테스트 시 정상 영역과 리던던시 영역을 연속적으로 테스트 할 수 있기 때문에 테스트 시간을 감소시키고, 리프레시 특성을 정확하게 테스트 할 수 있는 메모리 장치의 리프레시 테스트 회로에 관한 것으로, 정상 리프레시 제어신호에 의해 정상 리프레시 어드레스를 발생하는 정상 리프레시 카운터와, 리던던시 리프레시 제어신호에 의해 리던던시 리프레시 어드레스를 발생하는 리던던시 리프레시 카운터와, 내부 리프레시 명령에 따라 외부 로우 어드레스 또는 정상 리프레시 어드레스를 선택하는 로우 어드레스 선택 블록과, 로우 어드레스 선택 블록에 의해 선택된 어드레스 및 리던던시 리프레시 어드레스를 래치하고 프리디코딩하여 정상 워드라인을 구동하는 정상 로우 어드레스 및 리던던시 워드라인을 구동하는 리던던시 로우 어드레스를 발생하는 로우 프리 디코더와, 로우 프리디코더로부터 출력된 정상 로우 어드레스 및 리던던시 로우 어드레스에 해당하는 정상 워드라인 및 리던던시 워드라인을 구동하는 로우 디코더와, 내부 리프레시 명령, 테스트 모드 신호, 정상 리프레시 어드레스 및 상기 리던던시 리프레시 어드레스를 이용하여 정상 리프레시 제어신호 및 리던던시 리프레시 제어신호를 발생하는 리프레시 카운터 제어 블록을 포함하는 것을 특징으로 한다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a refresh test circuit of a memory device capable of continuously testing a normal region and a redundancy region during wafer testing and reducing test time and accurately testing refresh characteristics. A normal refresh counter for generating a refresh address, a redundancy refresh counter for generating a redundancy refresh address according to the redundancy refresh control signal, a row address selection block for selecting an external row address or a normal refresh address according to an internal refresh command, and a row address Redundancy row to drive normal row address and redundancy word line to latch and predecode the address selected by the selection block and redundancy refresh address to drive normal word line A row free decoder generating an address, a row decoder driving normal word lines and redundancy word lines corresponding to normal row addresses and redundant row addresses output from the low predecoder, internal refresh commands, test mode signals, and normal refresh addresses. And a refresh counter control block configured to generate a normal refresh control signal and a redundant refresh control signal using the redundant refresh address.
Description
본 발명은 메모리 장치의 리프레시 테스트 회로에 관한 것으로, 보다 상세하게는 웨이퍼 테스트 시 정상 영역과 리던던시 영역을 연속적으로 테스트 할 수 있기 때문에 테스트 시간을 감소시키고, 리프레시 특성을 정확하게 테스트 할 수 있는 메모리 장치의 리프레시 테스트 회로에 관한 것이다.The present invention relates to a refresh test circuit of a memory device, and more particularly, to test a normal region and a redundancy region continuously during a wafer test, thereby reducing test time and accurately testing refresh characteristics. It relates to a refresh test circuit.
일반적으로 메모리 장치는 다수의 메모리 셀(cell)에 데이터를 저장하거나 저장된 데이터를 리드하기 위한 경로로써 다수의 비트 라인 및 다수의 워드라인을 포함하고, 비트 라인 및 워드라인을 선택하는 회로 및 다수의 감지 증폭기 등의 주변 회로를 포함한다.In general, a memory device includes a plurality of bit lines and a plurality of word lines as a path for storing or reading data in a plurality of memory cells, and a circuit for selecting bit lines and word lines and a plurality of Peripheral circuits such as sense amplifiers.
메모리 장치 중에 DRAM은 하나의 선택 트랜지스터와 하나의 저장 캐패시터로 구성되기 때문에 집적도(integration density)를 높일 수 있다. 그러나, DRAM은 저장 캐패시터에 저장된 전하가 선택 트랜지스터를 통해 누설되기 때문에 저장된 전하를 재충전(recharge)하는 리프레시를 주기적으로 수행해야 한다. Since the DRAM of the memory device is composed of one selection transistor and one storage capacitor, the integration density can be increased. However, the DRAM must periodically refresh the stored charge because the charge stored in the storage capacitor leaks through the select transistor.
리프레시를 수행하는 방법은 오토 리프레시 방법(Auto Refresh mode)과 셀프 리프레시 방법(Self Refresh mode)이 있다.Refresh methods include an auto refresh method and an auto refresh method.
먼저, 오토 리프레시 방법은 전체 뱅크(bank)가 휴지(idle) 상태에 있을 때 /CS, /RAS, 및 /CAS가 로우 레벨이고, CKE 및 /WE가 하이 레벨인 경우 리프레시 모드로 진입하고(entry), 리프레시 모드 동안에 클럭이 정상적으로 입력되며 소정시간(Active to Active Command Delay Time; tRC)이 지난 후에 리프레시 모드가 종료된다(end).First, the auto refresh method enters the refresh mode when / CS, / RAS, and / CAS are low level when the entire bank is in the idle state, and CKE and / WE are high level. The clock is normally input during the refresh mode and the refresh mode ends after a predetermined time (Active to Active Command Delay Time (tRC)).
한편, 셀프 리프레시 방법은 제어신호들의 특정 상태 조건을 만족하면 외부로부터 리프레시 동작에 관련된 제어신호가 입력되지 않더라도 내부에서 생성된 리프레시 카운터(refresh counter)에 의해 자동적으로 리프레시 요구 신호(refresh request signal)가 발생되어 칩 내부에서 자동적으로 로우 경로에 필요한 제어신호들이 발생되고, 리프레시 카운터에서 발생된 리프레시 로우 어드레스에 의해 리프레시 동작이 수행된다. 이때, CKE 핀을 제외한 클럭을 포함하는 전체 입력 핀이 비활성화 된다.On the other hand, in the self-refresh method, when a certain state condition of the control signals is satisfied, even if a control signal related to the refresh operation is not input from the outside, the refresh request signal is automatically generated by the internally generated refresh counter. The control signals necessary for the low path are automatically generated in the chip, and the refresh operation is performed by the refresh row address generated by the refresh counter. At this time, all input pins including the clock except the CKE pin are deactivated.
도 1은 종래 기술에 따른 메모리 장치의 리프레시 테스트 회로를 나타낸 블록도이다.1 is a block diagram illustrating a refresh test circuit of a memory device according to the prior art.
리프레시 테스트 회로는 어드레스 버퍼(11), 리프레시 카운터(12), 로우 어드레스 선택부(13), 로우 프리 디코더(14) 및 로우 디코더(15)를 포함한다.The refresh test circuit includes an address buffer 11, a refresh counter 12, a row address selector 13, a row free decoder 14, and a row decoder 15.
어드레스 버퍼(11)는 외부 패드 PAD를 통해 입력된 외부 로우 어드레스 ADD<m:0>를 버퍼링 한다.The address buffer 11 buffers the external row address ADD <m: 0> input through the external pad PAD.
리프레시 카운터(12)는 외부로부터 입력된 리프레시 명령에 의해 칩 내부에서 생성된 내부 리프레시 명령 REF에 의해 내부 리프레시 어드레스 RAB<m:0>를 발생한다.The refresh counter 12 generates an internal refresh address RAB <m: 0> by an internal refresh command REF generated inside the chip by a refresh command input from the outside.
로우 어드레스 선택부(13)는 내부 리프레시 명령 REF에 의해 외부 로우 어드레스 ADD<m:0> 또는 내부 리프레시 어드레스 RAB<m:0>를 선택한다.The row address selector 13 selects the external row address ADD <m: 0> or the internal refresh address RAB <m: 0> by the internal refresh command REF.
로우 프리 디코더(14)는 로우 어드레스 선택부(13)로부터 출력된 로우 어드레스 BX<m:0>를 래치하고, 테스트 모드 신호 TEN에 따라 래치된 로우 어드레스 BX<m:0>를 프리디코딩하여 정상 워드라인을 구동하는 로우 어드레스 AXa 또는 리던던시 워드라인을 구동하는 리던던시 로우 어드레스 RAXa를 발생한다.The row free decoder 14 latches the row address BX <m: 0> output from the row address selector 13, predecodes the row address BX <m: 0> latched according to the test mode signal TEN, and then normalizes it. A row address AXa for driving a word line or a redundancy row address RAXa for driving a redundancy word line is generated.
로우 디코더(15)는 로우 프리디코더(14)로부터 출력된 로우 어드레스 AXa 또는 리던던시 로우 어드레스 RAXa에 해당하는 정상 워드라인 WL<2m-1:0> 또는 리던던시 워드라인 RWL<2n-1>을 선택한다.The row decoder 15 stores the normal word line WL <2 m -1: 0> or the redundancy word line RWL <2 n -1> corresponding to the row address AXa or the redundancy row address RAXa output from the row predecoder 14. Choose.
도 2는 도 1에 도시된 리프레시 카운터(12)를 나타낸 상세 블록도이다. 여기서, a는 0∼m의 정수이다.FIG. 2 is a detailed block diagram showing the refresh counter 12 shown in FIG. Here, a is an integer of 0 to m.
리프레시 카운터(12)는 내부 리프레시 명령 REF에 제어되는 직렬 연결된 m 개의 이진 카운터(16)를 포함하여, 내부 리프레시 명령 REF이 활성화되면 내부 리프레시 어드레스 RAB<m:0>를 발생한다.The refresh counter 12 includes m binary counters 16 connected in series controlled by the internal refresh command REF to generate an internal refresh address RAB <m: 0> when the internal refresh command REF is activated.
도 3은 도 2에 도시된 이진 카운터(16)를 나타낸 상세 회로도이다. 여기서, a는 0∼m의 정수이다.FIG. 3 is a detailed circuit diagram showing the binary counter 16 shown in FIG. Here, a is an integer of 0 to m.
이진 카운터(16)는 인버터 IV1∼IV7, 래치부(17, 18) 및 낸드게이트 ND1 및 ND2를 포함한다. 여기서, 래치부(17, 18)는 입력단자가 서로의 출력단자에 접속된 인버터 IV8, IV9 및 IV10, IV11을 각각 포함한다. 또한, 인버터 IV4, IV5, IV9 및 IV11은 낸드게이트 ND1 및 IV2로부터 출력된 신호에 의해 선택적으로 구동된다.The binary counter 16 includes inverters IV1 to IV7, latch portions 17 and 18, and NAND gates ND1 and ND2. Here, the latch portions 17 and 18 include inverters IV8, IV9 and IV10, IV11, whose input terminals are connected to the output terminals of each other, respectively. In addition, inverters IV4, IV5, IV9 and IV11 are selectively driven by signals output from NAND gates ND1 and IV2.
낸드게이트 ND1은 내부 리프레시 명령 REF이 인버터 IV1에 의해 반전된 신호 및 이전 단의 이진 카운터(16)로부터 출력된 신호 RCBa를 부정 논리곱하고, 인버터 IV2는 낸드게이트 ND1로부터 출력된 신호를 반전한다.The NAND gate ND1 negatively multiplies the signal whose internal refresh command REF is inverted by the inverter IV1 and the signal RCBa output from the binary counter 16 of the previous stage, and the inverter IV2 inverts the signal output from the NAND gate ND1.
인버터 IV7은 래치부(17)로부터 출력된 신호를 반전하여 내부 리프레시 어드레스 RABa를 발생하고, 래치부(18)로부터 출력된 신호는 인버터 IV3의 입력단자로 피드백 된다.The inverter IV7 inverts the signal output from the latch unit 17 to generate the internal refresh address RABa, and the signal output from the latch unit 18 is fed back to the input terminal of the inverter IV3.
이와 같이 구성된 이진 카운터(16)의 동작을 설명하면 다음과 같다.The operation of the binary counter 16 configured as described above is as follows.
먼저, 리프레시 명령 REF가 하이 레벨인 경우, 인버터 IV9가 구동되어 래치부(17)는 출력단자 N1의 전위를 래치하고, 인버터 IV5는 래치부(17)에 래치된 전위를 래치부(18)로 반전하여 구동한다.First, when the refresh command REF is at the high level, the inverter IV9 is driven so that the latch unit 17 latches the potential of the output terminal N1, and the inverter IV5 transfers the potential latched to the latch unit 17 to the latch unit 18. Invert to drive.
한편, 리프레시 명령 REF가 로우 레벨이고 이전 단의 이진 카운터(16)로부터 출력된 신호 RCBa가 하이 레벨인 경우, 인버터 IV4는 인버터 IV3으로부터 출력된 신호를 래치부(17)로 반전 구동하고, 인버터 IV11이 구동되어 래치부(18)는 출력단자 N2의 전위를 래치한다.On the other hand, when the refresh command REF is low level and the signal RCBa output from the binary counter 16 of the previous stage is high level, the inverter IV4 inverts the signal output from the inverter IV3 to the latch unit 17, and the inverter IV11. Is driven, and the latch section 18 latches the potential of the output terminal N2.
낸드게이트 ND2는 래치부(18)의 출력단자 N2의 전위와 이전 단의 이진 카운터(16)로부터 출력된 신호 RCBa를 부정 논리곱하고, 인버터 IV6은 낸드게이트 ND2로부터 출력된 신호를 반전하여 이진 카운터(16)의 출력신호 RCAa를 출력한다.The NAND gate ND2 negatively multiplies the potential of the output terminal N2 of the latch unit 18 by the signal RCBa output from the binary counter 16 of the previous stage, and the inverter IV6 inverts the signal output from the NAND gate ND2 to perform a binary counter ( Output signal RCAa of 16) is output.
도 4는 도 1에 도시된 로우 어드레스 선택부(13)를 나타낸 상세 회로도이다. 여기서, a는 0∼m의 정수이다.FIG. 4 is a detailed circuit diagram illustrating the row address selector 13 shown in FIG. 1. Here, a is an integer of 0 to m.
로우 어드레스 선택부(13)는 인버터 IV12∼IV115 및 래치부(19)를 포함한다. 여기서, 래치부(19)는 입력단자가 서로의 출력단자에 접속된 인버터 IV16, IV17을 포함한다. 또한, 인버터 IV14 및 IV15는 인버터 IV12 및 IV13으로부터 출력된 신호에 의해 선택적으로 구동된다.The row address selection section 13 includes inverters IV12 to IV115 and a latch section 19. Here, the latch unit 19 includes inverters IV16 and IV17 whose input terminals are connected to the output terminals of each other. In addition, inverters IV14 and IV15 are selectively driven by signals output from inverters IV12 and IV13.
인버터 IV12는 내부 리프레시 명령 REF을 반전하고, 인버터 IV13은 인버터 IV12로부터 출력된 신호를 반전한다.Inverter IV12 inverts the internal refresh command REF, and inverter IV13 inverts the signal output from inverter IV12.
따라서, 인버터 IV14는 내부 리프레시 명령 REF가 로우 레벨인 경우 외부 어드레스 ADDa를 래치부(19)로 반전 구동하고, 인버터 IV15는 내부 리프레시 명령 REF이 하이 레벨인 경우 내부 리프레시 어드레스 RABa를 래치부(19)로 반전 구동한다.Accordingly, the inverter IV14 inverts the external address ADDa to the latch unit 19 when the internal refresh command REF is at the low level, and the inverter IV15 latches the internal refresh address RABa when the internal refresh command REF is at the high level. Drive inverted.
래치부(19)는 인버터 IV14 또는 IV15로부터 출력된 어드레스를 래치하여 로우 어드레스 BXa를 출력한다.The latch unit 19 latches the address output from the inverter IV14 or IV15 to output the row address BXa.
도 5a 및 도 5b는 도 1에 도시된 리프레시 테스트 회로의 웨이퍼 레벨 테스트(wafer level test)에 사용되는 테스트 동작을 나타낸 타이밍도이다.5A and 5B are timing diagrams showing test operations used for a wafer level test of the refresh test circuit shown in FIG.
먼저, 도 5a는 정상 영역의 셀의 리프레시 특성을 테스트하는 경우의 타이밍도이다.First, FIG. 5A is a timing chart when testing the refresh characteristics of the cells in the normal region.
리프레시 카운터(12)는 내부 리프레시 명령 REF의 폴링 에지(falling edge)에서 내부 리프레시 어드레스 RAB<m:0>를 발생한다.The refresh counter 12 generates an internal refresh address RAB <m: 0> at the falling edge of the internal refresh command REF.
로우 어드레스 선택부(13)는 내부 리프레시 명령 REF의 라이징 에지(rising edge)에서 리프레시 카운터(12)로부터 생성된 내부 리프레시 어드레스 RAB<m:0>를 선택하여 로우 어드레스 BX<m:0>를 출력한다.The row address selector 13 selects the internal refresh address RAB <m: 0> generated from the refresh counter 12 at the rising edge of the internal refresh command REF and outputs the row address BX <m: 0>. do.
로우 프리 디코더(14)는 로우 어드레스 BX<m:0>를 프리 디코딩하여 로우 어드레스 AXa를 발생하고, 로우 디코더(15)는 로우 어드레스 AXa에 해당하는 워드라인을 활성화한다.The row free decoder 14 pre-decodes the row address BX <m: 0> to generate a row address AXa, and the row decoder 15 activates a word line corresponding to the row address AXa.
이때, 로우 프리디코더(14)와 로우 디코더(15)로부터 출력된 로우 어드레스 AXa에 의해 제어되어 워드라인이 선택된 메모리 어레이의 감지 증폭기가 동작하여 선택된 워드라인에 연결된 메모리 셀 정보를 감지하여 증폭하는 과정에 의해 메모리 셀 정보는 리프레시 된다.At this time, a process of sensing and amplifying memory cell information connected to the selected word line by operating the sense amplifier of the memory array in which the word line is selected by the row address AXa output from the row predecoder 14 and the row decoder 15 is operated. The memory cell information is refreshed by this.
도 1에 도시된 메모리 장치의 리프레시 테스트 회로에서 로우 어드레스는 m+1개이며 전체 워드라인이 리프레시 되기 위해서는 2m+1 번의 리프레시 사이클이 필요하다.In the refresh test circuit of the memory device illustrated in FIG. 1, m + 1 row addresses are required and 2 m + 1 refresh cycles are required for the entire word line to be refreshed.
도 5b는 리던던시 영역의 셀의 리프레시 특성을 테스트하는 경우의 타이밍도이다.5B is a timing chart when the refresh characteristics of the cells in the redundancy region are tested.
내부 사용자 테스트 모드(internal user test mode) 신호 TEN, 액티브 명령 ACT 및 프리차지 명령 PRE을 이용하여 리프레시를 수행한다. 즉, 액티브 시 리던던시 워드라인에 해당하는 어드레스를 어드레스 핀 PAD에 입력하고, 로우 어드레스 선택부(13)는 입력된 어드레스 ADD<m:0>에 해당하는 로우 어드레스 BX<m:0>를 출력하고, 로우 프리 디코더(14) 및 로우 디코더(15)에 의해 로우 어드레스 BX<m:0>에 해당하는 리던던시 워드라인을 선택한다.The refresh is performed by using the internal user test mode signal TEN, the active command ACT, and the precharge command PRE. That is, the address corresponding to the active redundancy word line is input to the address pin PAD, and the row address selector 13 outputs the row address BX <m: 0> corresponding to the input address ADD <m: 0>. The redundancy word line corresponding to the row address BX <m: 0> is selected by the row free decoder 14 and the row decoder 15.
상기한 바와 같이 웨이퍼 레벨에서 리던던시 셀에 대한 리프레시 특성을 테스트하려면 내부 사용자 테스트 모드 신호 TEN, 액티브 명령 ACT, 프리차지 명령 PRE 등을 이용하여 원하는 리던던시 워드라인을 순차적으로 활성화시키고 외부 프리차지 명령 PRE을 이용하여 활성화된 리던던시 워드라인을 비활성화하여 측정하기 때문에 정확한 내부 tRAS 값이 아닌 외부에서 입력된 Active to Precharge Time에 의해 정해진 tRAS에 따라 리프레시를 수행하는 문제가 발생한다. 따라서, 정상 셀과 리던던시 셀의 리프레시 특성을 정확하게 측정할 수 없는 문제점이 있다.As described above, to test the refresh characteristics of the redundancy cells at the wafer level, the desired redundancy word lines are sequentially activated using the internal user test mode signal TEN, the active command ACT, the precharge command PRE, and the external precharge command PRE is executed. Because the measured redundancy word line is inactivated and measured, the refresh is performed according to the tRAS determined by the active to precharge time input from the outside, not the exact internal tRAS value. Therefore, there is a problem in that the refresh characteristics of the normal cell and the redundancy cell cannot be accurately measured.
상기 문제점을 해결하기 위한 본 발명의 목적은 정상과 리던던시 워드라인에 대한 리프레시를 동일한 조건에서 리프레시 특성을 정확하게 테스트하는 것이다.An object of the present invention to solve the above problems is to accurately test the refresh characteristics under the same conditions of refresh for normal and redundant word lines.
상기 문제점을 해결하기 위한 본 발명의 다른 목적은 웨이퍼 레벨 테스트 시 정상 영역과 리던던시 영역을 연속해서 외부 리프레시 명령으로 테스트하여 테스트 시간을 감소하는 것이다.Another object of the present invention for solving the above problems is to reduce the test time by continuously testing the normal region and the redundancy region with an external refresh command during the wafer level test.
상기 목적을 달성하기 위한 본 발명의 메모리 장치의 리프레시 테스트 회로는 정상 리프레시 제어신호에 의해 정상 리프레시 어드레스를 발생하는 정상 리프레시 카운터; 리던던시 리프레시 제어신호에 의해 리던던시 리프레시 어드레스를 발생하는 리던던시 리프레시 카운터; 내부 리프레시 명령에 따라 외부 로우 어드레스 또는 상기 정상 리프레시 어드레스를 선택하는 로우 어드레스 선택 블록; 상기 로우 어드레스 선택 블록에 의해 선택된 어드레스 및 상기 리던던시 리프레시 어드레스를 래치하고 프리디코딩하여 정상 워드라인을 구동하는 정상 로우 어드레스 및 리던던시 워드라인을 구동하는 리던던시 로우 어드레스를 발생하는 로우 프리 디코더; 상기 로우 프리디코더로부터 출력된 상기 정상 로우 어드레스 및 리던던시 로우 어드레스에 해당하는 상기 정상 워드라인 및 상기 리던던시 워드라인을 구동하는 로우 디코더; 및 상기 내부 리프레시 명령, 상기 테스트 모드 신호, 상기 정상 리프레시 어드레스 및 상기 리던던시 리프레시 어드레스를 이용하여 상기 정상 리프레시 제어신호 및 상기 리던던시 리프레시 제어신호를 발생하는 리프레시 카운터 제어 블록을 포함하는 것을 특징으로 한다.The refresh test circuit of the memory device of the present invention for achieving the above object comprises a normal refresh counter for generating a normal refresh address by a normal refresh control signal; A redundancy refresh counter for generating a redundancy refresh address in response to a redundancy refresh control signal; A row address selection block for selecting an external row address or the normal refresh address according to an internal refresh command; A row free decoder for latching and predecoding the address selected by the row address selection block and the redundancy refresh address to generate a normal row address for driving a normal word line and a redundancy row address for driving a redundancy word line; A row decoder for driving the normal word line and the redundancy word line corresponding to the normal row address and the redundancy row address output from the row predecoder; And a refresh counter control block for generating the normal refresh control signal and the redundant refresh control signal using the internal refresh command, the test mode signal, the normal refresh address, and the redundancy refresh address.
상술한 목적 및 기타의 목적과 본 발명의 특징 및 이점은 첨부도면과 관련한 다음의 상세한 설명을 통해 보다 분명해 질 것이다.The above and other objects and features and advantages of the present invention will become more apparent from the following detailed description taken in conjunction with the accompanying drawings.
이하, 첨부 도면을 참조하여 본 발명의 실시예를 상세히 설명하면 다음과 같다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings.
도 6은 본 발명에 따른 메모리 장치의 리프레시 테스트 회로를 나타낸 블록도이다.6 is a block diagram illustrating a refresh test circuit of a memory device according to the present invention.
리프레시 테스트 회로는 어드레스 버퍼(21), 리프레시 카운터(22), 로우 어드레스 선택부(23), 로우 프리 디코더(24), 로우 디코더(25), 리던던시 리프레시 카운터(26), 리프레시 카운터 제어부(27) 및 리던던시 어드레스 래치부(28)를 포함한다.The refresh test circuit includes an address buffer 21, a refresh counter 22, a row address selector 23, a low free decoder 24, a row decoder 25, a redundancy refresh counter 26, and a refresh counter control unit 27. And a redundancy address latch unit 28.
어드레스 버퍼(21)는 외부 패드 PAD를 통해 입력된 외부 로우 어드레스 ADD<m:0>를 버퍼링 한다.The address buffer 21 buffers the external row address ADD <m: 0> input through the external pad PAD.
리프레시 카운터(22)는 내부 정상 리프레시 명령 REFN에 의해 내부 리프레시 어드레스 RAB<m:0>를 발생하고, 리던던시 리프레시 카운터(26)는 내부 리던던시 리프레시 명령 REFR에 의해 리던던시 리프레시 어드레스 RABR<n:0>를 발생한다.The refresh counter 22 generates the internal refresh address RAB <m: 0> by the internal normal refresh command REFN, and the redundancy refresh counter 26 generates the redundancy refresh address RABR <n: 0> by the internal redundancy refresh command REFR. Occurs.
로우 어드레스 선택부(23)는 내부 리프레시 명령 REF에 의해 외부 로우 어드레스 ADD<m:0> 또는 내부 정상 리프레시 어드레스 RAB<m:0>를 선택한다.The row address selector 23 selects the external row address ADD <m: 0> or the internal normal refresh address RAB <m: 0> by the internal refresh command REF.
로우 프리 디코더(24)는 로우 어드레스 선택부(23)로부터 출력된 정상 로우 어드레스 BX<m:0> 및 리던던시 로우 어드레스 BXR<n:0>를 래치하고, 정상 로우 어드레스 BX<m:0> 및 리던던시 로우 어드레스 BXR<n:0>를 프리디코딩하여 정상 워드라인을 구동하는 정상 로우 어드레스 AXa 및 리던던시 워드라인을 구동하는 로우 어드레스 RAXa를 발생한다.The row free decoder 24 latches the normal row address BX <m: 0> and the redundancy row address BXR <n: 0> output from the row address selector 23, and the normal row address BX <m: 0> and Predecoding the redundancy row address BXR <n: 0> to generate the normal row address AXa for driving the normal word line and the row address RAXa for driving the redundancy word line.
로우 디코더(25)는 로우 프리디코더(24)로부터 출력된 정상 로우 어드레스 AXa 및 리던던시 로우 어드레스 RAXa에 해당하는 정상 워드라인 WL<2m-1:0> 또는 리던던시 워드라인 RWL<2n-1>을 선택한다.The row decoder 25 is a normal word line WL <2 m -1: 0> or a redundancy word line RWL <2 n -1> corresponding to the normal row address AXa and the redundancy row address RAXa output from the row predecoder 24. Select.
리프레시 카운터 제어부(27)는 내부 리프레시 명령 REF, 테스트 모드 신호 TEN 및 정상 리프레시 어드레스 RAB<m> 및 리던던시 리프레시 어드레스 RABR<n>를 이용하여 정상 및 리던던시 리프레시 카운터(22, 26)를 제어하고, 초기화 신호 RST에 따라 초기화된다.The refresh counter control unit 27 controls the normal and redundant refresh counters 22 and 26 by using the internal refresh command REF, the test mode signal TEN, the normal refresh address RAB <m>, and the redundant refresh address RABR <n>, and initializes them. It is initialized according to the signal RST.
리던던시 어드레스 래치부(28)는 리프레시 카운터 제어부(27)로부터 출력된 리던던시 리프레시 제어신호 REFR에 따라 제어되어 리던던시 리프레시 카운터(26)로부터 출력된 리던던시 리프레시 어드레스 RABR<n:0>를 선택적으로 래치하여 출력한다.The redundancy address latch unit 28 is controlled according to the redundancy refresh control signal REFR output from the refresh counter control unit 27 to selectively latch and output the redundancy refresh address RABR <n: 0> output from the redundancy refresh counter 26. do.
도 7은 도 6에 도시된 리던던시 리프레시 카운터(26)를 나타낸 상세 블록도이다.FIG. 7 is a detailed block diagram showing the redundancy refresh counter 26 shown in FIG.
리던던시 리프레시 카운터(26)는 리던던시 리프레시 제어신호 REFR에 제어되는 직렬 연결된 n 개의 이진 카운터(29)를 포함하여, 리던던시 리프레시 제어신호 REFR이 활성화되면 리던던시 리프레시 어드레스 RABR<n:0>를 발생한다.The redundancy refresh counter 26 includes n binary counters 29 connected in series controlled by the redundancy refresh control signal REFR to generate a redundancy refresh address RABR <n: 0> when the redundancy refresh control signal REFR is activated.
도 8은 도 6에 도시된 리프레시 카운터 제어부(27)를 나타낸 상세 회로도이다.FIG. 8 is a detailed circuit diagram showing the refresh counter control unit 27 shown in FIG.
리프레시 카운터 제어부(27)는 지연부(31∼34), RS 플립플롭(35), 인버터 IV25∼IV35, 낸드게이트 ND21∼ND26 및 노아 게이트 NOR21을 포함한다.The refresh counter control unit 27 includes delay units 31 to 34, an RS flip-flop 35, inverters IV25 to IV35, NAND gates ND21 to ND26, and NOR gate NOR21.
지연부(31)는 리프레시 어드레스 RAB<m>을 소정시간 지연하고, 인버터 IV25 및 IV26은 지연부(31)로부터 출력된 신호를 버퍼링 한다.The delay unit 31 delays the refresh address RAB <m> for a predetermined time, and the inverters IV25 and IV26 buffer the signal output from the delay unit 31.
지연부(32)는 인버터 IV26으로부터 출력된 신호를 소정시간 지연하고, 인버터 IV27은 지연부(32)로부터 출력된 신호를 반전한다.The delay unit 32 delays the signal output from the inverter IV26 for a predetermined time, and the inverter IV27 inverts the signal output from the delay unit 32.
낸드게이트 ND21은 인버터 IV26 및 IV27로부터 출력된 신호들을 부정 논리 곱한다.NAND gate ND21 negatively multiplies the signals output from inverters IV26 and IV27.
지연부(33)는 리던던시 리프레시 어드레스 RABR<n>를 소정 시간 지연하고, 인버터 IV28 및 IV29는 지연부(33)로부터 출력된 신호를 버퍼링 한다.The delay unit 33 delays the redundancy refresh address RABR <n> for a predetermined time, and the inverters IV28 and IV29 buffer the signal output from the delay unit 33.
지연부(34)는 인버터 IV29로부터 출력된 신호를 소정시간 지연하고, 인버터 IV30은 지연부(34)로부터 출력된 신호를 반전한다.The delay unit 34 delays the signal output from the inverter IV29 for a predetermined time, and the inverter IV30 inverts the signal output from the delay unit 34.
낸드게이트 ND22는 인버터 IV29 및 IV30으로부터 출력된 신호들을 부정 논리곱하고, 인버터 IV31은 낸드게이트 ND22로부터 출력된 신호를 반전한다.The NAND gate ND22 negatively multiplies the signals output from the inverters IV29 and IV30, and the inverter IV31 inverts the signal output from the NAND gate ND22.
노아 게이트 NOR21은 인버터 IV31로부터 출력된 신호 및 초기화 신호 RST를 부정 논리합 한다.The NOR gate NOR21 negates the OR signal output from the inverter IV31 and the initialization signal RST.
RS 플립플롭(35)은 노아 게이트 NOR21로부터 출력된 설정 활성화 신호 ENSET가 설정단자(set)에 반전 입력되고, 낸드게이트 ND21로부터 출력된 초기화 활성화 신호 ENRSET가 초기화단자(reset)에 반전 입력된다. 인버터 IV32는 RS 플립플롭(35)으로부터 출력된 신호 Q를 반전한다.In the RS flip-flop 35, the setting activation signal ENSET output from the NOR gate NOR21 is inverted to the setting terminal set, and the initialization activation signal ENRSET output from the NAND gate ND21 is inverted to the initialization terminal reset. Inverter IV32 inverts the signal Q output from the RS flip-flop 35.
낸드게이트 ND23 및 ND24는 테스트 모드 신호 TEN에 따라 인버터 IV32로부터 출력된 신호 REDEN를 선택적으로 출력하고, 인버터 IV33은 낸드게이트 ND23으로부터 출력된 신호를 반전하여 리던던시 워드라인 활성화 신호 RWLEN를 출력한다.The NAND gates ND23 and ND24 selectively output the signal REDEN output from the inverter IV32 according to the test mode signal TEN, and the inverter IV33 inverts the signal output from the NAND gate ND23 to output the redundancy word line activation signal RWLEN.
낸드게이트 ND25 및 ND26은 내부 리프레시 명령 REF에 따라 인버터 IV33으로부터 출력된 리던던시 워드라인 활성화 신호 RWLEN 및 낸드게이트 ND24로부터 출력된 신호를 각각 선택적으로 출력하고, 인버터 IV34 및 IV35는 낸드게이트 ND25 및 ND26으로부터 출력된 신호를 각각 반전하여 리던던시 리프레시 제어신호 REFR 및 정상 리프레시 제어신호 REFN을 출력한다.NAND gates ND25 and ND26 selectively output redundancy word line activation signals RWLEN and NAND gate ND24 signals output from inverter IV33 according to the internal refresh command REF, and inverters IV34 and IV35 output from NAND gates ND25 and ND26 respectively. Inverted signals are respectively inverted to output the redundancy refresh control signal REFR and the normal refresh control signal REFN.
도 9는 도 6에 도시된 리던던시 리프레시 어드레스 래치부(28)를 나타낸 상세 회로도이다. 여기서, a는 0∼n의 정수이다.FIG. 9 is a detailed circuit diagram illustrating the redundancy refresh address latch unit 28 shown in FIG. 6. Here, a is an integer of 0 to n.
리던던시 리프레시 어드레스 래치부(28)는 인버터 IV21, IV22 및 래치부(30)를 포함한다. 여기서, 래치부(30)는 입력단자가 서로의 출력단자에 접속된 인버터 IV23, IV24를 포함한다. 또한, 인버터 IV22 및 IV24는 리던던시 리프레시 제어신호 REFR 및 인버터 IV21에 의해 반전된 신호에 의해 선택적으로 구동된다.The redundancy refresh address latch portion 28 includes inverters IV21, IV22 and a latch portion 30. Here, the latch unit 30 includes inverters IV23 and IV24 whose input terminals are connected to each other's output terminals. In addition, inverters IV22 and IV24 are selectively driven by the redundancy refresh control signal REFR and the signal inverted by inverter IV21.
인버터 IV21은 리던던시 리프레시 제어신호 REFR을 반전한다. 따라서, 인버터 IV22는 리던던시 리프레시 제어신호 REFR가 하이 레벨인 경우 리던던시 리프레시 어드레스 RABRa를 래치부(30)로 반전 구동하고, 래치부(30)는 인버터 IV22로부터 출력된 어드레스를 래치하여 리던던시 로우 어드레스 BXRa를 출력한다.Inverter IV21 inverts the redundancy refresh control signal REFR. Accordingly, inverter IV22 inverts the redundancy refresh address RABRa to the latch unit 30 when the redundancy refresh control signal REFR is at a high level, and the latch unit 30 latches the address output from the inverter IV22 to perform the redundancy row address BXRa. Output
이와 같이 구성된 본 발명의 리프레시 테스트 회로의 동작을 설명하면 다음과 같다.The operation of the refresh test circuit of the present invention configured as described above is as follows.
정상 영역 및 리던던시 영역의 셀의 리프레시 특성을 테스트할 때, 내부 정상 리프레시 어드레스 카운터(22)는 정상 리프레시 제어신호 REFN의 폴링 에지에서 내부 정상 리프레시 어드레스 RAB<m:0>을 발생하고, 리던던시 리프레시 어드레스 카운터(26)는 리던던시 리프레시 제어신호 REFR의 폴링 에지에서 리던던시 리프레시 어드레스 RABR<n:0>을 발생한다.When testing the refresh characteristics of the cells of the normal area and the redundancy area, the internal normal refresh address counter 22 generates the internal normal refresh address RAB <m: 0> at the falling edge of the normal refresh control signal REFN, and the redundant refresh address The counter 26 generates the redundancy refresh address RABR <n: 0> at the falling edge of the redundancy refresh control signal REFR.
로우 어드레스 선택부(23)는 내부 리프레시 명령 REF에 따라 외부 어드레스 ADD<m:0> 또는 정상 리프레시 카운터(22)로부터 생성된 내부 정상 리프레시 어드레스 RAB<m:0>를 선택하여 로우 어드레스 BX<m:0>를 출력한다.The row address selector 23 selects the internal normal refresh address RAB <m: 0> generated from the external address ADD <m: 0> or the normal refresh counter 22 according to the internal refresh command REF, and then selects the row address BX <m. Output: 0>
리던던시 어드레스 래치부(28)는 리던던시 리프레시 제어신호 REFR에 따라 리던던시 리프레시 카운터(26)로부터 출력된 리던던시 리프레시 어드레스 RABR<n:0>를 선택적으로 래치한다.The redundancy address latch section 28 selectively latches the redundancy refresh address RABR <n: 0> output from the redundancy refresh counter 26 in accordance with the redundancy refresh control signal REFR.
로우 프리 디코더(24)는 리던던시 워드라인 활성화 신호 RWLEN에 따라 로우 어드레스 선택부(23)로부터 출력된 로우 어드레스 BX<m:0> 및 리던던시 어드레스 래치부(28)로부터 출력된 리던던시 리프레시 어드레스 RABR<n:0>를 순차적으로 프리 디코딩하여 정상 로우 어드레스 AXa 및 리던던시 로우 어드레스 AXRa를 발생하고, 로우 디코더(25)는 정상 로우 어드레스 AXa에 해당하는 정상 워드라인 WL 및 리던던시 로우 어드레스 AXRa에 해당하는 리던던시 워드라인 RWL을 순차적으로 활성화한다.The row free decoder 24 outputs the row address BX <m: 0> output from the row address selecting section 23 and the redundancy refresh address RABR <n output from the redundancy address latching section 28 according to the redundancy word line activation signal RWLEN. : 0> is sequentially predecoded to generate a normal row address AXa and a redundancy row address AXRa, and the row decoder 25 has a normal word line WL corresponding to the normal row address AXa and a redundancy word line corresponding to the redundancy row address AXRa. Activate the RWL sequentially.
이때, 로우 프리 디코더(24)와 로우 디코더(25)로부터 출력된 정상 로우 어드레스 AXa 및 리던던시 로우 어드레스 AXRa에 의해 제어되어 워드라인이 선택된 메모리 어레이의 감지 증폭기가 동작하여 선택된 워드라인에 연결된 메모리 셀 정보를 감지하여 증폭하는 과정에 의해 메모리 셀 정보는 리프레시 된다.At this time, the memory cell information connected to the selected word line is controlled by the normal row address AXa and the redundancy row address AXRa output from the row free decoder 24 and the row decoder 25 to operate the sense amplifier of the memory array in which the word line is selected. The memory cell information is refreshed by detecting and amplifying.
도 6에 도시된 메모리 장치의 리프레시 테스트 회로에서 정상 로우 어드레스 AXa는 m+1 개이며 정상 워드라인 WL은 2m+1 개이고, 리던던시 로우 어드레스 RAXa는 n+1 개이며 리던던시 워드라인 RWL은 2n+1 개이기 때문에 전체 워드라인이 리프레시 되기 위해서는 2m+1 + 2n+1 번의 리프레시 사이클이 필요하다.In the refresh test circuit of the memory device illustrated in FIG. 6, the normal row addresses AXa are m + 1, the normal word lines WL are 2 m + 1 , the redundancy row addresses RAXa are n + 1, and the redundancy word line RWL is 2 n. Because it is +1 , 2 m + 1 + 2 n + 1 refresh cycles are required to refresh the entire word line.
도 10a 및 도 10b는 도 6에 도시된 리프레시 테스트 회로의 동작을 나타낸 시뮬레이션 타이밍도이다. 여기서는 정상 리프레시 카운터(22)의 최상위 비트 MSB m=3, 리던던시 리프레시 카운터(26)의 최상위 비트 MSB n=1로 가정하여 전체 리프레시 사이클 수를 24+22=20으로 설정하는 경우를 예를 들어 설명한다.10A and 10B are simulation timing diagrams showing the operation of the refresh test circuit shown in FIG. 6. Here, an example of setting the total number of refresh cycles to 2 4 +2 2 = 20 on the assumption that the most significant bit MSB m = 3 of the normal refresh counter 22 and the most significant bit MSB n = 1 of the redundancy refresh counter 26 is assumed. Listen and explain.
먼저, 도 10a는 웨이퍼 레벨 테스트(wafer level test)에 사용되는 리프레시 테스트 모드 시뮬레이션 타이밍도이다.First, FIG. 10A is a refresh test mode simulation timing diagram used for a wafer level test.
테스트 모드로 진입하여 테스트 모드 신호 TEN가 하이 레벨이 되면 정상 리프레시 카운터(22)는 리프레시 카운터 제어부(27)로부터 출력된 정상 리프레시 제어신호 REFN의 폴링 에지(falling edge)에서 내부 정상 로우 어드레스 RAB<m:0>를 발생하고, 정상 리프레시 어드레스 RAB<3>의 라이징 에지(rising edge)에서 펄스 신호인 초기화 활성화 신호 ENRSET가 발생하여 리던던시 활성화 신호 REDEN이 하이 레벨이 되어 리던던시 리프레시 카운터(26)가 동작하기 시작한다. 이때 정상 리프레시 카운터(22)는 리던던시 활성화 신호 REDEN가 하이 레벨인 동안 내부 정상 리프레시 어드레스 RAB<3:0>는 f(HEXA)를 유지한다.When the test mode signal TEN reaches the high level when the test mode is entered, the normal refresh counter 22 generates an internal normal low address RAB <m at the falling edge of the normal refresh control signal REFN output from the refresh counter control unit 27. Generates: 0> and the initialization activation signal ENRSET, which is a pulse signal, is generated at the rising edge of the normal refresh address RAB <3> so that the redundancy activation signal REDEN goes high and the redundancy refresh counter 26 operates. To start. At this time, the normal refresh counter 22 holds the internal normal refresh address RAB <3: 0> f (HEXA) while the redundancy activation signal REDEN is at a high level.
리던던시 리프레시 카운터(26)는 리프레시 카운터 제어부(27)로부터 출력된 리던던시 리프레시 제어신호 REFR의 폴링 에지(falling edge)에서 내부 리던던시 로우 어드레스 RABR<n:0>를 발생하고, 리던던시 리프레시 어드레스 RABR<1>의 라이징 에지에서 펄스 신호인 설정 활성화 신호 ENSET가 발생하여 리던던시 활성화 신호 REDEN가 로우 레벨이 되고, 정상 리프레시 카운터(26)가 다시 동작하기 시작한다. 이때, 리던던시 리프레시 카운터(26)는 리던던시 활성화 신호 REDEN가 로우 레벨인 동안 내부 리던던시 리프레시 어드레스 RABR<1:0>는 3(HEXA)을 유지한다.The redundancy refresh counter 26 generates an internal redundancy row address RABR <n: 0> at the falling edge of the redundancy refresh control signal REFR output from the refresh counter control unit 27, and the redundancy refresh address RABR <1>. The set activation signal ENSET, which is a pulse signal, is generated at the rising edge of the redundancy enable signal. The redundancy activation signal REDEN goes low and the normal refresh counter 26 starts to operate again. At this time, the redundancy refresh counter 26 holds the internal redundancy refresh address RABR <1: 0> 3 (HEXA) while the redundancy activation signal REDEN is at a low level.
이와 같이 리프레시 테스트 모드 동안 정상 리프레시 카운터(22) 및 리던던시 리프레시 카운터(26)가 순차적으로 동작한다.In this manner, the normal refresh counter 22 and the redundancy refresh counter 26 operate sequentially during the refresh test mode.
한편, 도 10b는 정상 리프레시 모드 시뮬레이션 타이밍도이다.10B is a timing diagram of a normal refresh mode simulation.
정상 리프레시 모드에서는 테스트 모드 신호 TEN가 로우 레벨을 유지하고 정상 리프레시 카운터(22)는 리프레시 카운터 제어부(27)로부터 출력된 정상 리프레시 제어신호 REFN의 폴링 에지(falling edge)에서 내부 정상 로우 어드레스 RAB<m:0>를 발생하고, 정상 리프레시 어드레스 RAB<3>의 라이징 에지(rising edge)에서 펄스 신호인 초기화 활성화 신호 ENRSET가 발생하여 리던던시 활성화 신호 REDEN이 하이 레벨이 되더라도 테스트 모드 신호 TEN가 로우 레벨이기 때문에 리던던시 리프레시 제어신호 REFR가 로우 레벨을 유지하여 리던던시 리프레시 카운터(26)는 동작하지 않고, 계속 정상 리프레시 카운터(22)가 동작한다. 이와 같이 정상 리프레시 모드 동안 정상 리프레시 카운터(22)만 동작한다.In the normal refresh mode, the test mode signal TEN maintains a low level, and the normal refresh counter 22 has an internal normal low address RAB <m at the falling edge of the normal refresh control signal REFN output from the refresh counter control unit 27. Because the test mode signal TEN is at the low level even if: 0> is generated and the redundancy enable signal REDEN is high due to the initialization activation signal ENRSET, which is a pulse signal, at the rising edge of the normal refresh address RAB <3>. The redundancy refresh control signal REFR maintains a low level so that the redundancy refresh counter 26 does not operate, and the normal refresh counter 22 continues to operate. In this manner, only the normal refresh counter 22 operates during the normal refresh mode.
이상에서 살펴본 바와 같이, 본 발명에 따른 메모리 장치의 리프레시 테스트 회로는 정상 및 리던던시 워드라인에 대한 리프레시를 동일한 조건에서 리프레시 특성을 정확하게 테스트할 수 있는 효과가 있다.As described above, the refresh test circuit of the memory device according to the present invention has the effect of accurately testing the refresh characteristics under the same conditions for refreshing the normal and the redundancy word lines.
또한, 본 발명에 따른 메모리 장치의 리프레시 테스트 회로는 웨이퍼 레벨 테스트 시 정상 영역과 리던던시 영역을 연속해서 외부 리프레시 명령으로 테스트하여 테스트 시간을 감소할 수 있는 효과가 있다.In addition, the refresh test circuit of the memory device according to the present invention has the effect of reducing the test time by continuously testing the normal region and the redundancy region with an external refresh command during the wafer level test.
아울러 본 발명의 바람직한 실시예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.In addition, a preferred embodiment of the present invention is for the purpose of illustration, those skilled in the art will be able to various modifications, changes, substitutions and additions through the spirit and scope of the appended claims, such modifications and changes are the following claims It should be seen as belonging to a range.
도 1은 종래 기술에 따른 메모리 장치의 리프레시 테스트 회로를 나타낸 블록도.1 is a block diagram illustrating a refresh test circuit of a memory device according to the prior art.
도 2는 도 1에 도시된 리프레시 카운터를 나타낸 상세 블록도.FIG. 2 is a detailed block diagram illustrating the refresh counter shown in FIG. 1. FIG.
도 3은 도 2에 도시된 이진 카운터를 나타낸 상세 회로도.3 is a detailed circuit diagram illustrating the binary counter shown in FIG.
도 4는 도 1에 도시된 로우 어드레스 선택부를 나타낸 상세 회로도.4 is a detailed circuit diagram illustrating a row address selector illustrated in FIG. 1.
도 5a 및 도 5b는 도 1에 도시된 리프레시 테스트 회로의 웨이퍼 레벨 테스트(wafer level test)에 사용되는 테스트 동작을 나타낸 타이밍도.5A and 5B are timing diagrams showing test operations used for a wafer level test of the refresh test circuit shown in FIG.
도 6은 본 발명에 따른 메모리 장치의 리프레시 테스트 회로를 나타낸 블록도.6 is a block diagram illustrating a refresh test circuit of a memory device according to the present invention;
도 7은 도 6에 도시된 리던던시 리프레시 카운터를 나타낸 상세 블록도.FIG. 7 is a detailed block diagram illustrating the redundancy refresh counter shown in FIG. 6.
도 8은 도 6에 도시된 리프레시 카운터 제어부를 나타낸 상세 회로도.FIG. 8 is a detailed circuit diagram illustrating the refresh counter control unit shown in FIG. 6.
도 9는 도 6에 도시된 리던던시 리프레시 어드레스 래치부를 나타낸 상세 회로도.FIG. 9 is a detailed circuit diagram illustrating the redundancy refresh address latch unit shown in FIG. 6; FIG.
도 10a 및 도 10b는 도 6에 도시된 리프레시 테스트 회로의 동작을 나타낸 시뮬레이션 타이밍도.10A and 10B are simulation timing diagrams showing the operation of the refresh test circuit shown in Fig. 6;
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