KR20050095107A - Cache device and cache control method reducing power consumption - Google Patents
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Abstract
본 발명은 캐쉬메모리를 이용한 데이터 처리 시스템에서 제2레벨 캐쉬를 엑세스하기 이전에 태그필터를 이용하여 CPU(중앙처리장치)가 요구하는 명령어 또는 데이터에 상응하는 태그를 검색하는 저전력 캐쉬장치 및 캐시 제어방법에 관한 것이다. 그 장치는 CPU에서 요구하는 명령어 또는 데이터가 저장되어 있는 경우 히트신호와 함께 상기 명령어 또는 데이터를 출력하는 제1레벨 명령어/데이터 캐쉬; CPU에서 요구하는 명령어 또는 데이터에 상응하는 태그가 저장되어 있는 지 여부에 따라 히트신호 또는 미스신호를 출력하는 태그필터; 및 요구되는 명령어 또는 데이터가 저장되어 있는 경우 히트신호와 함께 명령어 또는 데이터를 출력하는 제2레벨 캐쉬를 포함하는 것을 특징으로 한다.The present invention provides a low power cache device and cache control for searching for a tag corresponding to an instruction or data required by a CPU (central processing unit) using a tag filter before accessing a second level cache in a data processing system using a cache memory. It is about a method. The apparatus includes a first level instruction / data cache for outputting the instruction or data with a hit signal when the instruction or data required by the CPU is stored; A tag filter for outputting a hit signal or a miss signal according to whether a tag corresponding to an instruction or data requested by a CPU is stored; And a second level cache that outputs the command or data together with the hit signal when the required command or data is stored.
본 발명에 의하면, 캐쉬메모리를 이용하여 데이터를 처리하는 경우 제2레벨 캐쉬의 엑세스 이전에 상대적으로 그 보다 크기가 작은 태그필터를 검색함으로서 캐쉬메모리의 구동에 필요한 전력소모를 감소시킬 수 있으며, 빠른 엑세스 속도로 CPU가 요구하는 데이터를 빠르게 제공하여 전체적인 시스템의 성능향상을 기대할 수 있다.According to the present invention, when data is processed using the cache memory, a search for a tag filter having a smaller size before accessing the second level cache can reduce power consumption required for driving the cache memory. You can expect the performance improvement of the overall system by quickly providing the data required by the CPU at the access speed.
Description
본 발명은 캐쉬메모리에 관한 것으로서, 특히 제2레벨 캐쉬를 엑세스하기 이전에 그보다 크기가 작은 태그필터에 저장된 명령어 또는 데이터에 상응하는 태그를 검색하는 저전력 캐쉬장치 및 캐시 제어방법에 관한 것이다.The present invention relates to a cache memory, and more particularly, to a low power cache device and a cache control method for retrieving a tag corresponding to an instruction or data stored in a smaller tag filter before accessing a second level cache.
최근 데이터 처리 시스템은 CPU(중앙처리장치)와 메인메모리(main memory)간의 데이터 병목현상을 해소하고 메인메모리의 느린 속도를 극복하기 위하여 여러 레벨의 캐시를 중간에 삽입하고 있다. 캐쉬는 CPU와 같은 다이(Die, Chip)에 구현되어 그 엑세스 속도가 메인메모리에 비해 빠르며, 캐시는 그 크기가 너무 클 경우 엑세스 속도가 느려지기 때문에 제1레벨 캐시의 경우 크기를 줄임으로써 엑세스 속도를 빠르게 하며, 제2레벨 혹은 3의 경우에는 속도를 느리게 하는 대신에 그 크기를 크게 하여 CPU가 원하는 데이터 대역폭을 만족시키는 방향으로 캐시 디자인이 이루어지고 있다.Recently, data processing systems insert various levels of caches in order to solve the data bottleneck between the CPU and the main memory and to overcome the slow speed of the main memory. Since the cache is implemented on the same die as the CPU, the access speed is faster than the main memory, and the cache is slowed down when the size is too large. In the case of the second level or the third, the cache design is made to satisfy the data bandwidth desired by the CPU by increasing the size instead of slowing it down.
이러한 캐시를 이용한 종래의 데이터 처리 시스템은 도 1에 도시된 것으로서, 제1레벨 캐시의 경우 명령어 캐쉬(110)와 데이터 캐쉬(120)로 나누어서 구현을 하며 CPU(100)는 데이터는 데이터 캐쉬(120)로, 명령어는 명령어 캐쉬(110)로 요청을 보낸다. 각각의 캐시는 태그 어레이(Tag array)와 데이터 어레이(Data Array)로 구성되어 있으며, 태그 어레이는 데이터 어레이에 저장되어져 있는 데이터나 명령어의 어드레스(Address)를 저장하고 있어 원하는 데이터나 명령어가 데이터 어레이에 존재하는지의 여부를 확인하는데 사용되어지고, 데이터 어레이는 직접적으로 소프트웨어에서 사용하는 데이터나 명령어를 저장한다. 그리고 CPU(100)로부터 요청이 있는 경우 메인메모리(140)를 확인하기 이전에 제1레벨 캐시(110, 120) 또는 제2레벨 캐쉬(130)를 확인하여 요청한 데이터가 저장되어 있을 경우 메인메모리(140) 대신에 캐시가 CPU가 요청한 데이터나 명령어를 제공해 준다. 또한, 여러 층의 캐시가 있을 경우 이들은 순차적으로 엑세스되어, 먼저 제1레벨 캐시(110, 120)를 확인 후 요청한 데이터가 존재하지 않은 경우 제2레벨 캐시(130)로의 엑세스가 이루어진다. 만약 제2레벨 캐쉬에도 원하는 데이터가 존재하지 않을 경우에 한 해서 메인메모리(140)로의 엑세스가 이루어진다. 물론 제3레벨 캐시가 존재한다면, 메인메모리(140) 이전에 제3레벨 캐시를 확인하게 되고, 캐쉬에 존재하지 않는 데이터의 경우에는 차후에 있을 CPU(100)로부터의 엑세스를 대비하기 위해서 메인메모리(140)로부터 캐시로 이동시켜둔다.The conventional data processing system using such a cache is illustrated in FIG. 1, and in the case of the first level cache, the cache is divided into an instruction cache 110 and a data cache 120, and the CPU 100 stores data in the data cache 120. Command sends a request to the command cache 110. Each cache consists of a tag array and a data array, and the tag array stores the address of data or instructions stored in the data array. It is used to check whether a file exists or not, and a data array directly stores data or instructions used by software. If there is a request from the CPU 100, before checking the main memory 140, if the requested data is stored by checking the first level cache 110 or 120 or the second level cache 130, the main memory ( Instead, the cache provides the data or instructions requested by the CPU. In addition, when there are multiple layers of caches, they are sequentially accessed. If the requested data does not exist after first checking the first level caches 110 and 120, the second level cache 130 is accessed. If the desired data does not exist in the second level cache, access to the main memory 140 is made. Of course, if there is a third level cache, the third level cache is checked before the main memory 140, and in the case of data that does not exist in the cache, the main memory (in order to prepare for access from the CPU 100 in the future) 140) to the cache.
상술된 바와 같은 종래의 방법을 이용하면, 최근 데이터 처리 시스템에서 요구하는 높은 데이터 대역폭으로 인해 제2레벨 캐쉬 또는 제3레벨 캐쉬의 크기가 증가되어야 한다. 따라서 제2레벨 캐쉬 또는 제3레벨 캐쉬를 엑세스할 경우, 프로그램이 보여 주는 지역성(Locality)을 전혀 이용하지 않고 크기가 매우 큰 캐쉬의 태그 어레이를 확인하여 요청한 데이터가 저장되어져 있는 지를 검색하게 되어 전력의 소모가 매우 증가하게 되고, 데이터 처리 속도가 매우 느려지게되는 문제점을 가지고 있었다. Using the conventional method as described above, the size of the second level cache or the third level cache has to be increased due to the high data bandwidth required in recent data processing systems. Therefore, when accessing the second-level cache or the third-level cache, the program checks whether the requested data is stored by checking the tag array of a very large cache without using any locality shown by the program. The consumption of is very increased, and the data processing speed was very slow.
본 발명이 이루고자 하는 기술적 과제는, 상기와 같은 문제점들을 해결하고 캐쉬를 이용하는 데이터 처리 시스템에서 전력소모를 줄이고 처리 속도를 증가시키기 위해, 제2레벨 캐쉬를 엑세스하기 이전에 태그필터를 이용하여 CPU가 요구하는 명령어 또는 데이터에 상응하는 태그를 검색하는 저전력 캐쉬장치 및 캐시 제어방법을 제공하는 것이다.The technical problem to be solved by the present invention is to solve the above problems and to reduce the power consumption and increase the processing speed in the data processing system using the cache, the CPU using the tag filter before accessing the second level cache It is to provide a low power cache device and a cache control method for retrieving a tag corresponding to the required instruction or data.
상기한 기술적 과제를 달성하기 위해, CPU가 다음에 요구할 것으로 예상되는 일련의 명령어 또는 데이터를 외부 메모리로부터 먼저 읽어들여 저장해두며, CPU가 외부 메모리를 엑세스하기 전에 1차적으로 엑세스하는 저전력 캐쉬장치는, 태그 및 상기 태그에 상응하는 다수의 명령어를 저장하고, CPU에서 요구하는 명령어가 저장되어 있는 경우 히트신호와 함께 상기 명령어를 출력하고 CPU에서 요구하는 명령어가 저장되어 있지 않은 경우에는 미스신호를 출력하는 제1레벨 명령어 캐쉬; 태그 및 상기 태그에 상응하는 다수의 데이터를 저장하고, CPU에서 요구하는 데이터가 저장되어 있는 경우 히트신호와 함께 상기 데이터를 출력하고 CPU에서 요구하는 데이터가 저장되어 있지 않은 경우에는 미스신호를 출력하는 제1레벨 데이터 캐쉬; 다수의 명령어 또는 데이터의 태그를 저장하고, 상기 제1레벨 명령어 캐쉬 또는 제1레벨 데이터 캐쉬의 미스신호에 응답하여 CPU에서 요구하는 명령어 또는 데이터에 상응하는 태그가 저장되어 있는 경우 히트신호를 출력하고 CPU에서 요구하는 명령어 또는 데이터가 저장되어 있지 않은 경우에는 미스신호를 출력하는 태그필터; 및 태그 및 상기 태그에 상응하는 다수의 명령어 또는 데이터를 저장하고, 상기 태그필터의 히트신호에 응답하여 CPU에서 요구하는 명령어 또는 데이터를 출력하고 , 상기 태그필터의 미스신호에 응답하여 CPU에서 요구하는 명령어 또는 데이터가 저장되어 있는 경우 히트신호와 함께 상기 명령어 또는 데이터를 출력하고, CPU에서 요구하는 명령어 또는 데이터가 저장되어 있지 않은 경우에는 미스신호를 출력하는 제2레벨 캐쉬를 포함하는 것을 특징으로 한다.In order to achieve the above technical problem, a low-power cache device that first reads and stores a series of instructions or data that the CPU is expected to require next from an external memory, and accesses the primary memory before the CPU accesses the external memory, A tag and a plurality of instructions corresponding to the tag are stored, and if the instruction required by the CPU is stored, the command is output together with the hit signal, and if the instruction required by the CPU is not stored, the miss signal is output. First level instruction cache; A tag and a plurality of data corresponding to the tag are stored, and if the data required by the CPU is stored, the data is output together with the hit signal, and if the data required by the CPU is not stored, the miss signal is output. First level data cache; Stores a tag of a plurality of instructions or data, and outputs a hit signal when a tag corresponding to the instruction or data required by the CPU is stored in response to a miss signal of the first level instruction cache or the first level data cache. A tag filter for outputting a miss signal when the instruction or data requested by the CPU is not stored; And storing a tag and a plurality of instructions or data corresponding to the tag, outputting a command or data required by the CPU in response to a hit signal of the tag filter, and requesting from the CPU in response to a miss signal of the tag filter. And a second level cache for outputting the command or data together with a hit signal when the instruction or data is stored, and outputting a miss signal when the instruction or data required by the CPU is not stored. .
상기 태그필터는 CPU에서 요구하는 명령어 또는 데이터의 어드레스 중 태그필터에 저장된 셋(set)을 선택하기 위한 정보를 가진 부분(TAGSETset)을 복호화하여 출력하는 어드레스 디코더; 상기 제2레벨 캐시에 저장된 명령어 또는 데이터들 중 최근에 가장 빈번하게 요구되는 소정의 개수의 명령어 또는 데이터에 상응하는 태그들과 상기 태그들이 속하는 셋의 구별을 위한 값(L2SetNo) 및 상기 셋들의 교체를 위한 정보를 저장하고, 상기 어드레스 디코더에서 복호화된 어드레스와 일치하는 어드레스를 가지는 셋을 선택하여 출력하는 태그 램; 상기 선택된 셋의 L2SetNo와 CPU에서 요구하는 명령어 또는 데이터의 어드레스 중 제2레벨 캐쉬에 저장된 셋을 선택하기 위한 정보 중에서 상기 TAGSETset에 포함된 정보를 제외한 나머지 정보를 가지고 있는 부분(TAGSETtag)을 비교하여 같은 경우에는 셋 히트 신호를 출력하고, 상이한 경우에는 미스신호를 출력하는 셋비교부; 및 상기 셋 히트 신호에 응답하여 상기 선택된 셋의 태그들과 중앙처리장치에서 요구하는 명령어 또는 데이터의 어드레스 중 태그 부분을 비교하여 같은 태그가 존재하는 경우에는 히트신호를 출력하고, 모든 태그가 상이한 경우에는 미스신호를 출력하는 태그비교부를 포함하는 것이 바람직하다.The tag filter includes: an address decoder configured to decode and output a portion (TAGSETset) having information for selecting a set stored in a tag filter among instructions or data addresses requested by a CPU; A value (L2SetNo) for distinguishing between tags corresponding to a predetermined number of instructions or data most recently required among the instructions or data stored in the second level cache and the set to which the tags belong, and replacement of the sets. A tag RAM for storing information for and selecting and outputting a set having an address corresponding to the address decoded by the address decoder; Comparing the L2SetNo of the selected set and the portion (TAGSETtag) having the remaining information other than the information included in the TAGSETset among the information for selecting the set stored in the second level cache of the instruction or data address requested by the CPU A set comparison unit for outputting a set hit signal in the case and outputting a miss signal in a different case; And in response to the set hit signal, when the same tag exists among the tags of the selected set and the address of an instruction or data required by the central processing unit, and outputs a hit signal when all tags are different. Preferably includes a tag comparator for outputting a miss signal.
상기한 기술적 과제를 달성하기 위해, 저전력 캐쉬의 제어방법은, (a) CPU에서 요구하는 명령어 또는 데이터가 각각 상기 제1레벨 명령어 캐쉬 또는 제1레벨 데이터 캐쉬에 저장되어 있는 지를 확인하고, 저장되어 있는 경우 상기 명령어 또는 데이터를 CPU에 제공하는 단계; (b) 상기 (a)단계에서 명령어 또는 데이터가 저장되어 있지 않은 경우 상기 태그필터에 CPU에서 요구하는 명령어 또는 데이터에 상응하는 태그가 저장되어 있는 지를 확인하고, 저장되어 있는 경우 제2레벨 캐쉬에 저장된 상기 명령어 또는 데이터를 CPU에 제공하는 단계; 및 (c) 상기 (b)단계에서 명령어 또는 데이터에 상응하는 태그가 저장되어 있지 않은 경우 상기 제2레벨 캐쉬에 CPU에서 요구하는 명령어 또는 데이터가 저장되어 있는 지를 확인하고, 저장되어 있는 경우 상기 명령어 또는 데이터를 CPU에 제공하는 단계를 포함하는 것을 특징으로 한다.In order to achieve the above technical problem, the control method of the low power cache includes (a) checking whether instructions or data required by the CPU are stored in the first level instruction cache or the first level data cache, respectively, Providing the CPU with instructions or data, if any; (b) If no instruction or data is stored in step (a), check whether the tag corresponding to the instruction or data required by the CPU is stored in the tag filter, and if the instruction or data is stored in the second level cache, Providing the stored instructions or data to a CPU; And (c) if the tag corresponding to the instruction or data is not stored in the step (b), check whether the instruction or data required by the CPU is stored in the second level cache, and if the instruction is stored, the instruction Or providing data to the CPU.
상기 (b)단계는 (b1) CPU에서 요구하는 명령어 또는 데이터의 어드레스 중 TAGSETset 부분을 복호화하는 단계; (b2) 상기 복호화된 어드레스와 일치하는 어드레스를 가지는 셋을 상기 태그 램에서 선택하는 단계; (b3) 상기 선택된 셋의 L2SetNo와 CPU에서 요구하는 명령어 또는 데이터의 어드레스 중 TAGSETtag 부분을 비교하는 단계; (b4) L2SetNo와 TAGSETtag가 동일한 경우에는, 상기 선택된 셋의 태그들과 CPU에서 요구하는 명령어 또는 데이터의 어드레스 중 태그 부분을 비교하는 단계; 및 (b5) 상기 (b4)단계에서 같은 태그가 존재하는 경우에는 히트신호를 생성하고, 모든 태그가 상이한 경우에는 미스신호를 생성하는 단계를 포함하는 것을 특징으로 하는 전력소모를 줄이기 위한 태그필터를 포함하는 것이 바람직하다.Step (b) may include: (b1) decoding a TAGSETset portion of an address of an instruction or data requested by a CPU; (b2) selecting a set in the tag RAM having an address that matches the decoded address; (b3) comparing the L2SetNo of the selected set with a TAGSETtag portion of an address of an instruction or data required by a CPU; (b4) if L2SetNo and TAGSETtag are the same, comparing a tag portion of an address of an instruction or data required by the CPU with the tags of the selected set; And (b5) generating a hit signal when the same tag exists in step (b4), and generating a miss signal when all the tags are different. It is preferable to include.
이하, 첨부된 도면을 참조하면서 본 발명에 따른 캐쉬메모리를 이용한 데이터 처리 시스템에서 저전력 캐쉬장치 및 캐시 제어방법에 대해 상세히 설명한다. 도 2는 본 발명에 따른 태그필터를 포함하는 캐쉬메모리를 이용한 데이터 처리 시스템의 구성을 블록도로 도시한 것으로서, CPU(200), 제1레벨명령어캐쉬(210)와 제1레벨데이터캐쉬(220)로 이루어진 제1레벨캐쉬부(205), 태그필터(230), 제2레벨 캐쉬(240), 메인메모리(250)을 포함하여 이루어진다. Hereinafter, a low power cache device and a cache control method in a data processing system using a cache memory according to the present invention will be described in detail with reference to the accompanying drawings. 2 is a block diagram illustrating a configuration of a data processing system using a cache memory including a tag filter according to the present invention, and includes a CPU 200, a first level instruction cache 210, and a first level data cache 220. And a first level cache unit 205, a tag filter 230, a second level cache 240, and a main memory 250.
상기 CPU(200)는 프로그램 실행에 필요한 명령어나 데이터의 엑세스 어드레스를 캐쉬에 제공하고 캐쉬 및 태그 필터를 전반적으로 제어한다. 상기 제1레벨명령어캐쉬(210)는 상기 CPU(200)에서 최근에 빈번히 요구되는 명령어들과 그에 상응하는 태그를 저장하고, 상기 CPU(200)에서 요구하는 명령어가 저장되어 있는 경우 히트신호와 함께 상기 명령어를 CPU(200)로 출력하고 CPU(200)에서 요구하는 명령어가 저장되어 있지 않은 경우에는 미스신호를 출력한다.The CPU 200 provides the cache with access addresses of instructions or data necessary for program execution, and controls the cache and tag filters as a whole. The first level instruction word cache 210 stores instructions and tags corresponding to those recently requested by the CPU 200, and with a hit signal when the instructions requested by the CPU 200 are stored. The command is output to the CPU 200, and if a command requested by the CPU 200 is not stored, a miss signal is output.
상기 제1레벨데이터캐쉬(220)는 상기 CPU(200)에서 최근에 빈번히 요구되는 데이터들과 그에 상응하는 태그들을 저장하고, 상기 CPU(200)에서 요구하는 데이터가 저장되어 있는 경우 히트신호와 함께 상기 데이터를 CPU(200)로 출력하고 CPU(200)에서 요구하는 데이터가 저장되어 있지 않은 경우에는 미스신호를 출력한다. 상기 태그필터(230)는 제2레벨캐쉬(240)에 저장된 것들 중 CPU(200)에서 최근에 가장 빈번히 요구되는 명령어 또는 데이터들의 태그를 저장하고, 상기 제1레벨명령어캐쉬(210) 또는 제1레벨데이터캐쉬(220)의 미스신호에 응답하여 상기 CPU(200)에서 요구하는 명령어 또는 데이터에 상응하는 태그가 저장되어 있는 경우 히트신호를 출력하고 CPU(200)에서 요구하는 명령어 또는 데이터가 저장되어 있지 않은 경우에는 미스신호를 출력한다.The first level data cache 220 stores data that are frequently requested by the CPU 200 and tags corresponding thereto, and when the data required by the CPU 200 are stored, together with a hit signal. The data is output to the CPU 200, and if the data requested by the CPU 200 is not stored, a miss signal is output. The tag filter 230 stores a tag of an instruction or data most recently requested by the CPU 200 among those stored in the second level cache 240, and the first level instruction cache 210 or the first tag. When a tag corresponding to an instruction or data requested by the CPU 200 is stored in response to a miss signal of the level data cache 220, a heat signal is output and the instruction or data requested by the CPU 200 is stored. If not, a miss signal is output.
상기 제2레벨캐쉬(240)는 상기 CPU(200)에서 최근에 빈번히 요구되는 명령어 또는 데이터들과 그에 상응하는 태그를 저장하고, 상기 태그필터(230)의 히트신호에 응답하여 상기 CPU(200)에서 요구하는 명령어 또는 데이터를 출력하고, 상기 태그필터(230)의 미스신호에 응답하여 CPU(200)에서 요구하는 명령어 또는 데이터가 저장되어 있는 경우 히트신호와 함께 상기 명령어 또는 데이터를 CPU(200)로 출력하고, CPU(200)에서 요구하는 명령어 또는 데이터가 저장되어 있지 않은 경우에는 미스신호를 출력한다. 상기 메인메모리(250)는 상기 CPU(200)에서 요구하는 명령어 또는 데이터가 상기 캐쉬들(210, 220, 240)에 저장되어 있지 않은 경우 상기 명령어 또는 데이터를 CPU(200)로 출력한다.The second level cache 240 stores a command or data that is frequently requested in the CPU 200 and a tag corresponding thereto, and responds to the hit signal of the tag filter 230. Outputs an instruction or data required by the CPU, and if the instruction or data required by the CPU 200 is stored in response to a miss signal of the tag filter 230, the CPU 200 transmits the instruction or data together with a hit signal. If the instruction or data requested by the CPU 200 is not stored, a miss signal is output. The main memory 250 outputs the command or data to the CPU 200 when the command or data requested by the CPU 200 is not stored in the caches 210, 220, and 240.
도 3은 제2레벨 캐쉬의 엑세스에 앞서 CPU가 요구하는 명령어 또는 데이터에 상응하는 태그의 저장여부를 확인하는 태그필터의 구성을 보다 구체적인 블록도로 도시한 것으로서, 어드레스디코더(300), 태그램(310), 셋비교부(320), 태그비교부(330)을 포함하여 이루어진다. 3 is a block diagram illustrating a structure of a tag filter for confirming whether a tag corresponding to an instruction or data required by a CPU is stored prior to accessing a second level cache. The address decoder 300 and the tag ( 310, the set comparison unit 320, and the tag comparison unit 330.
상기 CPU(300)에서 요구하는 명령어 또는 데이터의 어드레스인 L2 엑세스 어드레스는 요구되는 명령어 또는 데이터와 연결된 태그에 관한 정보를 가지는 Tag, 제2벨 캐쉬에 저장된 태그들의 셋을 선택하기 위한 정보를 가지고 있는 부분(TAGSETtag, TAGSETset)과 Block offset으로 이루어진다. 상기 TAGSETset은 태그필터에 저장된 태그들의 셋을 선택하기 위한 정보를 가지고 있으며, TAGSETtag는 제2벨 캐쉬에 저장된 태그들의 셋을 선택하기 위한 정보 중 상기 TAGSETset에 포함된 것을 제외한 나머지 정보를 가지고 있다.The L2 access address, which is an address of an instruction or data requested by the CPU 300, includes a tag having information on a tag connected to the requested instruction or data, and information for selecting a set of tags stored in a second bell cache. It consists of part (TAGSETtag, TAGSETset) and Block offset. The TAGSETset has information for selecting a set of tags stored in a tag filter, and the TAGSETtag has remaining information except for being included in the TAGSETset among pieces of information for selecting a set of tags stored in a second bell cache.
상기 어드레스디코더(300)는 상기 CPU(300)에서 요구하는 명령어 또는 데이터의 어드레스를 입력으로 받아 그 중 TAGSETset 부분을 복호화하여 출력한다. 상기 태그램(310)은 상기 제2레벨캐시(240)에 저장된 명령어 또는 데이터들 중 CPU(200)에서 최근에 가장 빈번하게 요구하는 소정의 개수의 명령어 또는 데이터에 상응하는 태그들과 상기 태그들이 속하는 셋(set)을 구별하기 위한 L2SetNo 및 상기 셋들의 교체를 위한 정보를 가지는 ReplacementStatus를 저장하고, 상기 어드레스디코더(300)에서 복호화된 어드레스와 일치하는 어드레스를 가지는 셋을 선택하여 출력한다.The address decoder 300 receives an address of an instruction or data requested by the CPU 300 as an input, and decodes and outputs a TAGSETset portion thereof. The tag 310 includes tags and tags corresponding to a predetermined number of instructions or data most recently requested by the CPU 200 among the instructions or data stored in the second level cache 240. An L2SetNo for distinguishing a set belonging to it and a ReplacementStatus having information for replacing the sets are stored, and a set having an address corresponding to the address decoded by the address decoder 300 is selected and output.
상기 셋비교부(320)는 상기 태그램(310)에서 선택된 셋의 L2SetNo와 상기 CPU(200)에서 요구하는 명령어 또는 데이터의 어드레스 중 TAGSETtag 부분을 비교하여 같은 경우에는 셋 히트신호를 출력하고, 상이한 경우에는 미스신호를 출력한다. 상기 태그비교부(330)는 상기 셋비교부(320)에서 출력한 셋 히트 신호에 응답하여 상기 선택된 셋의 Tag1, Tag2, Tag3, Tag4와 CPU(200)에서 요구하는 명령어 또는 데이터의 어드레스 중 Tag 부분을 비교하여 같은 태그가 존재하는 경우에는 히트신호를 출력하고, 모든 태그가 상이한 경우에는 미스신호를 출력한다.The set comparison unit 320 compares the L2SetNo of the set selected in the tag 310 with the TAGSETtag portion of the address of the instruction or data required by the CPU 200 and outputs a set hit signal when the same is different. In this case, a miss signal is output. The tag comparison unit 330 is a tag of the tag or the address of the command or data requested by the CPU 200 and Tag1, Tag2, Tag3, Tag4 of the selected set in response to the set hit signal output from the set comparison unit 320 The parts are compared and a hit signal is output when the same tag exists, and a miss signal is output when all tags are different.
도 4 및 도 5는 본 발명에 따른 캐쉬메모리를 이용한 데이터 처리 시스템에서 저전력 캐쉬장치의 제어방법을 흐름도로 도시한 것으로서, 이를 참조하여 본 발명을 설명하기로 한다.4 and 5 are flowcharts illustrating a control method of a low power cache device in a data processing system using a cache memory according to the present invention, and the present invention will be described with reference to the flowchart.
도 4는 본 발명에 따른 태그필터를 포함하는 캐쉬의 제어방법 흐름도로 도시한 것으로서, 먼저 CPU(200)에서 요구하는 명령어 또는 데이터가 상기 제1레벨 명령어 캐쉬(210) 또는 제1레벨 데이터 캐쉬(220)에 저장되어 있는 지를 확인한 후(400단계), 저장되어 있는 경우 상기 명령어 또는 데이터를 CPU(200)에 제공한다(410단계). 상기 제1레벨 명령어 캐쉬(210) 또는 제1레벨 데이터 캐쉬(220)에 저장되어 있지 않은 경우에는 상기 태그필터(230)에 CPU(200)에서 요구하는 명령어 또는 데이터에 상응하는 태그가 저장되어 있는 지를 확인하고(420단계), 저장되어 있는 경우 제2레벨 캐쉬(240)에 저장된 상기 명령어 또는 데이터를 CPU(200)에 제공한다(430단계). 상기 태그필터(230)에 CPU(200)에서 요구하는 명령어 또는 데이터에 상응하는 태그가 저장되어 있지 않은 경우에는 상기 제2레벨 캐쉬(240)에 CPU(200)에서 요구하는 명령어 또는 데이터가 저장되어 있는 지를 확인하고(440단계), 저장되어 있는 경우 상기 명령어 또는 데이터를 CPU(200)에 제공한다(450단계).4 is a flowchart illustrating a method for controlling a cache including a tag filter according to an embodiment of the present invention, in which an instruction or data requested by the CPU 200 includes the first level instruction cache 210 or the first level data cache ( After checking whether the data is stored in step 220 (step 400), if stored, the instruction or data is provided to the CPU 200 (step 410). If it is not stored in the first level instruction cache 210 or the first level data cache 220, a tag corresponding to an instruction or data requested by the CPU 200 is stored in the tag filter 230. In operation 420, the controller transmits the command or data stored in the second level cache 240 to the CPU 200 (operation 430). If a tag corresponding to an instruction or data requested by the CPU 200 is not stored in the tag filter 230, the instruction or data requested by the CPU 200 is stored in the second level cache 240. In operation 440, the command or data is provided to the CPU 200 (operation 450).
도 5는 태그필터에 CPU에서 요구하는 명령어 또는 데이터에 상응하는 태그가 저장되어 있는 지를 확인하는 과정을 보다 구체적인 흐름도로 도시한 것이다. 먼저 CPU(200)에서 요구하는 명령어 또는 데이터의 어드레스 중 TAGSETset 부분을 복호화하고(500단계), 상기 태그램(310)에 저장된 셋 중 상기 복호화된 어드레스를 가지는 셋을 선택한다(510단계). 그리고 나서는 상기 선택된 셋의 L2SetNo와 CPU(200)에서 요구하는 명령어 또는 데이터의 어드레스 중 TAGSETtag 부분을 비교한 후(520단계), 상이한 경우에는 미스신호를 생성한다(530단계). L2SetNo와 TAGSETtag이 같은 경우에는 상기 선택된 셋의 Tag1, Tag2, Tag3, Tag4와 CPU(200)에서 요구하는 명령어 또는 데이터의 어드레스 중 Tag 부분을 비교한 후(540단계), 상이한 경우에는 미스신호를 생성한다(550단계). Tag1, Tag2, Tag3, Tag4 중 L2 엑세스 어드레스의 Tag와 같은 것이 존재하는 경우에는 히트신호를 생성한다(560단계).FIG. 5 is a detailed flowchart illustrating a process of checking whether a tag corresponding to an instruction or data required by a CPU is stored in a tag filter. First, the TAGSETset portion of the address of the instruction or data requested by the CPU 200 is decoded (step 500), and a set having the decoded address is selected from the set stored in the tag 310 (step 510). Thereafter, the L2SetNo of the selected set is compared with the TAGSETtag part of the address of the instruction or data required by the CPU 200 (step 520), and if different, a miss signal is generated (step 530). If L2SetNo and TAGSETtag are the same, Tag1 of Tag1, Tag2, Tag3, Tag4 and the address of the instruction or data required by the CPU 200 are compared (step 540). (Step 550). If one of Tag1, Tag2, Tag3, and Tag4, such as a tag of the L2 access address, exists, a hit signal is generated (step 560).
이상 본 발명의 바람직한 실시예에 대해 상세히 기술하였지만, 본 발명이 속하는 기술분야에 있어서 통상의 지식을 가진 사람이라면, 첨부된 청구범위에 정의된 본 발명의 정신 및 범위에 벗어나지 않으면서 본 발명을 여러 가지로 변형 또는 변경하여 실시할 수 있음을 알 수 있을 것이다. 따라서, 본 발명의 앞으로의 실시예들의 변경은 본 발명의 기술을 벗어날 수 없을 것이다. Although a preferred embodiment of the present invention has been described in detail above, those skilled in the art to which the present invention pertains can make various changes without departing from the spirit and scope of the invention as defined in the appended claims. It will be appreciated that modifications or variations may be made. Accordingly, modifications to future embodiments of the present invention will not depart from the technology of the present invention.
상술한 바와 같이, 본 발명에 따르면, 제2레벨 캐쉬의 태그어레이에 대한 엑세스를 대신하여 그 이전에 상대적으로 그 보다 크기가 작은 태그필터를 검색함으로서 캐쉬메모리의 구동에 필요한 전력소모를 감소시킬 수 있으며, 빠른 엑세스 속도로 CPU가 요구하는 데이터를 빠르게 제공하여 전체적인 시스템의 성능을 향상시킬 수 있다.As described above, according to the present invention, the power consumption required for driving the cache memory can be reduced by searching for a tag filter having a smaller size before the access to the tag array of the second level cache. It can improve the performance of the overall system by providing the data required by the CPU quickly with fast access speed.
도 1은 일반적인 캐쉬메모리를 이용한 데이터 처리 시스템의 구성을 나타내는 블록도이다.1 is a block diagram illustrating a configuration of a data processing system using a general cache memory.
도 2는 본 발명에 따른 태그필터를 포함하는 캐쉬메모리를 이용한 데이터 처리 시스템의 구성을 나타내는 블록도이다.2 is a block diagram illustrating a configuration of a data processing system using a cache memory including a tag filter according to the present invention.
도 3은 제2레벨 캐쉬의 엑세스에 앞서 CPU가 요구하는 명령어 또는 데이터에 상응하는 태그의 저장여부를 확인하는 태그필터의 구성을 보다 구체적으로 나타내는 블록도이다.3 is a block diagram illustrating in more detail a configuration of a tag filter for checking whether a tag corresponding to an instruction or data required by a CPU is stored prior to accessing a second level cache.
도 4는 본 발명에 따른 태그필터를 포함하는 캐쉬의 제어방법을 나타내는 흐름도이다.4 is a flowchart illustrating a control method of a cache including a tag filter according to the present invention.
도 5는 태그필터에 CPU에서 요구하는 명령어 또는 데이터에 상응하는 태그가 저장되어 있는 지를 확인하는 과정을 보다 구체적으로 나타내는 흐름도이다.5 is a flowchart illustrating a process of checking whether a tag corresponding to an instruction or data required by a CPU is stored in a tag filter in more detail.
Claims (5)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020040020289A KR20050095107A (en) | 2004-03-25 | 2004-03-25 | Cache device and cache control method reducing power consumption |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020040020289A KR20050095107A (en) | 2004-03-25 | 2004-03-25 | Cache device and cache control method reducing power consumption |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR20050095107A true KR20050095107A (en) | 2005-09-29 |
Family
ID=37275663
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020040020289A KR20050095107A (en) | 2004-03-25 | 2004-03-25 | Cache device and cache control method reducing power consumption |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR20050095107A (en) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101442494B1 (en) * | 2013-05-23 | 2014-09-26 | 수원대학교산학협력단 | Control method of sequential selective word reading drowsy cache with word filter |
| WO2016055828A1 (en) * | 2014-10-08 | 2016-04-14 | Via Alliance Semiconductor Co., Ltd. | Cache system with primary cache and overflow fifo cache |
| US11169810B2 (en) | 2018-12-28 | 2021-11-09 | Samsung Electronics Co., Ltd. | Micro-operation cache using predictive allocation |
-
2004
- 2004-03-25 KR KR1020040020289A patent/KR20050095107A/en not_active Application Discontinuation
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| US11169810B2 (en) | 2018-12-28 | 2021-11-09 | Samsung Electronics Co., Ltd. | Micro-operation cache using predictive allocation |
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