KR20050082280A - 비동기식 이중선 버스를 이용한 데이터 전송 장치 및 그방법 - Google Patents

비동기식 이중선 버스를 이용한 데이터 전송 장치 및 그방법 Download PDF

Info

Publication number
KR20050082280A
KR20050082280A KR1020040010699A KR20040010699A KR20050082280A KR 20050082280 A KR20050082280 A KR 20050082280A KR 1020040010699 A KR1020040010699 A KR 1020040010699A KR 20040010699 A KR20040010699 A KR 20040010699A KR 20050082280 A KR20050082280 A KR 20050082280A
Authority
KR
South Korea
Prior art keywords
data
transmission
index
signal
double line
Prior art date
Application number
KR1020040010699A
Other languages
English (en)
Other versions
KR100617387B1 (ko
Inventor
최병수
하동수
Original Assignee
광주과학기술원
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 광주과학기술원 filed Critical 광주과학기술원
Priority to KR1020040010699A priority Critical patent/KR100617387B1/ko
Priority to US10/938,391 priority patent/US7512190B2/en
Publication of KR20050082280A publication Critical patent/KR20050082280A/ko
Application granted granted Critical
Publication of KR100617387B1 publication Critical patent/KR100617387B1/ko

Links

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
    • G06F1/26—Power supply means, e.g. regulation thereof
    • G06F1/32—Means for saving power
    • G06F1/3203—Power management, i.e. event-based initiation of a power-saving mode
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/38—Information transfer, e.g. on bus
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
    • G06F1/26—Power supply means, e.g. regulation thereof
    • G06F1/32—Means for saving power
    • G06F1/3203—Power management, i.e. event-based initiation of a power-saving mode
    • G06F1/3234—Power saving characterised by the action undertaken
    • G06F1/325—Power saving in peripheral device
    • G06F1/3253—Power saving in bus
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/38—Information transfer, e.g. on bus
    • G06F13/42—Bus transfer protocol, e.g. handshake; Synchronisation
    • G06F13/4282—Bus transfer protocol, e.g. handshake; Synchronisation on a serial bus, e.g. I2C bus, SPI bus
    • G06F13/4295—Bus transfer protocol, e.g. handshake; Synchronisation on a serial bus, e.g. I2C bus, SPI bus using an embedded synchronisation
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
    • Y02D—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
    • Y02D10/00—Energy efficient computing, e.g. low power processors, power management or thermal management

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Bus Control (AREA)
  • Small-Scale Networks (AREA)

Abstract

본 발명은 전송 측이 동일 데이터를 전송하는 경우 데이터를 전송하는 이중선 버스의 수를 제한함으로써 데이터 전송에 소비되는 전력을 절감시킬 수 있도록 하는 데이터 전송 장치 및 방법에 관한 것이다.
본 발명에 따른 비동기식 이중선 버스를 이용한 데이터 전송 장치는, 이전 전송 데이터를 저장하고, 현재 전송할 데이터와 비교하는 전송 데이터 제어부를 구비함으로써 동일 데이터가 반복 전송되는 경우 그에 해당하는 인덱스 신호와 인덱스 제어신호를 출력하며, 상기 비동기식 이중선 버스의 전송측에 구성되는 컴프레서; 및 이전 전송 데이터를 저장하는 출력 데이터 제어부를 구비함으로써, 동일 데이터가 반복 전송되는 경우의 상기 인덱스 신호와 상기 인덱스 제어신호가 전달되면 상기 출력 데이터 제어부에 저장된 이전 전송 데이터를 출력하며, 상기 비동기식 이중선 버스의 수신측에 구성되는 디컴프레서;를 구비함으로써, 상기 동일 데이터가 반복 전송되는 경우 데이터 전송을 위한 비동기식 이중선 버스 라인의 수가 소정 수 이하로 제한되도록 함에 기술적 특징이 있다.

Description

비동기식 이중선 버스를 이용한 데이터 전송 장치 및 그 방법{Data Transfer Apparatus and Method using Asynchronous Dual-Bus}
본 발명은 비동기식 이중선 버스를 이용한 데이터 전송 장치 및 방법에 관한 것으로서, 보다 상세하게는 전송측이 동일 데이터를 전송하는 경우 데이터를 전송하는 이중선 버스 라인의 수를 제한함으로써 데이터 전송에 소비되는 전력을 절감시키는 비동기식 이중선 버스를 이용한 데이터 전송 장치 및 방법에 관한 것이다.
최근 데이터 통신을 수행하는 시스템은 고기능화 및 대용량화되면서 버스를 구성하는 것이 복잡해지고, 상기 시스템은 버스가 복잡하게 구성될수록 데이터 전송 오류가 증가하며, 상기한 데이터 전송 오류는 데이터와 제어신호 간의 동기화가 어려운 점에 주로 기인한다.
따라서, 상술한 문제점을 해결하기 위하여, 이중선 데이터 표현법을 사용하는 데이터 전송 방법이 연구되고 있다. 이중선 데이터 표현법을 사용하는 버스 방식을 일반적으로 비동기식 이중선 버스라 한다.
이중선 데이터 표현법에 기초한 비동기식 이중선 버스는 종래의 동기식 단일선 버스에 비하여 물리적으로 두 배 이상의 신호선을 사용하는 구조를 갖는다. 즉, 비동기식 이중선 버스는 논리적인 비트 하나를 표현하기 위하여 물리적으로 두 개의 신호선을 사용한다.
도 1은 동일한 데이터를 전송하기 위하여 동기식 단일선 버스와 비동기식 이중선 버스의 시간 변화에 따른 신호 천이상태를 나타낸 것이다.
도 1은 전송되는 데이터가 논리적으로 "010"의 순으로 전송되는 경우를 가정한다.
이 경우 동기식 단일선 버스는 클럭(Clock)이 신호 천이(transition)되는 시점의 신호선(D)의 레벨이 논리적인 값으로 인정된다. 즉, 첫번째 클럭의 라이징(rising) 시점에서 신호선(D)는 논리적 "0" 레벨을 가지므로, 그에 해당하는 신호가 동기식 단일선 버스로 전송된다. 그리고, 두번째 클럭의 라이징 시점에서 신호선(D)은 논리적 "1" 레벨을 가지므로, 그에 해당하는 신호가 동기식 단일선 버스로 전송된다.
이와 대비하여, 비동기식 이중선 버스는 하나의 논리적 비트를 표현하기 위하여 한 쌍 즉 두 개의 물리적 신호선(D0, D1)을 사용한다. 즉, 신호선(D0)이 "1"의 값을 가지며 신호선(D1)이 "0"의 값을 가지면, 한 쌍의 신호선(D0, D1)은 논리적 "0"의 값을 갖는 것으로 해석된다. 반대로 신호선(D0)이 "0"의 값을 가지며 신호선(D1)이 "1"의 값을 가지면, 한 쌍의 신호선(D0, D1)은 논리적 "1"의 값을 갖는 것으로 해석된다.
데이터 전송 오류를 해결하기 위하여 제안된 종래의 상술한 비동기식 이중선 버스는 동일한 데이터가 반복적으로 전송되는 경우 많은 수의 신호천이를 야기하여 그 만큼 스위칭 동작을 발생시키게 되어, 결국 스위칭 동작에 따른 과다한 전력 소모가 발생된다.
구체적으로, 도 2를 참조하면, 비동기식 이중선 버스에서 주기마다 동일한 논리적 데이터 "3"을 전송하는 경우, 각 신호선은 도 2에서 첫번째 주기동안 논리적 "3"을 전송하고, 이후 두 번째와 세 번째 주기에도 동일한 논리적 데이터인 "3"을 전송한다.
상술한 바와 같이 동일한 데이터를 반복적으로 전송하는 경우 비동기식 이중선 버스는 신호선마다 도 2와 같은 신호천이 현상이 발생되며, 이러한 신호천이 현상은 상술한 바와 같이 스위칭 동작을 유발시켜서 전력소모를 증가시키는 문제점을 야기한다.
따라서, 본 발명은 상기와 같은 종래 비동기식 이중선 버스에서의 신호 천이 낭비 문제점을 해결하기 위한 것으로, 비동기식 이중선 버스를 통하여 전송측이 동일 데이터를 연속으로 전송하는 경우의 데이터 전송에 소비되는 전력을 절감시킴에 본 발명의 목적이 있다.
본 발명의 상기 목적은, 이전 전송 데이터를 저장하고, 현재 전송할 데이터와 비교하는 전송 데이터 제어부를 구비함으로써 동일 데이터가 반복 전송되는 경우 그에 해당하는 인덱스 신호와 인덱스 제어신호를 출력하며, 상기 비동기식 이중선 버스의 전송측에 구성되는 컴프레서; 및 이전 전송 데이터를 저장하고, 동일 데이터가 반복 전송되는 경우의 상기 인덱스 신호와 상기 인덱스 제어신호가 전달되면 상기 출력 데이터 제어부에 저장된 이전 전송 데이터를 출력하며, 상기 비동기식 이중선 버스의 수신측에 구성되는 디컴프레서;를 구비함으로써, 상기 동일 데이터가 반복 전송되는 경우 데이터 전송을 위한 비동기식 이중선 버스 라인의 수가 소정 수 이하로 제한되도록 하는 비동기식 이중선 버스를 이용한 데이터 전송 장치에 의해 달성된다.
여기에서, 상기 전송 데이터 제어부에서 출력되는 인덱스 신호는 상기 비동기식 이중선 버스 중 제한된 소정 수의 버스 라인을 통하여 상기 출력 데이터 제어부로 전달된다.
또한, 본 발명의 상기 목적은 데이터 전송을 위하여 비동기식 이중선 버스의 전송측에 구비되며 이전 전송 데이터를 저장하는 전송 데이터 제어부를 포함하는 컴프레서와, 데이터 수신을 위하여 수신측에 구비되며 이전 전송 데이터를 저장하는 출력 데이터 제어부를 포함하는 디컴프레서로 구성되는 비동기식 이중선 버스를 이용한 데이터 전송 장치에서의 데이터 전송 방법으로서, 상기 컴프레서에서의 데이터 전송 과정은, 상기 전송 데이터 제어부가 현재 전송되는 데이터를 저장하면서 이전 전송 데이터와 비교하는 제 1 단계, 상기 전송 데이터 제어부가 상기 비교 결과, 이전 전송 데이터와 현재 전송되는 데이터가 동일한 것으로 판단되면 그에 해당하는 인덱스 제어신호와 인덱스 신호를 생성하는 제 2 단계, 상기 생성된 인덱스 제어신호에 의하여 상기 비동기식 이중선 버스를 통하여 전송되는 현재 전송 데이터를 필터링하는 제 3 단계, 및 상기 인덱스 신호와 인덱스 제어신호를 상기 디컴프레서로 전송하는 제 4 단계를 포함하여 이루어지고, 상기 디컴프레서에서의 데이터 수신 과정은, 출력 데이터 제어부가 현재 전송되는 데이터를 저장하며, 동일 데이터의 반복 전송에 해당하는 상기 인덱스 제어신호가 수신되면 상기 인덱스 신호를 참조하여 상기 출력 데이터 제어부에 저장된 이전 전송된 데이터를 출력하는 제 5 단계, 상기 인덱스 제어신호에 의하여 상기 인덱스 신호의 후단 전달을 필터링하는 제 6 단계, 및 상기 출력 데이터 제어부의 출력 데이터와 상기 컴프레서로부터 전달되는 데이터를 병합하여 출력하는 제 7 단계를 포함하여 이루어지는 데이터 전송 방법에 의해 달성된다.
본 발명의 비동기식 이중선 버스를 이용한 데이터 전송 장치에서는, 이전에 전송한 데이터와 동일하지 않은 데이터가 이어서 전송되는 경우에는 모든 이중선 버스가 사용되고, 이전에 전송한 데이터와 동일한 데이터가 반복적으로 이어서 전송되는 경우 제한된 몇 개의 라인만을 통하여 인덱스 신호가 전송된다.
본 발명의 상기 목적과 기술적 구성 및 그에 따른 작용 효과에 관한 자세한 사항은 본 발명의 명세서에 첨부된 도면에 의거한 이하 상세한 설명에 의해 보다 명확하게 이해될 것이다.
먼저, 도 3은 본 발명의 일 실시예에 따른 비동기식 이중선 버스를 이용한 데이터 전송 장치의 블록도이다.
도시된 바와 같이, 본 발명의 비동기식 이중선 버스를 이용한 데이터 전송 장치는 전송부(20)와 수신부(30) 사이에 구비되는 데이터 송수신 유니트(10)를 포함하여 구성된다. 이 때, 상기 전송부(20)와 수신부(30) 사이에는 비동기식 이중선 버스가 복수 비트의 데이터를 전송하기 위하여 구성되며, 데이터 송수신 유니트(10)는 상기한 이중선 버스가 형성된 경로 상에 구성된다.
상기 데이터 송수신 유니트(10)는 인코딩 동작을 수행하기 위한 컴프레서(Compressor, 100)와 디코딩 동작을 수행하기 위한 디컴프레서(Decompressor, 400)로 구성된다.
먼저, 컴프레서(100)는 현재 데이터와 이전 데이터와의 동일성 여부를 검사하고 전송할 데이터를 결정하는 인코딩 동작을 수행하기 위하여 전송 데이터 제어부(110) 및 제어회로(120)를 구비한다.
상기 전송 데이터 제어부(110)는 이전 전송 데이터를 저장하는 버퍼(도면 미도시)를 포함하여 구성되며, 상기 버퍼에 저장된 이전 전송 데이터와 현재 전송할 데이터를 비교한 결과에 따라 인덱스 신호와 인덱스 제어신호(MISS, HIT)를 출력한다.
제어회로(120)는 필터(121)와 인덱스 전송부(122)를 포함하여 구성된다.
상기 필터(121)는 이중선 버스를 통해 전달되는 신호를 필터링하기 위한 것으로서, 동일한 데이터가 반복 전송되는 경우 모든 이중선 버스에서 데이터가 전달되는 것을 차단한다.
그리고, 상기 인덱스 전송부(122)는 이중선 버스를 통해 전달되는 데이터 또는 상기 전송 데이터 제어부(110)로부터 전달되는 인덱스 신호를 전달하기 위한 것으로서, 동일 데이터가 반복 전송되는 경우 이중선 버스로부터 전달되는 데이터가 없으므로 상기 전송 데이터 제어부(110)로부터 전달되는 인덱스 신호를 전달하는 역할을 한다.
다음, 디컴프레서(400)는 상기 컴프레서(100)로부터의 데이터를 이용하여 최종 전송 데이터를 생성하는 디코딩 동작을 수행하는 것으로서, 출력 데이터 제어부(410)와 제어회로(420)를 포함하여 구성된다.
상기 출력 데이터 제어부(410)는 이전 전송 데이터를 저장하는 버퍼(도면 미도시)를 구비하고, 상기 컴프레서(100)로부터의 인덱스 제어신호(MISS, HIT)에 따라 상기 버퍼에 저장된 해당 데이터를 출력하거나, 또는 제한한다.
상기 제어회로(420)는 인덱스 필터(421) 및 데이터 병합 회로(422)를 포함하여 구성되는 것으로서, 인덱스 필터(421)는 상기 컴프레서(100)로부터 인덱스 신호가 전송되는 경우 해당 인덱스 정보를 제거하며, 데이터 병합 회로(422)는 데이터 버스로부터의 데이터 값과 상기 출력 데이터 제어부(410)로부터의 데이터 값을 통합한다.
상기와 같이, 컴프레서(100)와 디컴프레서(400)는 각각 버퍼를 포함하는 전송 데이터 제어부(110) 및 출력 데이터 제어부(410)를 구비함으로써 동일 데이터의 반복 전송 또는 동일하지 않은 데이터의 전송을 구분하여 인덱스 데이터의 전송 또는 정상 데이터의 전송을 수행하며, 상기한 전송 상태를 제어하기 위하여 인덱스 제어 신호가 컴프레서(100)에서 생성되어 디컴프레서(400)로 전달되는 것이다.
도 3과 같이 구성되는 본 발명에 따른 데이터 송수신 유니트(10)는 도 4와 같은 상세 회로로 구성되며, 도 3의 블록도를 도4의 상세 회로를 통해 보다 상세히 설명하면 다음과 같다.
도시된 바와 같이, 인코딩 동작을 수행하는 컴프레서(100)는 전송 데이터 제어부(110)와 제어회로(120)를 구비하며, 제어회로(120)는 필터(121)와 인덱스 전송부(122)를 구비한다.
컴프레서(100)를 경유하는 이중선 버스(200)는 분기되어 전송 데이터 제어부(110)에 전송할 데이터가 입력되도록 연결되고, 전송 데이터 제어부(110)는 이전 전송 데이터와 현재 전송할 데이터를 비교하여 그 결과에 따라 인덱스 신호와 인덱스 제어신호(MISS, HIT)를 출력한다.
이중선 버스(200) 상에는 각 버스 별로 구성되는 앤드게이트(AND gate)들로 이루어지는 필터(121)가 구성되며, 필터(121)를 이루는 각 앤드게이트들에는 인덱스 제어신호가 입력되도록 구성된다. 즉, 앤드게이트들은 이중선 버스(200)로부터 입력되는 신호와 인덱스 제어신호를 앤드조합한 결과를 출력한다.
한편, 본 발명에서는 필터(121)를 앤드게이트로 구성하였지만, 이는 전송 데이터 제어부(110)의 출력 논리(logic)등과 같은 논리구성에 따라 달리 실시 구성할 수 있다.
그리고, 이중선 버스들 중 하위 레벨의 소정 수(실시예에서 두 비트 분량)의 이중선 버스(200)에는 오아게이트(OR gate)들로 이루어지는 인덱스 전송부(122)가 구성되며, 인덱스 전송부(122)를 이루는 각 오아게이트들에는 인덱스 신호가 입력되도록 구성된다. 즉, 오아게이트들은 이중선 버스(200) 또는 전송 데이터 제어부(110)로부터 전송되는 어느 한 신호를 전송한다.
본 발명에서는 인덱스 전송부(122)를 오아게이트로 실시구성하였지만, 이는 전송 데이터 제어부(110)의 출력논리 등과 같은 논리구성에 따라 달리 실시구성할 수 있다.
다음, 디컴프레서(400)는 디코딩 동작을 수행하기 위하여 출력 데이터 제어부(410)와 제어회로(420)를 구비하며, 제어회로(420)는 인덱스 필터(421)와 데이터 병합회로(422)를 구비한다.
컴프레서(400)를 경유하는 이중선 버스(200)는 분기되어 출력 데이터 제어부(410)에 전송할 데이터가 입력되도록 연결되고, 출력 데이터 제어부(410)는 이전 전송 데이터를 저장하면서 논리적 "1" 상태의 인덱스 제어신호(MISS, HIT)가 입력되면, 인덱스 신호를 참조하여 저장된 이전 전송 데이터를 데이터 병합회로(422)로 제공한다.
그리고, 이중선 버스(200)들 중 하위 레벨의 소정 수(실시예에서 두 비트 분량)의 이중선 버스(200)에는 앤드게이트들로 이루어지는 인덱스 필터(421)가 구성되며, 인덱스 필터(421)를 구성하는 각 앤드게이트들에는 인덱스 신호가 입력되도록 구성된다. 즉, 앤드게이트들은 이중선 버스(200)로부터 전송되는 신호의 전달을 필터링한다. 한편 이러한 앤드게이트들은 논리를 고려하여 다른 논리게이트로 실시구성할 수 있다.
또한, 이중선 버스(200) 상에는 각 버스 별로 구성되는 오아게이트들로 이루어지는 데이터 병합회로(422)가 구성되며, 데이터 병합회로(422)를 이루는 각 오아게이트들에는 출력 데이터 제어부(410)로부터 출력되는 이전 전송 데이터가 입력되도록 구성된다.
즉, 오아게이트들은 이중선 버스(200)로부터 입력되는 신호나 출력 데이터 제어부(410)로부터 출력되는 이전 전송 데이터 중 어느 한 신호를 출력한다. 한편 이러한 오아게이트들은 논리를 고려하여 다른 논리게이트로 실시구성할 수 있다.
상술한 바에 있어서 전송 데이터 제어부(110)와 출력 데이터 제어부(410)에 포함되는 버퍼는 FIFO 형태, LRU 형태 또는 SWAP 형태 중 어느 하나로 구성되어 이전 데이터를 저장 및 출력하도록 구성될 수 있다.
상술한 바와 같이 구성되는 본 발명의 실시예 동작을 설명하면 다음과 같다. 실시예에서는 4 개의 데이터를 저장하는 것을 기준으로 설명한다.
우선, 전송부(20)에서 데이터 송수신 유니트(10)로 데이터가 전송되면, 데이터 송수신 유니트(10)의 이중선 버스(200)에는 데이터가 인가되며, 상기 데이터는 전송 데이터 제어부(110)로 입력된다.
이때, 전송 데이터 제어부(110)는 이전 전송 데이터를 저장한 상태이며, 이중선 버스(200)에 인가된 데이터가 이미 전송 데이터 제어부(110)의 어느 하나의 엔트리에 저장된 경우에 제어신호 중 HIT를 "1", MISS를 "0"으로 출력한다. 즉, 논리적 "1" 상태의 제어신호를 출력한다. 이때, 전송 데이터 제어부(110)는 2개의 논리적 신호선으로 상기 참조된 엔트리의 인덱스 정보를 출력한다.
이때, 필터(121)는 인덱스 제어신호 중 MISS가 "0" 상태이므로 이중선 버스(200)를 통하여 전달되는 신호의 전달을 필터링한다. 즉, 필터(121)는 동일 데이터가 반복 전송된 경우 모든 이중선 버스(200)에서 데이터가 전달되는 것을 차단하는 역할을 한다.
그리고, 필터(121) 후단에 구성된 인덱스 전송부(122)는 이중선 버스(200)로부터 전달되는 정상 데이터 신호나 전송 데이터 제어부(110)로부터 전달되는 인덱스 신호를 전달하는 역할을 하며, 상술한 바와 같이 동일 데이터가 반복 전송되는 경우 이중선 버스(200)로부터 전달되는 신호가 없으므로 전송 데이터 제어부(110)로부터 출력되는 인덱스 신호를 전달한다.
상술한 바와 같이 이중선 버스(200)는 종래의 비동기식 이중선 버스와 동일한 구조를 갖는다. 그러나, 본 발명에서 이중선 버스(200)는 데이터를 전송하는 경우와 인덱스를 전송하는 경우에 따라서 실제 신호 천이 상태가 실시예의 동작에 따라서 달라진다. 즉, 인덱스 신호 전송에 이용되는 제한된 이중선 버스(200)를 제외한 나머지는 정상 데이터 신호를 전송하는 데만 이용된다.
인덱스 신호선(300)은 이중선 버스(200)에 데이터가 전송되는지 혹은 인덱스 데이터가 전송되는지 구분하기 위한 인덱스 신호 전송에 이용된다. 만약, 데이터가 그대로 전송되는 경우 인덱스 신호는 논리적 "0" 즉 MISS 신호선이 "1"이 되고 HIT 신호선이 "0"인 신호를 전송하고, 동일 데이터가 반복 전송되는 경우 인덱스 신호는 논리적 "1" 즉 MISS 신호선이 "0"이 되고 HIT 신호선이 "1"인 신호를 전송한다.
디컴프레서(400)는 인덱스 신호가 논리적 "0" 즉 MISS 신호선이 "1"이 되고 HIT 신호선이 "0"인 신호로 전송되면, 출력 데이터 제어부(410)의 출력이 디스에이블되고, 이중선 버스(200)를 통하여 전송되는 정상 데이터를 그대로 출력한다.
이와 반대로 디컴프레서(400)는 인덱스 신호가 논리적 "1" 즉 MISS 신호선이 "0"이 되고 HIT 신호선이 "1"인 신호가 전송되면 동일 데이터가 반복 전송되는 것으로 판단하며, 출력 데이터 제어부(410)에 미리 저장된 과거 데이터를 상기 수신한 인덱스 신호를 참조하여 출력하고, 데이터 병합회로(422)는 출력 데이터 제어부(410)로부터의 데이터를 출력한다.
앞서 설명한 바와 같이, 본 발명에 따른 실시예는 동일 데이터의 반복 전송의 경우나 정상 데이터가 전송되는 경우에 따라 이중선 버스(200)의 데이터 전송 상태를 달리 하며, 이를 도 5를 통해 설명하면 다음과 같다.
도 5는 본 발명의 실시예에 의하여 동일 데이터가 반복적으로 전송되는 경우의 신호천이 상태를 설명하는 타이밍도이다.
우선, 처음으로 전송되는 데이터 "3"에 대해 송신측의 전송 데이터 제어부(110)는 과거 저장된 데이터를 갖지 않는다. 그러므로 컴프레서(100)와 디컴프레서(400)는 처음 전송되는 "3"이란 데이터를 데이터 제어부(110, 410)의 버퍼(Dual Rail Buffer)에 각각 저장하면서 이중선 버스(200)를 통하여 출력한다.
이후, 다음으로 전송할 데이터가 과거 전송된 데이터와 동일하게 "3"인 경우에 본 발명에 따른 실시예에서 제공하는 동작이 수행되고, 이에 따라 도 5에서와 같은 신호천이 상태가 발생된다.
즉, 두 번째 전송 데이터로서 "3"을 전송하면, 컴프레서(100)의 전송 데이터 제어부(110)는 이전 전송 데이터와 현재 전송 데이터가 동일한지 판별한다.
이 때, 전송 데이터 제어부(110)는 동일 데이터가 전송되는 것으로 판별되면, 그에 따라서 인덱스 제어신호로서 논리적 "1" 즉, HIT 신호선이 "1", MISS 신호선이 "0"인 신호를 출력하고, "3"에 해당하는 값이 출력될 수 있도록 하는 상기 인덱스 신호를 2 개의 이중선 버스(200)를 통하여 디컴프레서(400)로 전송한다.
이 후, 디컴프레서(400)의 인덱스 필터(421)는 이중선 버스(200)를 통해 수신한 상기 인덱스 신호의 후단 전달을 차단한다. 즉, 인덱스 필터(421)는 앤드게이트로 구성되어 MISS 신호선을 통해 전송되는 값이 "0"인 경우, 출력을 디스에이블시킨다. 따라서, 동일 데이터를 반복 전송하는 경우 디컴프레서(400)의 데이터 병합회로(422)로 입력되는 정상 데이터는 모두 필터링된다.
그리고, 출력 데이터 제어부(410)는 인덱스 제어신호(MISS, HIT)가 논리적 "1"인 상태이므로, 동일한 데이터가 반복 전송되는 것으로 판단하고, 수신한 인덱스 신호(실시예에서 "3"에 해당하는 값으로 전송됨)를 참조하여 이전 전송되어 버퍼에 미리 저장된 해당 엔트리의 데이터 "3"을 데이터 병합회로(422)로 출력한다.
다음, 출력 데이터 제어부(410)는 이전 전송 데이터와 동일한 데이터가 출력 데이터 제어부(410)에 저장되어 있으므로, 이중선 버스(200)의 하위 두개의 논리적 신호선을 통해 전송된 인덱스 데이터에 따라 해당 엔트리에 이미 저장되어 있는 데이터를 출력 값으로 출력하며, 데이터 병합회로(422)는 상기 출력 데이터 제어부(410)로부터 출력되는 데이터인 "3"을 출력한다.
상술한 본 발명에 따른 실시예의 동작에서 알 수 있듯이, 본 발명에 따른 실시예는 동일 데이터가 반복 전송되는 경우 전체 이중선 버스(200) 중 하위 제한된 2 비트에 해당되는 이중선 버스(200)를 통해서만 인덱스 데이터가 전송된다.
그러므로, 동일한 데이터가 반복 전송되는 경우 인덱스 신호가 전송되지 않는 이중선 버스(200)에서 신호 천이는 발생되지 않는다. 즉, 도 5에서와 같이 동일한 데이터 반복 전송 시 이중선 버스 D0-0, D0-1, D1-0, D1-1에만 신호천이가 발생되고, 나머지 이중선 버스에는 신호천이가 발생되지 않는다.
따라서, 본 발명의 비동기식 이중선 버스를 이용한 데이터 전송 장치 및 그 방법에 의하면 비동기식 이중선 버스를 통하여 전송측이 동일 데이터를 이어서 전송하는 경우 데이터를 전송하는 이중선 버스의 수를 제한하고, 인덱스 데이터를 전송함으로써 신호 전송을 위한 스위칭 동작이 줄어드는 것(최대 75％ 정도)이 가능하며, 그에 따른 전원 소모량도 절감(최대 25％ 내지 30％ 정도)되는 효과가 있다.
도 1은 종래의 전송 데이터 표현법을 설명하는 타이밍도,
도 2는 종래의 비동기식 이중선 버스를 이용한 데이터 전송에서 동일 데이터가 반복적으로 전송되는 경우의 신호천이 상태를 설명하는 타이밍도,
도 3은 본 발명의 일 실시예에 따른 비동기식 이중선 버스를 이용한 데이터 전송 장치의 블록도,
도 4는 도 3의 데이터 송수신 유니트의 상세 회로도,
도 5는 본 발명의 실시예에 의하여 동일 데이터가 반복적으로 전송되는 경우의 신호천이 상태를 설명하는 타이밍도이다.
< 도면의 주요 부분에 대한 부호의 설명 >
10 : 데이터 송수신 유니트 20: 전송부
30 : 수신부 100 : 컴프레서
110 : 전송 데이터 제어부 121 : 필터
122 : 인덱스 전송부 400 : 디컴프레서
410 : 출력 데이터 제어부 421 : 인덱스 필터
422 : 데이터 병합 회로

Claims (12)

  1. 비동기식 이중선 버스를 이용한 데이터 전송 장치에 있어서,
    이전 전송 데이터를 저장하고 현재 전송할 데이터와 비교하는 전송 데이터 제어부를 구비함으로써 동일 데이터가 반복 전송되는 경우 그에 해당하는 인덱스 신호와 인덱스 제어신호를 출력하며, 상기 비동기식 이중선 버스의 전송측에 구성되는 컴프레서; 및
    이전 전송 데이터를 저장하는 출력 데이터 제어부를 구비함으로써 동일 데이터가 반복 전송되는 경우 상기 컴프레서로부터 인덱스 신호와 상기 인덱스 제어신호가 전달되면 상기 출력 데이터 제어부에 저장된 이전 전송 데이터를 출력하며, 상기 비동기식 이중선 버스의 수신측에 구성되는 디컴프레서;
    를 구비함으로써, 동일 데이터가 반복 전송되는 경우 데이터 전송을 위한 비동기식 이중선 버스 라인의 수가 소정 수 이하로 제한되도록 함을 특징으로 하는 비동기식 이중선 버스를 이용한 데이터 전송 장치.
  2. 제 1 항에 있어서,
    상기 전송 데이터 제어부에서 출력되는 인덱스 신호는 상기 비동기식 이중선 버스 중 제한된 소정 수의 버스 라인을 통하여 상기 출력 데이터 제어부로 전달됨을 특징으로 하는 비동기식 이중선 버스를 이용한 데이터 전송 장치.
  3. 제 1 항에 있어서,
    상기 컴프레서는,
    이전 전송 데이터를 저장하고, 상기 저장된 이전 전송 데이터를 현재 전송할 데이터와 비교하여 동일 데이터가 반복 전송되는 경우 그에 해당하는 상기 인덱스 신호와 인덱스 제어신호를 출력하는 전송 데이터 제어부;
    상기 전송 데이터 제어부로부터의 상기 인덱스 제어신호에 의하여 상기 동기식 이중선 버스를 통한 데이터 전송을 필터링하는 필터; 및
    상기 필터의 후단에 설치되어 상기 전송 데이터 제어부로부터 출력되는 상기 인덱스 신호를 상기 제한된 소정 수의 비동기식 이중선 버스를 통하여 상기 디컴프레서로 전달하는 인덱스 전송부;
    를 구비함을 특징으로 하는 비동기식 이중선 버스를 이용한 데이터 전송 장치.
  4. 제 3 항에 있어서,
    상기 필터는 상기 비동기식 이중선 버스에 각각 대응하는 복수 개의 앤드게이트로 구성됨을 특징으로 하는 비동기식 이중선 버스를 이용한 데이터 전송 장치.
  5. 제 3 항에 있어서,
    상기 인덱스 전송부는 상기 비동기식 이중선 버스에 각각 대응하는 복수 개의 오아게이트로 구성됨을 특징으로 하는 비동기식 이중선 버스를 이용한 데이터 전송장치.
  6. 제 1 항에 있어서,
    상기 디컴프레서는,
    이전 전송 데이터를 저장하고, 동일 데이터가 반복 전송되는 경우의 인덱스 제어신호에 대응하여 상기 인덱스 신호에 해당하는 이전 전송 데이터를 출력하는 출력 데이터 제어부;
    상기 컴프레서로부터 동일 데이터가 반복 전송되는 경우의 인덱스 제어신호가 전송되면, 상기 인덱스 신호가 전송되는 비동기식 이중선 버스의 후단 신호 전송을 필터링하는 인덱스 필터; 및
    상기 출력 데이터 제어부에서 출력되는 데이터와 상기 비동기식 이중선 버스로부터 전송되는 신호를 병합하여 출력하는 데이터 병합 회로;
    를 구비함을 특징으로 하는 비동기식 이중선 버스를 이용한 데이터 전송 장치.
  7. 제 6 항에 있어서,
    상기 인덱스 필터는 상기 비동기식 이중선 버스에 각각 대응하는 복수 개의 앤드게이트로 구성됨을 특징으로 하는 비동기식 이중선 버스를 이용한 데이터 전송 장치.
  8. 제 6 항에 있어서,
    상기 데이터 병합회로는 상기 비동기식 이중선 버스에 각각 대응하는 복수 개의 오아게이트로 구성됨을 특징으로 하는 비동기식 이중선 버스를 이용한 데이터 전송장치.
  9. 제 1 항에 있어서,
    상기 전송 데이터 제어부와 출력 데이터 제어부는 이중선 버스의 전송 데이터를 구분하기 위한 인덱스 신호를 전송하는 인덱스 신호선을 통해 상호 연결됨을 특징으로 하는 비동기식 이중선 버스를 이용한 데이터 전송 장치.
  10. 데이터 전송을 위하여 비동기식 이중선 버스의 전송측에 구비되며 이전 전송 데이터를 저장하는 전송 데이터 제어부를 포함하는 컴프레서와, 데이터 수신을 위하여 수신측에 구비되며 이전 전송 데이터를 저장하는 출력 데이터 제어부를 포함하는 디컴프레서로 구성되는 비동기식 이중선 버스를 이용한 데이터 전송 장치에서의 데이터 전송 방법으로서,
    상기 컴프레서에서의 데이터 전송 과정은,
    상기 전송 데이터 제어부가 현재 전송되는 데이터를 저장하면서 이전 전송 데이터와 비교하는 제 1 단계;
    상기 전송 데이터 제어부가 상기 비교 결과에 따라, 이전 전송 데이터와 현재 전송되는 데이터가 동일한 것으로 판단되면 그에 해당하는 인덱스 제어신호와 인덱스 신호를 생성하는 제 2 단계;
    상기 생성된 인덱스 제어신호에 의하여 상기 비동기식 이중선 버스를 통하여 전송되는 현재 전송 데이터를 필터링하는 제 3 단계; 및
    상기 인덱스 신호와 인덱스 제어신호를 상기 디컴프레서로 전송하는 제 4 단계;
    를 포함하여 이루어지고,
    상기 디컴프레서에서의 데이터 수신 과정은,
    출력 데이터 제어부가 현재 전송되는 데이터를 저장하며, 동일 데이터의 반복 전송에 해당하는 상기 인덱스 제어신호가 수신되면 상기 인덱스 신호를 참조하여 상기 출력 데이터 제어부에 저장된 이전 전송된 데이터를 출력하는 제 5 단계;
    상기 인덱스 제어신호에 의하여 상기 인덱스 신호의 후단 전달을 필터링하는 제 6 단계; 및
    상기 출력 데이터 제어부의 출력 데이터와 상기 컴프레서로부터 전송 전달되는 데이터를 병합하여 출력하는 제 7 단계;
    를 포함하여 이루어짐을 특징으로 하는 비동기식 이중선 버스를 이용한 데이터 전송 방법.
  11. 제 10 항에 있어서,
    상기 제 4 단계에서, 상기 컴프레서는 상기 인덱스 신호를 상기 비동기식 이중선 버스 중 제한된 소정 수의 버스 라인을 통하여 상기 디컴프레서로 전달하는 것을 특징으로 하는 비동기식 이중선 버스를 이용한 데이터 전송 방법.
  12. 제 10 항에 있어서,
    상기 제 7 단계는,
    상기 비동기식 이중선 버스에 각각 대응하며, 이중선 버스 또는 출력 데이터 제어부로부터 전송되는 신호 중 어느 하나를 전송하기 위한 복수 개의 오아게이트(OR GATE)에 의해 이루어짐을 특징으로 하는 비동기식 이중선 버스를 이용한 데이터 전송 방법.
KR1020040010699A 2004-02-18 2004-02-18 비동기식 이중선 버스를 이용한 데이터 전송 장치 및 그방법 KR100617387B1 (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR1020040010699A KR100617387B1 (ko) 2004-02-18 2004-02-18 비동기식 이중선 버스를 이용한 데이터 전송 장치 및 그방법
US10/938,391 US7512190B2 (en) 2004-02-18 2004-09-09 Data transmission apparatus using asynchronous dual-rail bus and method therefor

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020040010699A KR100617387B1 (ko) 2004-02-18 2004-02-18 비동기식 이중선 버스를 이용한 데이터 전송 장치 및 그방법

Publications (2)

Publication Number Publication Date
KR20050082280A true KR20050082280A (ko) 2005-08-23
KR100617387B1 KR100617387B1 (ko) 2006-08-31

Family

ID=34836809

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020040010699A KR100617387B1 (ko) 2004-02-18 2004-02-18 비동기식 이중선 버스를 이용한 데이터 전송 장치 및 그방법

Country Status (2)

Country Link
US (1) US7512190B2 (ko)
KR (1) KR100617387B1 (ko)

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11550982B2 (en) 2015-11-04 2023-01-10 Chronos Tech Llc Application specific integrated circuit interconnect
US10073939B2 (en) 2015-11-04 2018-09-11 Chronos Tech Llc System and method for application specific integrated circuit design
US9977853B2 (en) 2015-11-04 2018-05-22 Chronos Tech Llc Application specific integrated circuit link
US9977852B2 (en) * 2015-11-04 2018-05-22 Chronos Tech Llc Application specific integrated circuit interconnect
US10181939B2 (en) 2016-07-08 2019-01-15 Chronos Tech Llc Systems and methods for the design and implementation of an input and output ports for circuit design
US10331835B2 (en) 2016-07-08 2019-06-25 Chronos Tech Llc ASIC design methodology for converting RTL HDL to a light netlist
US10637592B2 (en) 2017-08-04 2020-04-28 Chronos Tech Llc System and methods for measuring performance of an application specific integrated circuit interconnect
US11087057B1 (en) 2019-03-22 2021-08-10 Chronos Tech Llc System and method for application specific integrated circuit design related application information including a double nature arc abstraction

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5546343A (en) * 1990-10-18 1996-08-13 Elliott; Duncan G. Method and apparatus for a single instruction operating multiple processors on a memory chip
US6152613A (en) * 1994-07-08 2000-11-28 California Institute Of Technology Circuit implementations for asynchronous processors
US6128678A (en) * 1998-08-28 2000-10-03 Theseus Logic, Inc. FIFO using asynchronous logic to interface between clocked logic circuits
US6625163B1 (en) * 1999-04-21 2003-09-23 Nortel Networks Ltd. Collision detection on a differential bus
US6798744B1 (en) * 1999-05-14 2004-09-28 Pmc-Sierra, Inc. Method and apparatus for interconnection of flow-controlled communication
CN1303774C (zh) * 2001-02-24 2007-03-07 国际商业机器公司 数据捕获方法
US20040078608A1 (en) * 2001-04-02 2004-04-22 Ruban Kanapathippillai Method and apparatus for power reduction in a digital signal processor integrated circuit
US20030163627A1 (en) * 2002-02-28 2003-08-28 Deng Brian Tse Enhanced universal serial bus (USB) bus monitor controller
US6816994B2 (en) * 2002-06-21 2004-11-09 Micron Technology, Inc. Low power buffer implementation
US7298762B2 (en) * 2002-11-15 2007-11-20 Terayon Communication Systems, Inc. Method for sharing an upstream among multiple downstreams

Also Published As

Publication number Publication date
US20050180514A1 (en) 2005-08-18
KR100617387B1 (ko) 2006-08-31
US7512190B2 (en) 2009-03-31

Similar Documents

Publication Publication Date Title
JP4426249B2 (ja) 信号伝送装置及び伝送方法
JP4773742B2 (ja) ２線チップ間インターフェース
US20070250652A1 (en) High speed dual-wire communications device requiring no passive pullup components
CN102253913B (zh) 一种对多板卡端口进行状态获取和输出控制的装置
CN101329663A (zh) 一种实现管脚分时复用的装置及方法
US7870318B2 (en) Asynchronous serial communication method and asynchronous serial communication device
US11928066B2 (en) I2C bridge device
EP1332593B1 (en) Pre-emphasis scheme
KR100617387B1 (ko) 비동기식 이중선 버스를 이용한 데이터 전송 장치 및 그방법
US20070247184A1 (en) Serial communications bus with active pullup
US8948209B2 (en) Transmission over an 12C bus
CN103235767B (zh) 一种主从mii管理接口串行通信方法
JP4856090B2 (ja) バス通信システム
KR960006473B1 (ko) 정보 전송 장치 및 방법
US8510485B2 (en) Low power digital interface
US20030112827A1 (en) Method and apparatus for deskewing parallel serial data channels using asynchronous elastic buffers
CN201378316Y (zh) 通用输入/输出接口扩展电路和具有该电路的移动终端
CN113836058A (zh) 一种板卡间数据交换方法、装置、设备及存储介质
CN111208892B (zh) 一种用串行i2c信号对芯片系统实现复位的方法
EP0829095B1 (en) Method and apparatus for reducing latency time on an interface by overlapping transmitted packets
US7358868B2 (en) Method and circuit system for the synchronous transmission of digital signals through a bus
CN109298980A (zh) 一种iic存储芯片共用电路、电子装置及其备用电路切换方法
US20080152026A1 (en) Sender, receiver and method of transferring information from a sender to a receiver
CN116028403B (zh) 基于异步电路的i2c总线电路
KR200309903Y1 (ko) 범용 비동기 송수신기

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20120710

Year of fee payment: 7

FPAY Annual fee payment

Payment date: 20130710

Year of fee payment: 8

LAPS Lapse due to unpaid annual fee