KR20050076429A - Manufacturing method of memory device including dielectric layer - Google Patents
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Abstract
본 발명은 유전체층을 포함하는 메모리 소자 및 그 제조 방법에 관한 것이다. 반도체 기판 및 상기 반도체 기판 상에 형성된 메모리형 트랜지스터를 포함하는 반도체 메모리 소자에 있어서, 상기 메모리형 트랜지스터는 유전체층; 및 상기 유전체층에 분포하며 Si 보다 큰 질량을 지닌 이온을 주입하여 형성된 트랩 사이트;를 포함하는 반도체 메모리 소자를 제공하여, 보다 큰 밀도 분포를 지닌 트랩 사이트를 확보할 수 있다. The present invention relates to a memory device comprising a dielectric layer and a method of manufacturing the same. A semiconductor memory device comprising a semiconductor substrate and a memory transistor formed on the semiconductor substrate, the memory transistor comprising: a dielectric layer; And trap sites formed by injecting ions having a mass greater than Si in the dielectric layer, thereby securing a trap site having a larger density distribution.
Description
본 발명은 반도체 메모리 소자에 관한 것으로, 보다 상세하게는 유전체층을 포함하는 반도체 메모리 소자 제조시 유전체층에 고질량의 이온을 주입하여 트랩 사이트(trap site)를 증가시키는 유전체층을 포함하는 반도체 메모리 소자 및 그 제조 방법에 관한 것이다. BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor memory device, and more particularly, to a semiconductor memory device including a dielectric layer for increasing a trap site by injecting a high mass of ions into the dielectric layer when fabricating a semiconductor memory device including the dielectric layer. It relates to a manufacturing method.
반도체 메모리 소자(Semiconductor Memory Device)의 성능은 정보 저장 용량과 그 정보의 기록 및 소거 속도를 증가시키는데 초점을 맞추어 발전되어 왔다. 반도체 메모리는 회로적으로 연결된 수많은 메모리 단위 셀들을 포함하며, 정보 저장 용량은 단위 면적당 메모리 셀의 수, 즉 메모리 집적도에 비례한다. The performance of semiconductor memory devices has been developed with a focus on increasing information storage capacity and the speed of writing and erasing the information. The semiconductor memory includes a large number of memory unit cells connected in a circuit, and the information storage capacity is proportional to the number of memory cells per unit area, that is, memory density.
일반적인 반도체 메모리 소자, 예를 들어 DRAM(Dynamic Random Access Memory) 메모리 단위 셀은 한 개의 트랜지스터와 한 개의 캐패시터(Capacitor)을 포함한다. 메모리 집적도를 넓히기 위해서는 트랜지스터 또는 캐패시터의 부피를 줄여야 한다. 반도체 메모리 소자의 집적도를 높이기 위해 수많은 연구와 이의 결과로 반도체 공정 기술이 발달하여 왔고, 이러한 높은 집적도를 지닌 반도체가 계속적으로 요구되어 진다. A general semiconductor memory device, for example, a DRAM (Dynamic Random Access Memory) memory unit cell includes one transistor and one capacitor. To increase memory density, the volume of transistors or capacitors must be reduced. In order to increase the integration density of semiconductor memory devices, a number of studies and the result of the development of semiconductor processing technology have been developed, and a semiconductor having such a high integration is continuously required.
이러한 요구를 충족시키기 위해, 트랜지스터 상부에 GMR 또는 TMR 형태의 데이타 저장 매체를 포함하여 종래의 메모리 소자와 다른 반도체 메모리 소자들이 개발되고 있으며, 최근에 터널링 산화층, 유전체층 및 블로킹 산화층의 구조를 지닌 소노스(SONOS) 메모리 소자가 소개되었다. To meet this demand, semiconductor memory devices other than conventional memory devices have been developed, including data storage media in the form of GMR or TMR on transistors, and recently, Sonos having the structure of tunneling oxide layer, dielectric layer and blocking oxide layer. (SONOS) Memory devices have been introduced.
도 1에는 소노스 메모리 소자의 일반적인 형태가 도시되어 있다. 도 1을 참조하면 다음과 같다. 제 1 극성으로 도핑된 반도체 기판(11)이 마련되며, 반도체 기판(11)의 양측부에는 제 2 극성으로 도핑된 소스(12a) 및 드레인(12b)이 마련되어 있다. 여기서 상기 제 1 극성이 p 형인 경우, 제 2 극성은 n 형으로 설정된다. 소스(12a) 및 드레인(12b) 사이의 반도체 기판(11)에는 채널 영역(13)이 설정된다. 이와 같은 채널 영역(13) 상부에는 게이트 적층물(14)이 형성되어 있다. 일반적인 소노스 메모리 소자의 게이트 적층물(14)은 터널링 산화층(15), 질화물(Si3N4)로 이루어진 유전체층(16), 블로킹 산화층(17) 및 전도체로 이루어진 게이트 전극층(18)이 순차적으로 적층된 형태를 지니고 있다.1 illustrates a general form of a Sonos memory device. Referring to Figure 1 as follows. The semiconductor substrate 11 doped with the first polarity is provided, and the source 12a and the drain 12b doped with the second polarity are provided at both sides of the semiconductor substrate 11. Here, when the first polarity is p type, the second polarity is set to n type. The channel region 13 is set in the semiconductor substrate 11 between the source 12a and the drain 12b. The gate stack 14 is formed on the channel region 13. The gate stack 14 of the general Sonos memory device includes a tunneling oxide layer 15, a dielectric layer 16 made of nitride (Si 3 N 4 ), a blocking oxide layer 17, and a gate electrode layer 18 made of a conductor. It has a stacked form.
터널링 산화층(15)은 그 하부에서 소스(12a) 및 드레인(12b)와 접촉해 있으며, 유전체층(16)에는 결정 결함이 소정 밀도로 분포한 트랩 사이트를 포함하고 있다. 이와 같은 소노스 메모리의 정보 기록은 소정의 전압이 인가되어 터널링 산화층(15)을 통과한 전자들이 유전체층(16)의 트랩 사이트에 트랩되면서 이루어진다. 블로킹 산화층(17)은 전자들이 유전체층(16)의 트랩 사이트에 트랩되는 과정에서 게이트 전극층(18)으로 빠져 나가는 것을 차단하는 역할을 한다. 소노스 메모리 소자의 문턱 전압(Vth)(threshold voltage)은 유전체층(16)에 전자가 트랩된 경우와 트랩되지 않은 경우에 따라 변하게 된다.The tunneling oxide layer 15 is in contact with the source 12a and the drain 12b at the bottom thereof, and the dielectric layer 16 includes trap sites in which crystal defects are distributed at a predetermined density. The information recording of the sonos memory is performed by applying a predetermined voltage to trap electrons passing through the tunneling oxide layer 15 at the trap site of the dielectric layer 16. The blocking oxide layer 17 serves to block the electrons from escaping to the gate electrode layer 18 while being trapped at the trap site of the dielectric layer 16. The threshold voltage (V th ) of the sonos memory device is changed depending on whether electrons are trapped in the dielectric layer 16 and when they are not trapped.
이와 같은 소노스 메모리 소자의 경우, 유전체층(16)의 경우, 트랩 사이트의 밀도가 매우 중요한 요소이다. 통상적으로 유전체층(16)에는 질화막 또는 이를 대체한 고유전율을 지니는 절연막이 사용된다. 그러나, 일반적인 유전체층을 포함하는 트랜지스터 형태의 메모리 소자는 소스 및 드레인에 도핑된 불순물을 활성화시키기 위해 고온에서 열처리를 하게되어 유전체층을 형성하는 물질도 결정화가 된다. 이 경우, 유전체층 내부의 트랩 사이트가 현저하게 감소하는 문제가 생긴다. 이에 따라 유전체층의 표면 거칠기가 커지고, 메모리 소자의 구동시 중요한 특성인 정보 유지 기간을 의미하는 리텐션(retention) 특성이 나타빠지 문제점이 있다. In the case of such a sonos memory element, in the dielectric layer 16, the density of the trap sites is a very important factor. Typically, a dielectric film or an insulating film having a high dielectric constant is used as the dielectric layer 16. However, a transistor type memory device including a dielectric layer is heat-treated at a high temperature to activate impurities doped in the source and drain, so that the material forming the dielectric layer is also crystallized. In this case, there arises a problem that the trap site inside the dielectric layer is significantly reduced. As a result, the surface roughness of the dielectric layer is increased, and retention characteristics, which represent information retention periods, which are important characteristics when driving a memory device, appear to be lost.
본 발명에서는 상기 종래 기술의 문제점을 해결하기 위하여, 트랜지스터형 메모리 소자를 제조함에 있어서, 게이트 구조물에 포함되는 유전체층의 트랩 사이트 밀도를 근본적으로 증가시키는 방법을 제공하는 것을 목적으로 한다. An object of the present invention is to provide a method for fundamentally increasing the trap site density of a dielectric layer included in a gate structure in manufacturing a transistor type memory device in order to solve the problems of the prior art.
본 발명에서는 상기 목적을 달성하기 위하여, 반도체 기판 및 상기 반도체 기판 상에 형성된 메모리형 트랜지스터를 포함하는 반도체 메모리 소자에 있어서,In the present invention, in order to achieve the above object, a semiconductor memory device comprising a semiconductor substrate and a memory transistor formed on the semiconductor substrate,
상기 메모리형 트랜지스터는 유전체층; 및The memory transistor includes a dielectric layer; And
상기 유전체층에 분포하며 Si 보다 큰 질량을 지닌 이온을 주입하여 형성된 트랩 사이트;를 포함하는 반도체 메모리 소자를 제공한다. And a trap site formed by injecting ions having a mass greater than Si and distributed in the dielectric layer.
본 발명에 있어서, 상기 메모리형 트랜지스터는 제 1 절연층, 유전체층, 제 2 절연층 및 게이트 전극층이 순차적으로 적층된 구조가 될 수 있다. In the present invention, the memory transistor may have a structure in which a first insulating layer, a dielectric layer, a second insulating layer, and a gate electrode layer are sequentially stacked.
본 발명에 있어서, 상기 제 1 절연층은 터널링 산화층이며, 제 2 절연층은 블로킹 산화층으로서 각각 산화물을 포함한 구조가 될 수 있다. In the present invention, the first insulating layer is a tunneling oxide layer, the second insulating layer may be a structure containing an oxide as a blocking oxide layer, respectively.
본 발명에 있어서, 상기 제 1 절연층은 SiO2를 포함하여 형성되며, 상기 유전체층은 Si3N4를 포함하여 형성된 구조가 될 수 있다.In the present invention, the first insulating layer may be formed to include SiO 2 , and the dielectric layer may have a structure formed to include Si 3 N 4 .
본 발명에 있어서, 상기 유전체층은 질화물의 단층막이거나, 질화물 및 금속과 질화물의 화합물을 교대로 형성시킨 다층막 구조로 형성될 수 있다. In the present invention, the dielectric layer may be a single layer film of nitride, or may be formed of a multilayer film structure in which nitride, a compound of metal and nitride are alternately formed.
또한, 본 발명에서는 (가) 반도체 기판 상에 유전체층을 포함하는 메모리형 트랜지스터를 형성하는 단계; 및 (나) 상기 반도체 기판의 양측상부에 소스 및 드레인을 형성하는 단계;를 포함하는 반도체 메모리 소자의 제조 방법에 있어서,In addition, the present invention includes the steps of (a) forming a memory transistor including a dielectric layer on a semiconductor substrate; And (b) forming a source and a drain on both sides of the semiconductor substrate.
상기 유전체층에 Si 보다 큰 질량을 지닌 물질의 이온을 주입하는 단계;를 포함하는 반도체 메모리 소자의 제조 방법을 제공한다.And implanting ions of a material having a mass greater than Si into the dielectric layer.
본 발명에 있어서, 상기 메모리형 트랜지스터는 제 1 절연층, 유전체층, 제 2 절연층 및 게이트 전극층을 포함하는 구조로 형성시킬 수 있다. In the present invention, the memory transistor may be formed in a structure including a first insulating layer, a dielectric layer, a second insulating layer, and a gate electrode layer.
본 발명에 있어서 상기 (가) 단계는.(A) step in the present invention.
상기 반도체 기판 상에 제 1 절연층을 형성시키는 단계;Forming a first insulating layer on the semiconductor substrate;
상기 제 1 절연층 상에 유전층을 형성하는 단계;Forming a dielectric layer on the first insulating layer;
상기 유전체층에 대해 Si 보다 큰 질량을 지닌 물질의 이온을 주입하여 트랩 사이트를 증가시키는 단계;Implanting ions of a material having a mass greater than Si into the dielectric layer to increase trap sites;
상기 유전체층 상에 제 2 절연층을 형성하는 단계; 및Forming a second insulating layer on the dielectric layer; And
상기 제 2 절연층 상에 게이트 전극층을 형성하는 단계;를 포함하여 형성시킬 수 있다. And forming a gate electrode layer on the second insulating layer.
이하, 도면을 참조하여 본 발명에 의한 유전체층을 포함하는 메모리 소자의 제조 방법에 대해 보다 상세히 설명하고자 한다. Hereinafter, a method of manufacturing a memory device including a dielectric layer according to the present invention will be described in detail with reference to the accompanying drawings.
본 발명에 의한 유전체층을 포함하는 메모리 소자의 제조 방법은 소노스 메모리 소자에만 해당하는 것이 아니고, 발명에 명칭에 개시한 바와 같이 유전체층을 포함하는 모든 메모리 소자를 포함한다. 본 발명자는 특히, 게이트 절연막 구조의 반도체 메모리 소자에 대해 실험하였다. The method of manufacturing a memory device including a dielectric layer according to the present invention is not limited to a sonos memory device, but includes all memory devices including a dielectric layer as disclosed in the present invention. In particular, the inventors have conducted experiments on semiconductor memory devices having a gate insulating film structure.
도 2는 본 발명에 의한 유전체층을 포함하는 메모리 소자의 일실시예를 나타낸 도면이다. 제 1 극성으로 도핑된 반도체 기판(21)이 마련되며, 반도체 기판(21)의 양측부에는 제 2 극성으로 도핑된 소스(22a) 및 드레인(22b)이 마련되어 있다. 여기서 상기 제 1 극성이 p 형인 경우, 제 2 극성은 n 형으로 설정된다. 소스(22a) 및 드레인(22b) 사이의 반도체 기판(21)에는 채널 영역(23)이 설정된다. 채널 영역(23) 상부에는 게이트 적층물(24)이 형성되어 있다. 여기서, 게이트 적층물(24)은 제 1 절연층(25), 유전체층(26a), 제 2절연층(27) 및 전도체로 이루어진 게이트 전극층(28)이 순차적으로 적층된 형태를 지니고 있다. 2 is a diagram illustrating an embodiment of a memory device including a dielectric layer according to the present invention. The semiconductor substrate 21 doped with the first polarity is provided, and the source 22a and the drain 22b doped with the second polarity are provided at both sides of the semiconductor substrate 21. Here, when the first polarity is p type, the second polarity is set to n type. The channel region 23 is set in the semiconductor substrate 21 between the source 22a and the drain 22b. The gate stack 24 is formed on the channel region 23. Here, the gate stack 24 has a form in which a gate electrode layer 28 composed of a first insulating layer 25, a dielectric layer 26a, a second insulating layer 27, and a conductor is sequentially stacked.
여기서, 본 발명에서는 유전체층(26a)에 대해 고질량의 이온을 주입하여 트랩 사이트를 증가시킨 것을 특징으로 한다. 여기서 고질량의 의미는 Si(silicon)에 비해 높은 원자량을 지닌 물질을 의미한다. 유전체층(26a)에 주입하는 것은 Ge, Sn 등 주기율표에서 4가를 갖는 원소들이며, 기타 Si에 비해 높은 원자량을 지니는 금속 이온을 포함한다. 그리고, 유전체층(26a)을 형성시키는 물질은 통상적으로 사용되는 고유전율을 지니는 것으로 종래 반도체 메모리 소자에서 사용되는 것이면 어느 것이나 이용가능하다. 예를 들어, Si3N4와 같은 질화물이나 금속과 산화물 및/또는 질화물의 화합물 형태인 MO, MON 또는 MSiON 형태의 물질을 사용할 수 있다. 여기서, M은 금속을 나타내며, Hf, Zr, Ta, Ti, Ln, La, Ce, Nd, Sm, Eu, Gd, Tb, Dy, Ho, Er, Tm, Yb 또는 Lu 등을 이용할 수 있다. 유전체층(26a)은 단일막 형태 뿐만 아니라, 다층막 구조로 형성시킬 수 있다. 즉, 상기 질화물과 함께 MO, MON 또는 MSiOM 등을 적층시켜 다층막 형태로 형성시킬 수 있다. 그리고, 제 1 절연층(25) 또는 제 2 절연층(27)의 경우에는 소노스 메모리 소자와 같이 산화물(SiO2)로 형성시킬 수 있다.The present invention is characterized in that the trap site is increased by implanting high mass ions into the dielectric layer 26a. Here, the high mass means a material having a higher atomic weight than Si (silicon). Injecting into the dielectric layer 26a is a tetravalent element in the periodic table such as Ge and Sn, and includes metal ions having a higher atomic weight than other Si. The material forming the dielectric layer 26a has a high dielectric constant that is commonly used, and any material may be used as long as it is used in a conventional semiconductor memory device. For example, it is possible to use a material such as MO, MON or MSiON which is in the form of a nitride or a compound of metal and oxide and / or nitride, such as Si 3 N 4 . Here, M represents a metal, and Hf, Zr, Ta, Ti, Ln, La, Ce, Nd, Sm, Eu, Gd, Tb, Dy, Ho, Er, Tm, Yb or Lu may be used. The dielectric layer 26a can be formed not only in a single film form but also in a multilayer film structure. That is, the nitride, MO, MON or MSiOM and the like can be laminated to form a multilayer film. In the case of the first insulating layer 25 or the second insulating layer 27, it may be formed of an oxide (SiO 2 ) like the sonos memory device.
이와 같은 본 발명에 의한 유전체층을 포함하는 메모리 소자의 제조 방법을 도 3a 내지 도 3h에 순차적으로 나타내었으며, 이를 참조하여 상세히 설명하면 다음과 같다. Such a method of manufacturing a memory device including a dielectric layer according to the present invention is shown sequentially in FIGS. 3A to 3H, which will be described in detail with reference to the following.
도 3a를 참조하면, 먼저 제 1 극성으로 도핑된 반도체 기판(21) 상에 제 1 절연층(25)을 형성시킨다. 여기서 제 1 절연층(25)은 통상 사용하는 것을 이용할 수 있으며, 소노스 메모리 소자의 경우 SiO2 등으로 형성시킨다. 그리고, 도 3b에 나타낸 바와 같이 제 1 절연층(25) 상부에 유전체층(26a)을 형성시킨다. 이와 같은 유전체층(26a)은 고유전율을 지닌 물질을 사용하며, 질화물 등을 사용할 수 있다. 즉, Si3N4와 같은 질화물이나 금속과 산화물 및/또는 질화물의 화합물 형태인 MO, MON 또는 MSiON 형태의 물질을 사용할 수 있다. 또한, 유전체층(26a)은 상기 질화물 및 질화물과 금속의 화합물을 순차적으로 적층하여 다층막 형태로 형성될 수 있다.Referring to FIG. 3A, first, a first insulating layer 25 is formed on a semiconductor substrate 21 doped with a first polarity. Here, the first insulating layer 25 may be one that is usually used, and in the case of a sonos memory device, the first insulating layer 25 may be formed of SiO 2 or the like. As shown in FIG. 3B, a dielectric layer 26a is formed over the first insulating layer 25. As the dielectric layer 26a, a material having a high dielectric constant may be used, and nitride or the like may be used. That is, a material such as MO, MON or MSiON in the form of a nitride or a compound of metal and oxide and / or nitride such as Si 3 N 4 can be used. In addition, the dielectric layer 26a may be formed in the form of a multilayer by sequentially stacking the nitride, the compound of the nitride, and the metal.
그리고 나서, 도 3c에 나타낸 바와 같이, 고질량의 물질을 이온 주입시켜 유전체층(26a)에 트랩 사이트를 증가시키는 공정을 하게된다. 본 발명자는 유전체층(26a)에 다양한 물질을 이온 주입 에너지를 변화시면서 실험을 실시하였다. 이와 같은 이온 주입에 의한 트랩 사이트(trap site)를 증가시키는 공정의 효과를 얻기 위해서는 주입되는 이온이 유전체층(26a)에 고르게 분포되며, 그 하부의 제 1 절연층(25)에 영향을 미치지 않는 것이 바람직하다. 이와 같은 실험 결과 Si 이온 이상의 질량을 지닌 물질을 이온 주입하여 트랩 사이트를 증가시키는 것이 효과적인 결과를 나타내었다. Then, as shown in FIG. 3C, a process of increasing the trap site in the dielectric layer 26a by ion implanting a high mass of material is performed. The inventors experimented with varying ion implantation energy of various materials in the dielectric layer 26a. In order to obtain the effect of the process of increasing the trap site by the ion implantation, the implanted ions are evenly distributed in the dielectric layer 26a and do not affect the first insulating layer 25 below. desirable. As a result of this experiment, it is effective to increase the trap site by ion implantation of a material having a mass of Si ion or more.
이를 도 4a 및 도 4b를 참조하여 설명하면 다음과 같다. 도 4a는 상대적으로 가벼운 질량을 지닌 이온을 유전체층(26a)에 이온 주입하는 경우의 이온 이동 경로를 나타낸 도면이다. 주입되는 이온의 질량이 Si에 비해 가벼운 경우에는 대부분의 주입 에너지를 전자 충돌에 의해 잃기 때문에 유전체층(26a)의 깊은 영역까지 침투가 가능하다. 따라서, 상대적으로 트랩 사이트를 형성시키는 영역(42) 형성이 좁고 깊게 이루어지게 되므로 효과적인 트랩 사이트 형성이 잘 되지 않는다. 이에 반해, 도 4b에 나타낸 바와 같이 상대적으로 무거운 질량의 이온을 유전체층(26a)에 주입시킨 경우에는 대부분의 주입 에너지를 원자 충돌에 의해 잃기 때문에 유전체층(26a)의 깊은 영역까지 침투가 여렵게 된다. 따라서, 상대적으로 트랩 사이트를 형성시키는 영역(44) 형성이 넓고, 얇게 이루어지게 되므로 효과적인 트랩 사이트 형성이 잘되는 장점이 있다. This will be described with reference to FIGS. 4A and 4B. FIG. 4A is a view showing an ion migration path in the case of ion implanting ions having a relatively light mass into the dielectric layer 26a. If the implanted ion is lighter than Si, most of the implanted energy is lost by electron collision, so that it can penetrate into the deep region of the dielectric layer 26a. Therefore, since the formation of the region 42 forming the trap site is made relatively narrow and deep, effective trap site formation is not good. On the other hand, as shown in Fig. 4B, when a relatively heavy mass of ions are injected into the dielectric layer 26a, most of the implanted energy is lost by atomic collision, making it difficult to penetrate to the deep region of the dielectric layer 26a. Therefore, since the formation of the region 44 forming the trap site is relatively large and thin, there is an advantage that the effective trap site formation is well performed.
이에 관해 상대적으로 가벼운 질량을 지닌 Si 이온을 유전체층(26a)에 대한 이온 주입을 한 것을 도 5a 내지 도 5d에 그래프로 나타내었다. 도 5a 내지 도 5d는 Si 이온을 Si3N4 유전체층에 이온 주입 에너지를 변화시키면서 실험한 것을 나타낸 것이다. 각 도면에서는 3가지 그래프를 나타냈으며, 첫번째 그래프는 Si3N4 유전체층의 깊이 방향으로의 Si 이온의 주입 궤도를 나타낸 것이며, 두번째 그래프는 Si 이온의 충돌이 일어난 분포를 나타낸 것이며, 3번째 그래프는 주입된 이온의 분포를 나타낸 것이다. 도 5a 내지 도 5d는 Si 이온의 주입 에너지(가속 에너지)를 0.8keV, 1keV, 1.25keV 및 1.5keV로 변화시키면서 측정한 것이다.In this regard, the ion implantation into the dielectric layer 26a with relatively light mass of Si ions is shown graphically in FIGS. 5A to 5D. 5A to 5D illustrate experiments of Si ions with varying ion implantation energy in the Si 3 N 4 dielectric layer. Each graph shows three graphs. The first graph shows the implant trajectories of Si ions in the depth direction of the Si 3 N 4 dielectric layer, and the second graph shows the distribution of Si ions collided. The distribution of implanted ions is shown. 5A to 5D are measured while changing the implantation energy (acceleration energy) of Si ions to 0.8 keV, 1 keV, 1.25 keV and 1.5 keV.
이를 살펴보면, 낮은 에너지(0.8keV, 1keV)로 주입한 경우에만 Si 이온이 Si3N4 유전체층에만 분포하게 되며, 그 이상의 에너지로 주입한 경우 Si3 N4 유전체층 보다 깊게 SiO2 산화층까지 Si 이온이 침투하는 것을 알 수 있다. 따라서, Si 이온의 경우 1keV 이하의 에너지 범위에서 이온 주입 공정을 해야함을 알 수 있다. 그러나 이 경우, Si3N4 유전체층에 형성시키는 트랩 사이트의 양이 작아, 그 효율성이 크게 떨어지는 단점이 생기게 된다. 1keV 보다 높은 에너지인 1.25 및 1.5keV에서 Si 이온을 Si3N4 유전체층에 주입한 경우 보다 많은 트랩 사이트를 형성시킬 수 있으나, 트랩 사이트가 Si3N4 유전체층 하부의 SiO2 절연층까지 형성되어 원하는 효과를 나타낼 수 없다.Looking at it, the low energy (0.8keV, 1keV) to when the injection is only the Si ions are distributed only Si 3 N 4 dielectric layer, when injected into the higher energy ions to the Si oxide layer deeper than SiO 2 Si 3 N 4 dielectric layer It can be seen that it penetrates. Therefore, it can be seen that the ion implantation process must be performed in the energy range of 1 keV or less for Si ions. In this case, however, the amount of trap sites formed in the Si 3 N 4 dielectric layer is small, which causes a disadvantage in that the efficiency is greatly reduced. In the case of implanting Si ions into the Si 3 N 4 dielectric layer at 1.25 and 1.5 keV, which is higher than 1 keV, more trap sites can be formed, but trap sites are formed up to the SiO 2 insulating layer under the Si 3 N 4 dielectric layer. It can not be effective.
도 6a 내지 도 6d는 Si3N4 유전체층에 Ge 이온을 주입한 경우의 주입된 이온의 궤도, 충돌 영역 밀도 및 주입된 이온의 분포를 나타낸 도면이다. 여기서 살펴볼 수 있듯이, 대부분의 Ge 이온들이 0.8keV, 1keV, 1.25keV 및 1.5keV의 모든 범위에서 이온 주입된 경우, Si3N4 유전체층에 집중적으로 분포하는 것을 알 수 있다. 즉, 도 5d와 같이 1.5keV의 에너지로 Ge 이온을 Si3N4 유전체층에 주입한 경우에도 대부분의 Ge 이온들의 궤적이 Si3N4 유전체층에 분포하고 있으며, 충돌 영역 및 주입 Ge 이온 분포도 Si3N4 유전체층에 거의 대부분 나타나는 것을 알 수 있다. 따라서, Ge 이온의 경우 넓은 범위의 가속 에너지 영역에서 사용 가능함을 알 수 있다.6A to 6D are diagrams showing the trajectory, impingement density of implanted ions, and distribution of implanted ions when Ge ions are implanted into a Si 3 N 4 dielectric layer. As can be seen here, it can be seen that most Ge ions are concentrated in the Si 3 N 4 dielectric layer when ion implanted in all ranges of 0.8keV, 1keV, 1.25keV and 1.5keV. That is, even when Ge ions are injected into the Si 3 N 4 dielectric layer with an energy of 1.5 keV as shown in FIG. 5D, the traces of most Ge ions are distributed in the Si 3 N 4 dielectric layer, and the collision region and the implanted Ge ion distribution are Si 3. It can be seen that almost all appear in the N 4 dielectric layer. Accordingly, it can be seen that Ge ions can be used in a wide range of acceleration energy regions.
도 7a 및 도 7b는 상대적으로 높은 이온 주입 에너지인 1.25 및 1.5keV에서 주입된 Sn 이온의 Si3N4 유전체층 내부로의 운동 궤적, 충돌 영역 밀도 및 주입된 이온의 분포를 나타낸 그래프이다. Sn은 Si 및 Ge에 비해 높은 질량을 지닌 원소이다. 도 7a 및 도 7b를 참조하면, 주입된 Sn 이온의 분포가 거의 대부분 Si3N4 유전체층에 분포하고 있으며, Sn 이온에 의한 Si3N4 유전체층에 형성된 트랩 사이트의 밀도도 매우 높은 것을 알 수 있다. 이와 같은 결과는 도 4a 및 도 4b에 나타낸 바와 같이, Si에 비해 상대적으로 무거운 물질의 경우, Si3N4 유전체층에 주입된 경우, 침투 깊이는 깊지 않으며, 상대적으로 충돌된 범위는 매우 넓기 때문에 발생하게 되는 것이다.7A and 7B are graphs showing the motion trajectory, impact region density and distribution of implanted ions of Sn ions implanted at 1.25 and 1.5 keV, which are relatively high ion implantation energies, into the Si 3 N 4 dielectric layer. Sn is an element having a higher mass than Si and Ge. When FIG. 7a and FIG. 7b, the distribution of the injected Sn ions and the most distributed in the Si 3 N 4 dielectric layer, also the density of trap sites formed on the Si 3 N 4 dielectric by Sn ions can be seen that very high . 4A and 4B show that the relatively heavier material than Si, when injected into the Si 3 N 4 dielectric layer, does not have a deep penetration depth and a relatively large collision range. It is done.
도 8a 내지 도 8c는 다양한 원소를 유전체층에 주입한 경우의 실험 결과를 나타낸 그래프이다. 이는 Si 기판 상에, 약 2nm의 SiO2 절연층을 형성시키고, 상기 절연층 상부에 약 7nm 두께의 Si3N4 유전체층을 형성시킨 다음, 상기 유전체층에 대해 0.9 내지 3.0eV의 가속 에너지로 Si, Ge, Sn, La 및 Hf을 이온 주입시킨 뒤, 발생하는 트랩 사이트의 양 및 주입된 각 이온의 분포를 나타낸 것이다.8A to 8C are graphs showing experimental results when various elements are injected into a dielectric layer. This forms a SiO 2 insulating layer of about 2 nm on the Si substrate, a Si 3 N 4 dielectric layer having a thickness of about 7 nm on top of the insulating layer, and then a Si, an acceleration energy of 0.9 to 3.0 eV for the dielectric layer. After ion implantation of Ge, Sn, La, and Hf, the amount of trap sites generated and the distribution of each implanted ion are shown.
도 8a를 참조하면, 여러가지 종류의 이온을 유전체층 상부에 대해 이온 주입 공정을 실시한 결과, 동일한 주입 에너지에서는 원소의 질량이 무거울수록 발생하는 트랩 사이트의 양이 증가하는 것을 알 수 있다. 또한, 이온 주입 공정의 가속 에너지를 증가시킬수록 발생하는 트랩 사이트의 양이 증가하는 것을 확인 할 수 있다. Referring to FIG. 8A, as a result of performing an ion implantation process of various kinds of ions on the upper portion of the dielectric layer, it can be seen that the greater the mass of the element, the greater the amount of trap sites generated at the same implantation energy. In addition, it can be seen that the amount of trap sites generated increases as the acceleration energy of the ion implantation process increases.
도 8b에는 상기 도 8a와 같은 도면에서 이온 주입에 의해 SiO2 절연층과 Si3N4 유전체층의 계넘을 넘어서, SiO2 절연층 및 Si 기판 영역까지 주입되는 경우의 가속 이온들을 눈금으로 표시한 것이다. 일반적으로 이온 주입 가속 에너지가 커지게 되면 깊은 영역까지 주입 이온이 침투하게 된다. 여기서, Si의 경우에는 상대적으로 낮은 가속 에너지에 의해서도 Si3N4 유전체층과 SiO2 절연층 계면보다 깊이 주입되는 것을 확인할 수 있다. 그러나, Si 보다 큰 질량을 가진 원소들의 경우에는 매우 높은 가속 에너지 상태에서만 유전체층과 절연층 계면 보다 깊이 주입되는 것을 알 수 있다. 도 8c는 이온 주입에 의해 Si 이온을 Si3N4 유전체층에 주입하는 경우의 이온 분포를 나타낸 그래프이다. 여기서 나타냈듯이, Si 이온의 경우 가속 에너지를 조금만 높여도 깊은 영역까지 주입되며, 심지어 Si 웨이퍼 영역까지 주입되는 것을 확인할 수 있다.In FIG. 8B, acceleration ions in the case of implanting the SiO 2 insulating layer and the Si substrate region beyond the SiO 2 insulating layer and the Si 3 N 4 dielectric layer by ion implantation in the same drawing as that of FIG. 8A are indicated by scales. . In general, when ion implantation acceleration energy increases, implantation ions penetrate into the deep region. Here, in the case of Si, it can be seen that even with a relatively low acceleration energy is injected deeper than the interface between the Si 3 N 4 dielectric layer and SiO 2 insulating layer. However, it can be seen that the elements having a mass larger than Si are injected deeper than the interface between the dielectric layer and the insulating layer only at a very high acceleration energy state. 8C is a graph showing ion distribution when Si ions are implanted into a Si 3 N 4 dielectric layer by ion implantation. As shown here, in the case of Si ions, even a small increase in acceleration energy is injected into the deep region, and even the Si wafer region can be confirmed.
도 9a 및 도 9b는 Ge 이온을 2eV의 가속 전압으로 유전체층에 이온 주입을 한 경우의 시편 깊이에 따른 결함, 즉 트랩 사이트의 분포를 나타낸 것이다. 여기서, 도 9a의 경우, 유전체층을 Si3N4 단층막으로 형성시킨 것이며, 도 9b의 경우, 유전체층을 Si3N4, SiO2 등의 다층막으로 형성시키고, 도 9a의 Si 3N4 유전체막의 두께와 도 9b의 다층막 구조의 유전체층의 총 두께를 동일하게 제조한 것이다. 이 두가지의 경우를 비교하면, 도 9a의 단층의 유전체층에 Ge 이온을 주입한 경우에 형성된 결함의 영역이 Si3N4 유전체층과 SiO2 절연층의 계면 하부에도 생성되는 것을 알 수 있다. 그러나 , 도 9b의 경우 주입된 Ge 이온의 결함은 거의 다층 구조의 유전체층에 한정되는 것을 알 수 있다. 이를 정리하면, 유전체층을 다층으로 형성한 것이 단층으로 형성한 경우에 비해 주입되는 이온의 종류 및 가속 에너지 영역이 더 넓으므로 보다 바람직한 결과를 나타낸다.9A and 9B show the distribution of defects, i.e., trap sites, depending on the specimen depth when Ge ions are implanted into the dielectric layer at an acceleration voltage of 2 eV. Here, in the case of 9a, will that forming the dielectric layer with Si 3 N 4 layer film, in the case of Figure 9b, a dielectric layer of Si 3 N 4, SiO 2, etc. to form a multilayer film, Si 3 N 4 dielectric film of Figure 9a The thickness and the total thickness of the dielectric layer of the multilayer film structure of FIG. 9B are prepared in the same manner. Comparing these two cases, it can be seen that a defect region formed when Ge ions are injected into the dielectric layer of the single layer of FIG. 9A is also generated below the interface between the Si 3 N 4 dielectric layer and the SiO 2 insulating layer. However, in the case of FIG. 9B, it can be seen that the defects of the implanted Ge ions are limited to the dielectric layer having a substantially multilayer structure. In summary, since the dielectric layer formed in multiple layers has a wider kind of implanted ions and an accelerated energy region than in the case of forming a single layer, more preferable results are obtained.
도 10a 및 도 10b는 유전체층의 물질을 변화시키면서 이온 주입을 한 것으로, 도 10a의 경우, 유전체층으로 Si3N4를 사용한 것이고, 도 10b의 경우 유전체층으로 HfO2를 사용한 것이다. 유전체층의 물질을 달리한 경우에는 각 물질의 유전율이 다르기 때문에 높은 유전율을 지닌 고유전 박막의 경우 콕스(Cox) 값 대비 물리적인 증착 두께를 더 증가시킬 수 있다. HfO2의 경우 Si3N4에 비해 더 높은 유전율을 지니며, 이에 따라 형성시킨 유전체층의 두께도 도 10b의 경우가 도 10a보다 훨씬 두꺼운 것을 알 수 있다. 도 10a의 경우 전체적인 기판/제 1절연층/유전체층의 두께가 150Å이며, 도 10b의 전체 두께는 280Å이므로, 실재로 Si 기판과 SiO2 절연체층의 두께는 상호 동일하게 형성시켰다. 이와 같은 도 10a 및 도 10b를 비교하면, 보다 높은 유전율을 지닌 물질을 이용하여 유전체층을 형성시키는 것이 더 나은 결과를 나타내는 것을 알 수 있다.10A and 10B illustrate ion implantation while changing the material of the dielectric layer. In FIG. 10A, Si 3 N 4 is used as the dielectric layer, and HfO 2 is used as the dielectric layer in FIG. 10B. In the case of different materials of the dielectric layer, the dielectric constant of each material is different, so that a high dielectric constant thin film may further increase the physical deposition thickness compared to the Cox value. HfO 2 has a higher dielectric constant than Si 3 N 4 , and thus, the thickness of the dielectric layer formed in FIG. 10B is much thicker than that of FIG. 10A. In the case of FIG. 10A, since the overall substrate / first insulating layer / dielectric layer has a thickness of 150 GPa and the total thickness of FIG. 10B is 280 GPa, the thicknesses of the Si substrate and the SiO 2 insulator layer are actually the same. 10A and 10B, it can be seen that forming a dielectric layer using a material having a higher permittivity yields better results.
이와 같은 유전체층에 이온 주입에 의해 트랩 사이트를 형성시키는 경우 다음과 같은 결론을 내릴 수 있다. 첫째, Si 보다 상대적으로 큰 질량을 지닌 물질을 유전체층에 이온 주입하는 것이 바람직하다. 둘째, 유전체층은 단층막보다는 다층막으로 형성시킨 것이 바람직하다. 세째, 유전체층을 형성시키는 물질은 보다 높은 유전율을 지닌 물질을 사용하여 형성시키는 것이 바람직하다. When trap sites are formed by ion implantation in such a dielectric layer, the following conclusions can be concluded. First, it is desirable to ion implant a material having a mass relatively larger than Si into the dielectric layer. Second, the dielectric layer is preferably formed of a multilayer rather than a single layer. Third, the material for forming the dielectric layer is preferably formed using a material having a higher dielectric constant.
따라서, 도 3c와 같이 유전체층(26a)에 주입하는 이온은 Si 보다 상대적으로 큰 질량을 지닌 물질을 사용하며, 이에 따라, 유전체층(26a)에 집중적으로 높은 밀도 분포를 지니는 트랩 사이트(26b)들이 형성되게 된다. 유전체층(26a)에 대한 큰 질량을 지닌 이온들을 주입하는 공정이 끝나면, 기타의 공정을 종래 기술에 의한 반도체 메모리 소자의 제조 공정을 이용할 수 있다.Thus, as shown in FIG. 3C, the ions implanted into the dielectric layer 26a use a material having a relatively larger mass than that of Si, thereby forming trap sites 26b having a high density distribution concentrated in the dielectric layer 26a. Will be. After the process of implanting ions having a large mass to the dielectric layer 26a is finished, other processes may use a process of manufacturing a semiconductor memory device according to the prior art.
도 3d에 나타낸 바와 같이, 유전체층(26a) 상부에 제 2 절연층(27) 및 게이트 전극층(28)을 순차적으로 도포한다. 여기서, 제 2 절연층(27)의 경우, 제 1 절연층(25)과 동일한 물질을 사용할 수 있으며, 소노스 메모리 소자의 경우 산화물(SiO2)을 이용하여 형성시킬 수 있다. 게이트 전극층(28)은 통상적으로 사용하는 물질을 사용할 수 있으며, Al을 증착시키는 것이 일반적이다.As shown in FIG. 3D, the second insulating layer 27 and the gate electrode layer 28 are sequentially applied on the dielectric layer 26a. In the case of the second insulating layer 27, the same material as that of the first insulating layer 25 may be used, and in the case of the sonos memory device, the second insulating layer 27 may be formed using an oxide (SiO 2 ). The gate electrode layer 28 may be a material commonly used, and Al is generally deposited.
그리고 나서 도 3e에 나타낸 바와 같이 제 1 절연층(25) 내지 게이트 전극층(28)의 양측부를 식각하여 제거함으로써 게이트 구조물(24)을 형성한다. 다음으로 도 3f에 나타낸 바와 같이, 게이트 구조물(24) 양쪽의 반도체 기판(21) 표면에 대해 소정의 물질을 도핑하여 소스(22a) 및 드레인(22b)을 형성시킨다. 이때, 소스(22a) 및 드레인(22b)는 반도체 기판(21)과 반대 극성으로 도핑하며, 반도체 기판(21)이 p형인 경우 소스(22a) 및 드레인(22b)는 n형이 된다. Then, as shown in FIG. 3E, the gate structure 24 is formed by etching and removing both sides of the first insulating layer 25 to the gate electrode layer 28. Next, as shown in FIG. 3F, a predetermined material is doped to the surfaces of the semiconductor substrate 21 on both sides of the gate structure 24 to form the source 22a and the drain 22b. At this time, the source 22a and the drain 22b are doped in the opposite polarity to the semiconductor substrate 21. When the semiconductor substrate 21 is p-type, the source 22a and the drain 22b are n-type.
이와 같은 공정에 의해 완성된 반도체 메모리 소자의 경우, 게이트 전극(28)에 소정의 전압을 인가하면 제 1 절연층(25), 터널링 산화층을 통해 채널(23)에서 전자가 유전체층(26a)로 주입되어 트랩 사이트(26b)에 트랩되는 원리를 이용한다. In the case of the semiconductor memory device completed by such a process, when a predetermined voltage is applied to the gate electrode 28, electrons are injected into the dielectric layer 26a from the channel 23 through the first insulating layer 25 and the tunneling oxide layer. To be trapped by the trap site 26b.
상기한 설명에서 많은 사항이 구체적으로 기재되어 있으나, 그들은 발명의 범위를 한정하는 것이라기보다, 바람직한 실시예의 예시로서 해석되어야 한다. 따라서, 본 발명의 범위는 설명된 실시예에 의하여 정하여 질 것이 아니고 특허 청구범위에 기재된 기술적 사상에 의해 정하여져야 한다. While many details are set forth in the foregoing description, they should be construed as illustrative of preferred embodiments, rather than to limit the scope of the invention. Therefore, the scope of the present invention should not be defined by the described embodiments, but should be determined by the technical spirit described in the claims.
본 발명에 의하면, 유전체층을 포함하는 반도체 메모리 소자의 제조시, 유전체층에 Si 보다 상대적으로 큰 질량의 이온을 주입하여 트랩 사이트의 밀도를 크게 늘이고 유전체층 하부로의 유입을 막을 수 있는 장점이 있다. 유전체층에 주입된 이온에 의해 생성된 결함은 트랩 사이트로서의 역할을 하여, 열처리에 의해서도 그 분포를 유지하여 메모리 소자로서의 우수한 특성을 나타낼 수 있게된다. According to the present invention, in the manufacture of a semiconductor memory device including a dielectric layer, there is an advantage that a large amount of ions can be injected into the dielectric layer to greatly increase the density of the trap site and prevent inflow into the lower portion of the dielectric layer. The defects generated by the ions implanted into the dielectric layer serve as trap sites, thereby maintaining their distribution even by heat treatment, thereby exhibiting excellent characteristics as memory elements.
도 1은 종래 기술에 의한 유전체층을 포함하는 메모리 소자인 소노스 메모리 소자의 일례를 나타낸 도면이다. 1 is a view showing an example of a sonos memory device that is a memory device including a dielectric layer according to the prior art.
도 2는 본 발명에 의해 제조된 유전체층을 포함하는 메모리 소자를 나타낸 도면이다. 2 illustrates a memory device including a dielectric layer fabricated by the present invention.
도 3a 내지 도 3f는 본 발명에 의한 유전체층을 포함하는 메모리 소자의 제조 공정을 나타낸다.3A to 3F illustrate a manufacturing process of a memory device including a dielectric layer according to the present invention.
도 4a 및 도 4b는 유전체층에 이온을 주입하는 경우, 주입된 이온이 유전체층으로의 주입 궤도를 나타낸 도면이다. 4A and 4B illustrate a trajectory for implanting ions into a dielectric layer when ions are implanted into the dielectric layer.
도 5a 내지 도 5d는 메모리 소자의 제조시 유전체층에 실리콘(silicon) 이온 주입시 유전체 표면에서 깊이 방향으로의 실리콘의 궤도, 형성된 결함(defect)의 밀도 및 실리콘 이온의 분포를 나타낸 그래프이다.5A to 5D are graphs showing the trajectory of silicon in the depth direction from the surface of the dielectric, the density of defects formed, and the distribution of silicon ions when silicon ions are implanted into the dielectric layer when the memory device is manufactured.
도 6a 내지 도 6d는 본 발명에 의한 유전체층을 포함하는 메모리 소자의 제조시 유전체층에 게르마늄(Ge) 이온을 주입시 유전체 표면에서 깊이 방향으로의 실리콘의 궤도, 형성된 결함(defect)의 밀도 및 게르마늄 이온의 분포를 나타낸 그래프이다. 6A to 6D illustrate the trajectory of silicon in the depth direction from the surface of the dielectric, the density of defects formed, and the germanium ions at the time of injecting germanium (Ge) ions into the dielectric layer when fabricating a memory device including the dielectric layer according to the present invention. A graph showing the distribution of.
도 7a 및 도 7b는 본 발명에 의한 유전체층을 포함하는 메모리 소자의 제조시 유전체층에 Sn 이온을 주입시 유전체 표면에서 깊이 방향으로의 실리콘의 궤도, 형성된 결함(defect)의 밀도 및 Sn 이온의 분포를 나타낸 그래프이다. 7A and 7B illustrate the trajectory of silicon in the depth direction from the surface of the dielectric, the density of defects formed, and the distribution of Sn ions when Sn ions are implanted into the dielectric layer when fabricating a memory device including the dielectric layer according to the present invention. The graph shown.
도 8a 내지 도 8c는 다양한 원소를 유전체층에 주입한 경우의 실험 결과를 나타낸 그래프이다.8A to 8C are graphs showing experimental results when various elements are injected into a dielectric layer.
도 9a 및 도 9b는 Ge 이온을 2eV의 가속 전압으로 유전체층에 이온 주입을 한 경우의 시편 깊이에 따른 결함, 즉 트랩 사이트의 분포를 나타낸 것이다.9A and 9B show the distribution of defects, i.e., trap sites, depending on the specimen depth when Ge ions are implanted into the dielectric layer at an acceleration voltage of 2 eV.
도 10a 및 도 10b는 유전체층의 물질을 변화시키면서 이온 주입을 한 것으로, 도 10a의 경우, 유전체층으로 Si3N4를 사용한 것이고, 도 10b의 경우 유전체층으로 HfO2를 사용한 것이다.10A and 10B illustrate ion implantation while changing the material of the dielectric layer. In FIG. 10A, Si 3 N 4 is used as the dielectric layer, and HfO 2 is used as the dielectric layer in FIG. 10B.
< 도면의 주요 부분에 대한 부호의 설명 ><Description of Symbols for Main Parts of Drawings>
11, 21... 반도체 기판 12a, 22a... 소스11, 21 ... semiconductor substrate 12a, 22a ... source
12b, 22b... 드레인 13, 23... 채널12b, 22b ... drain 13, 23 ... channel
14, 24... 게이트 구조물 15, 25... 제 1 절연층(터널링 산화층)14, 24 ... Gate structure 15, 25 ... First insulation layer (tunneling oxide)
16, 26a... 유전체층 17, 27... 제 2 절연층(블로킹 산화층)16, 26a ... Dielectric layer 17, 27 ... Second insulating layer (blocking oxide layer)
18, 28... 게이트 전극층18, 28 gate electrode layer
Claims (11)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020040004408A KR20050076429A (en) | 2004-01-20 | 2004-01-20 | Manufacturing method of memory device including dielectric layer |
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| KR1020040004408A KR20050076429A (en) | 2004-01-20 | 2004-01-20 | Manufacturing method of memory device including dielectric layer |
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| KR20050076429A true KR20050076429A (en) | 2005-07-26 |
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ID=37264340
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| KR (1) | KR20050076429A (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100936995B1 (en) * | 2007-12-06 | 2010-01-15 | 한양대학교 산학협력단 | Method for making thin film |
| US8114735B2 (en) | 2006-09-20 | 2012-02-14 | Samsung Electronics Co., Ltd. | Method of manufacturing a non-volatile memory device |
-
2004
- 2004-01-20 KR KR1020040004408A patent/KR20050076429A/en not_active Application Discontinuation
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