KR20050073744A - Thin film transistor, method of the tft, and flat panel display device with the tft - Google Patents
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Abstract
본 발명은, 기판의 일면 상부에 형성된 게이트 전극과, 상기 게이트 전극의 상부에 형성된 반도체 활성층과, 그리고 상기 반도체 활성층 일면 상부에 형성된 소스 및 드레인 전극을 구비하는 박막 트랜지스터에 있어서, 상기 반도체 활성층의 상기 소스 및 드레인 전극을 향한 일면에는 사전 설정된 깊이로 함입된 식각부가 구비되는 것과, 상기 반도체 활성층의, 상기 식각부에 대응하는 영역은 대체적으로 MIC 결정을 갖고, 그 이외의 영역은 대체적으로 MILC 결정을 갖는 것을 특징으로 하는 박막 트랜지스터와, 이를 제조하는 방법 및 이를 구비한 평면 디스플레이 소자, 특히 유기 전계 발광 디스프레이 소자를 제공한다.A thin film transistor comprising a gate electrode formed on an upper surface of a substrate, a semiconductor active layer formed on an upper portion of the gate electrode, and a source and drain electrode formed on an upper surface of the semiconductor active layer, the thin film transistor comprising: One side facing the source and drain electrodes is provided with an etched portion having a predetermined depth, and a region corresponding to the etched portion of the semiconductor active layer generally has a MIC crystal, and other regions generally have a MILC crystal. A thin film transistor, a method of manufacturing the same, and a flat display device having the same, particularly an organic electroluminescent display device, are provided.
Description
본 발명은 박막 트랜지스터 제조 방법에 관한 것으로서, 특히, 금속 유도 결정 방법을 사용하여 반도체 활성층이 결정화된 하부 게이트 구조(bottom gate)의 박막 트랜지스터(Thin-Film Transistor, TFT) 및 이를 제조하는 방법과, 이 박막 트랜지스터를 구비한 평판 디스플레이 소자, 특히 유기 전계 발광 디스플레이 소자(electroluminescent display)에 관한 것이다. BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for manufacturing a thin film transistor, and more particularly, a thin-film transistor (TFT) of a bottom gate structure in which a semiconductor active layer is crystallized using a metal induction crystal method, and a method of manufacturing the same; BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a flat panel display device having this thin film transistor, in particular an organic electroluminescent display.
액정 디스플레이 소자나 유기 전계 발광 디스플레이 소자 등과 같은 평판 디스플레이 소자에는, 이러한 소자들을 구동시키기 위한 구동 박막 트랜지스터 등 다양한 박막 트랜지스터(TFT)가 구비된다. In flat panel display devices such as liquid crystal display devices and organic electroluminescent display devices, various thin film transistors (TFTs) such as driving thin film transistors for driving such devices are provided.
박막 트랜지스터는 게이트 전극, 소스 및 드레인 전극, 그리고 게이트 전극의 구동에 따라 활성화되는 반도체 층을 구비하며, 박막 트랜지스터는 이러한 층들의 적층 순서에 따라 , 상부 게이트 구조(top gate 또는 normal staggered)의 박막 트랜지스터와 하부 게이트 구조(bottom gate 또는 inverted staggered)의 박막 트랜지스터로 분류될 수 있다. 박막 트랜지스터를 구성하는 반도체 층은 대체적으로 실리콘 층으로 이루어지는데, 종래의 기술에 따르면 반도체 활성층을 비정질 실리콘(amorphous silicon, a-Si)으로 구성하였다. 하지만, 비정질 실리콘은, 예를 들어 1㎠/Vs 이하의 낮은 전자 이동도(electron mobility)를 갖는 반면, 다결정 실리콘(poly-silicon)은 약 100㎠/Vs 정도의 전자 이동도를 갖는다는 점과, 점차 소형화됨과 동시에 개구율이 점차 감소하는 기술 추이를 충족시켜야 하는 점에서, 근래에는 비정질 실리콘을 다결정 실리콘으로 결정화하는 기술이 개발되고 있다. The thin film transistor has a gate electrode, a source and a drain electrode, and a semiconductor layer activated by driving of the gate electrode, and the thin film transistor has a top gate or normal staggered thin film transistor according to the stacking order of these layers. And a thin film transistor having a bottom gate structure (bottom gate or inverted staggered). The semiconductor layer constituting the thin film transistor is generally composed of a silicon layer. According to the related art, the semiconductor active layer is composed of amorphous silicon (a-Si). However, amorphous silicon has a low electron mobility of, for example, 1 cm 2 / Vs or less, while poly-silicon has an electron mobility of about 100 cm 2 / Vs. In order to meet the technology trend of decreasing size and gradually decreasing aperture ratio, a technique for crystallizing amorphous silicon into polycrystalline silicon has recently been developed.
상기와 같은 다결정 실리콘을 여러 가지 방법으로 제작할 수 있는데, 이는 다결정 실리콘을 직접 증착하는 방법과, 비정질 실리콘을 증착한 후 결정화하는 방법으로 크게 두 가지로 구분될 수 있다.The polycrystalline silicon as described above may be manufactured by various methods, which may be classified into two methods, a method of directly depositing polycrystalline silicon and a method of depositing amorphous silicon and then crystallizing it.
다결정 실리콘을 직접 증착하는 방법에는 열화학기상증착법(Chemical Vapor Deposition: CVD), Photo CVD, HR(hydrogen radical) CVD, ECR(electron cyclotron resonance) CVD, PE(Plasma Enhanced) CVD, LP(Low Pressure) CVD 등의 방법이 있다.Direct deposition of polycrystalline silicon includes chemical vapor deposition (CVD), photo CVD, hydrogen radical (HR) CVD, electron cyclotron resonance (ECR) CVD, plasma enhanced (CVD) CVD, and low pressure (CVD) CVD. And the like.
한편, 비정질 실리콘을 증착한 후 결정화하는 방법에는 고상결정화(Solid Phase Crystallization: SPC)법, 엑시머 레이저(Excimer Laser Annealing)법, 연속측면고상화(Sequential Lateral Solidification: SLS)법, 금속 유도 결정화(Metal Induced Crystallization: MIC)법, 및 금속 유도 측면 결정화(Metal Induced Lateral Crystallization: MILC)법 등이 있다. Meanwhile, the method of crystallizing amorphous silicon after deposition includes solid phase crystallization (SPC), excimer laser annealing, sequential lateral solidification (SLS), and metal induced crystallization (metal). Induced Crystallization (MIC), and Metal Induced Lateral Crystallization (MILC).
그런데, 상기 고상결정화법은 600℃이상의 고온에서 장시간 유지되어야 하므로 그 실용성이 현저히 떨어진다. However, since the solid phase crystallization method must be maintained at a high temperature of 600 ° C. or more for a long time, its practicality is remarkably inferior.
엑시머 레이저법은 저온 결정화를 이룰 수 있다는 장점이 있으나, 레이저 광선을 광학계를 이용해 넓힘으로써 균일성이 떨어진다는 문제점이 야기된다. The excimer laser method has an advantage of achieving low temperature crystallization, but causes a problem of inferior uniformity by widening the laser beam using an optical system.
연속 측면 고상화법은 비정질 실리콘에 쉐브론 모양의 마스크를 통과한 레이저를 주사하여 비정질 실리콘을 결정화시키면서 국부적인 영역에 다결정 실리콘을 형성하는 방법인 데, 이는 레이저광의 주사를 정교하게 제어하는 데 기술적인 곤란이 따르고, 균일한 특성의 다결정 실리콘 박막을 얻는 데 한계가 있다. Continuous lateral solidification is a method of forming a polycrystalline silicon in a local region while crystallizing the amorphous silicon by scanning the laser through a chevron-shaped mask to the amorphous silicon, which is a technical difficulty in precisely controlling the scanning of the laser light. As a result, there is a limit to obtaining a polycrystalline silicon thin film with uniform characteristics.
한편, 금속 유도 결정화법은 비정질 실리콘의 표면에 금속 박막을 증착한 후 이를 결정화 촉매로 삼아 실리콘막의 결정화를 진행해 나가는 것으로 결정화 온도를 낮출 수 있다는 장점을 갖는다. 그러나, 이 금속 유도 결정화법 또한 다결정질 실리콘막이 금속에 의해 오염되어 있어 이 실리콘 막으로 형성한 박막 트랜지스터 소자의 특성이 불량하게 되며, 형성되는 결정 또한 크기가 작고 무질서한 문제가 있었다.On the other hand, the metal induction crystallization method has the advantage that the crystallization temperature can be lowered by depositing a metal thin film on the surface of the amorphous silicon and using it as a crystallization catalyst to proceed with the crystallization of the silicon film. However, this metal-induced crystallization method also causes the polycrystalline silicon film to be contaminated by metal, resulting in poor characteristics of the thin film transistor element formed from this silicon film, and the crystals formed also have small size and disordered problems.
최근에 이러한 종래 비정질 실리콘 결정화 방법들의 문제를 해결하기 위해 금속과 실리콘이 반응하여 생성된 실리사이드가 측면으로 계속 전파하면서 순차적으로 결정화를 유도하는 금속 유도 측면 결정화법이 제안되고 있다. 이 금속 유도 측면 결정화법은 비정질 실리콘층을 결정화시키기 위해 사용된 금속 성분이 반도체 활성층 영역에는 거의 잔류하지 않고, 형성되는 결정의 크기가 크고 방향성이 있기 때문에 잔류 금속 성분에 의한 전류의 누설 및 기타 전기적 특성의 열화가 없고, 300 내지 500℃의 비교적 저온에서 결정화를 유도할 수 있는 장점이 있다.Recently, in order to solve the problems of the conventional amorphous silicon crystallization methods, a metal-induced side crystallization method which sequentially induces crystallization while silicide generated by reacting metal and silicon continues to propagate to the side has been proposed. This metal-induced lateral crystallization method is characterized by the fact that the metal component used to crystallize the amorphous silicon layer hardly remains in the semiconductor active layer region, and because the crystal is large and directional, the leakage of current due to the residual metal component and other electrical There is no deterioration of the properties, there is an advantage that can induce crystallization at a relatively low temperature of 300 to 500 ℃.
기판 상에 게이트 전극을 형성하고, 절연층을 형성한 후, 게이트 전극 위에 비정질 실리콘 막을 형성하고, 이를 레이저 빔을 사용하여 스캐닝하는 단계로 구성되는 방법이 한국 특허 공보 제 269350호에 개시되어 있는데, 하부 게이트 구조의 박막 트랜지스터를 제조하는 경우, 구조적인 특징으로 인하여 비정질 실리콘 층을 결정화시키는데 엑시머 레이저법을 주로 사용한다. 하지만 이러한 종래 기술에 따른 방법은 공정을 복잡하게 하고 수율을 현저히 저감시킨다는 문제점을 수반한다. A method comprising forming a gate electrode on a substrate, forming an insulating layer, forming an amorphous silicon film on the gate electrode, and scanning the same using a laser beam is disclosed in Korean Patent Publication No. 269350. When manufacturing a thin film transistor having a bottom gate structure, the excimer laser method is mainly used to crystallize the amorphous silicon layer due to its structural features. However, this prior art method entails the problem of complicating the process and significantly reducing the yield.
또한, 종래 기술에 따른 측면 유도 결정화법에 따른 박막 트랜지스터의 제조 방법은 상당한 공정 시간을 요한다는 문제점을 수반한다. 일본 특개평7-58339호에는, 도 1a 및 도 1b에 도시된 바와 같이, 금속 유도 측면 결정화를 이용한 상부 게이트 구조의 박막 트랜지스터 제조 방법이 개시되어 있다. 도 1a 및 도 1b에서, 기판(101) 상에 버퍼층(102)을 형성하고, 개구(100)가 형성된 마스크(103)를 이용하여 개구(100) 영역에 금속층을 도포한 후, 그 상부에 비정질 실리콘 층을 성막하여 어닐링함으로써 비정질 실리콘 층을 다결정 실리콘 층으로 결정화시켰다. 버퍼층(102)의 상부에 도포된 금속층 상부의 영역(105)은 하부의 금속층으로부터 결정화가 이루어지고, 중간 영역(104)은 이들 영역(105)으로부터 결정화가 이루어진다. 즉, 통상적으로 MIC 결정화의 경우 비정질 실리콘 층의 일면 상에 도포되고, 열처리됨으로써 비정질 실리콘 층에 수직한 방향으로 결정화가 진행되는 반면, 측면 유도 결정화는 박막 트랜지스터가 구비되는 기판에 평행한 방향으로 진행한다. 하지만, 박막 트랜지스터의 구조적인 특성상 층에 수직한 방향의 길이, 즉 두께는 Å단위인 반면, 층에 평행한 방향의 길이, 즉 폭은 ㎛ 단위이기 때문에, 층에 평행한 방향으로 진행되는 MILC 결정화는 상당한 시간이 소요된다는 문제점을 필연적으로 수반한다. In addition, the manufacturing method of the thin film transistor according to the side-induced crystallization method according to the prior art is accompanied with the problem that a considerable process time is required. Japanese Patent Laid-Open No. 7-58339 discloses a method of manufacturing a thin film transistor having an upper gate structure using metal induced side crystallization, as shown in FIGS. 1A and 1B. 1A and 1B, a buffer layer 102 is formed on a substrate 101, a metal layer is applied to a region of the opening 100 using a mask 103 having the opening 100 formed thereon, and then an amorphous layer thereon. The amorphous silicon layer was crystallized into a polycrystalline silicon layer by depositing and annealing the silicon layer. The region 105 above the metal layer applied on top of the buffer layer 102 is crystallized from the lower metal layer, and the intermediate region 104 is crystallized from these regions 105. That is, in general, MIC crystallization is applied on one surface of an amorphous silicon layer and heat-treated to crystallize in a direction perpendicular to the amorphous silicon layer, while lateral induction crystallization proceeds in a direction parallel to the substrate on which the thin film transistor is provided. do. However, due to the structural characteristics of the thin film transistor, the length in the direction perpendicular to the layer, that is, the thickness is in units of millimeters, while the length in the direction parallel to the layer, the width, is in the units of µm, so that the MILC crystallization proceeds in the direction parallel to the layer. Inevitably entails a significant time-consuming problem.
본 발명은, 단순한 공정을 통하여 결정 촉매 성분의 미량을 반도체 활성층의 적어도 일부분에 인입시킴으로써 채널 영역을 빠른 시간 내에 MIC 결정화시킨 박막 트랜지스터 및 이를 제조하는 방법과, 이러한 박막 트랜지스터를 구비한 평면 표시 소자, 특히 유기 전계 발광 소자를 제공함을 목적으로 한다. The present invention provides a thin film transistor in which a channel region is MIC crystallized in a short time by introducing a trace amount of a crystalline catalyst component into at least a portion of a semiconductor active layer through a simple process, a method of manufacturing the same, a flat display device having such a thin film transistor, In particular, it is an object to provide an organic electroluminescent device.
상기와 같은 목적을 달성하기 위하여, 본 발명의 일면에 따르면, 기판의 일면 상부에 형성된 게이트 전극과, 상기 게이트 전극의 상부에 형성된 반도체 활성층과, 그리고 상기 반도체 활성층 일면 상부에 형성된 소스 및 드레인 전극을 구비하는 박막 트랜지스터에 있어서, 상기 반도체 활성층의 상기 소스 및 드레인 전극을 향한 일면에는 사전 설정된 깊이로 함입된 식각부가 구비되는 것과, 상기 반도체 활성층의, 상기 식각부에 대응하는 영역은 대체적으로 MIC 결정을 갖고, 그 이외 영역의 적어도 일부분은 대체적으로 MILC 결정을 갖는 것을 특징으로 하는 박막 트랜지스터를 제공한다In order to achieve the above object, according to an aspect of the present invention, a gate electrode formed on one side of the substrate, a semiconductor active layer formed on the gate electrode, and a source and drain electrode formed on the one surface of the semiconductor active layer In the thin film transistor having the semiconductor active layer, one surface of the semiconductor active layer facing the source and drain electrodes is provided with an etched portion having a predetermined depth, and a region corresponding to the etched portion of the semiconductor active layer generally has a MIC crystal. And at least a portion of the other regions generally have MILC crystals.
본 발명의 다른 일면에 따르면, 상기 MIC 결정을 갖는 영역은 상기 반도체 활성층의 채널 영역이고, 상기 MILC 결정을 갖는 영역은 소스 및 드레인 영역인 것을 특징으로 하는 박막 트랜지스터를 제공한다. According to another aspect of the present invention, a region having the MIC crystal is a channel region of the semiconductor active layer, and a region having the MILC crystal is a source and drain region.
본 발명의 또 다른 일면에 따르면, 상기 반도체 활성층의 상부면의 적어도 일부에는 결정 촉매 물질층이 구비되는 것을 특징으로 하는 박막 트랜지스터를 제공한다.According to another aspect of the invention, at least a portion of the upper surface of the semiconductor active layer is provided with a thin film transistor, characterized in that the crystal catalyst material layer is provided.
본 발명의 또 다른 일면에 따르면, 상기 결정 촉매 물질층이 구비되는 영역은 상기 식각부 하부 영역인 것과, 상기 채널 영역에서의 상기 결정 촉매 물질의 농도는, 상기 게이트 전극을 향한 방향으로 감소하되, 누설 전류가 1㎀이하가 되도록 설정되는 농도인 것을 특징으로 하는 박막 트랜지스터를 제공한다.According to another aspect of the present invention, the region in which the crystalline catalyst material layer is provided is a lower region of the etched portion, and the concentration of the crystalline catalyst material in the channel region is decreased in a direction toward the gate electrode, A thin film transistor is provided, wherein the thin film transistor has a concentration set such that the leakage current is 1 kΩ or less.
본 발명의 또 다른 일면에 따르면, 상기 결정 촉매 물질은 Ni, Pd, Au, Sn, Sb, Cr, Mo, Tr, Ru, Rh, Fe, Co, V, Ti, Al, Ag, Cu, 및 Pt 중의 어느 하나 이상의 금속 물질인 것을 특징으로 하는 박막 트랜지스터를 제공한다.According to another aspect of the invention, the crystalline catalyst material is Ni, Pd, Au, Sn, Sb, Cr, Mo, Tr, Ru, Rh, Fe, Co, V, Ti, Al, Ag, Cu, and Pt Provided is a thin film transistor, characterized in that any one or more of metal materials.
본 발명의 또 다른 일면에 따르면, 상기 결정 촉매 물질은 Ni이고, 상기 채널 영역의 일표면에서의 Ni 농도는 1010 이상 1012 입자 개수/㎠ 미만인 것을 특징으로 하는 박막 트랜지스터를 제공한다.According to yet another aspect of the invention, the crystals and the catalyst material is Ni, Ni concentration in a surface of the channel region provides a thin film transistor, characterized in that less than 10 10 10 12 number / ㎠ particles.
본 발명의 또 다른 일면에 따르면, 기판 상에 게이트 전극을 형성하는 단계, 상기 게이트 전극 상부에 이와 절연되도록 비정질 실리콘 층을 형성하는 단계, 상기 비정질 실리콘 층의 상부에 소스 및 드레인 전극을 형성하는 단계, 상기 비정질 실리콘 층 적어도 일부의 상부 면에 결정 촉매 물질을 확산시키는 단계, 상기 비정질 실리콘 층의 일부를 사전 설정된 깊이로 식각하는 단계, 그리고 상기 비정질 실리콘 층을 열처리하여 결정화시키는 단계를 구비하는 것을 특징으로 하는 박막 트랜지스터 제조 방법을 제공한다.According to another aspect of the invention, forming a gate electrode on a substrate, forming an amorphous silicon layer on the gate electrode to be insulated from it, forming a source and drain electrode on the amorphous silicon layer Diffusing a crystalline catalyst material on an upper surface of at least a portion of the amorphous silicon layer, etching a portion of the amorphous silicon layer to a predetermined depth, and heat treating and crystallizing the amorphous silicon layer. A thin film transistor manufacturing method is provided.
본 발명의 또 다른 일면에 따르면, 상기 확산 단계는 상기 결정 촉매 물질을 증착한 후 제거하는 단계를 구비하는 것을 특징으로 하는 박막 트랜지스터 제조 방법을 제공한다.According to another aspect of the invention, the diffusion step provides a method for manufacturing a thin film transistor, characterized in that it comprises the step of depositing and removing the crystalline catalyst material.
본 발명의 또 다른 일면에 따르면, 상기 확산 단계는 상기 비정질 실리콘 층 적어도 일부 위에 절연층을 형성하는 단계, 상기 결정 촉매 물질을 증착시키는 단계, 상기 증착된 결정 촉매 물질을 확산시키기 위해 열처리하는 단계, 그리고 열처리 후 잔류한 결정 촉매 물질을 제거하는 단계를 구비하는 것을 특징으로 하는 박막 트랜지스터 제조 방법을 제공한다.According to another aspect of the present invention, the diffusing step includes forming an insulating layer on at least a portion of the amorphous silicon layer, depositing the crystalline catalyst material, heat treatment to diffuse the deposited crystalline catalyst material, And removing the crystal catalyst material remaining after the heat treatment.
본 발명의 또 다른 일면에 따르면, 상기 확산 단계는 상기 결정 촉매 물질로 Ni, Pd, Au, Sn, Sb, Cr, Mo, Tr, Ru, Rh, Fe, Co, V, Ti, Al, Ag, Cu, 및 Pt 중의 어느 하나 이상의 금속 물질을 사용하는 것을 특징으로 하는 박막 트랜지스터 제조 방법을 제공한다.According to another aspect of the present invention, the diffusion step is Ni, Pd, Au, Sn, Sb, Cr, Mo, Tr, Ru, Rh, Fe, Co, V, Ti, Al, Ag, Provided is a thin film transistor manufacturing method using any one or more metal materials of Cu and Pt.
본 발명의 또 다른 일면에 따르면, 상기 식각 단계는 상기 비정질 실리콘 층의 채널 영역에 대응하는 영역을 식각하는 것을 특징으로 하는 박막 트랜지스터 제조 방법을 제공한다.According to another aspect of the invention, the etching step provides a method for manufacturing a thin film transistor, characterized in that for etching the region corresponding to the channel region of the amorphous silicon layer.
본 발명의 또 다른 일면에 따르면, 상기 식각 단계에 의해 상기 비정질 실리콘 층의 적어도 일부분에서의 결정 촉매 물질이 제거되는 것을 특징으로 하는 박막 트랜지스터 제조 방법을 제공한다.According to another aspect of the present invention, there is provided a method of manufacturing a thin film transistor, characterized in that by the etching step, the crystalline catalyst material in at least a portion of the amorphous silicon layer is removed.
본 발명의 또 다른 일면에 따르면, 상기 식각 단계는 상기 결정화 단계 후 누설 전류가 1㎀이하이도록 설정된 깊이까지 이루어지는 것을 특징으로 하는 박막 트랜지스터 제조 방법을 제공한다.According to another aspect of the present invention, the etching step is a thin film transistor manufacturing method characterized in that made after the crystallization step to a depth set so that the leakage current is 1 ㎀ or less.
본 발명의 또 다른 일면에 따르면, 상기 확산 단계에서의 결정 촉매 물질로 Ni을 사용하는 것과, 상기 식각 단계 후 상기 채널 영역의 일표면에서 Ni 농도는 약 1010 이상 약 1012 입자 개수/㎠ 미만인 것을 특징으로 하는 박막 트랜지스터 제조 방법을 제공한다.According to another aspect of the present invention, the use of Ni as a crystal catalyst material in the diffusion step and the Ni concentration at one surface of the channel region after the etching step is about 10 10 or more and less than about 10 12 particles / cm 2. A thin film transistor manufacturing method is provided.
본 발명의 또 다른 일면에 따르면, 기판의 일면 상부에 형성된 박막 트랜지스터를 구비하는 평판 디스플레이 소자로서, 상기 박막 트랜지스터가, 게이트 전극과, 상기 게이트 전극의 상부에 형성된 반도체 활성층과, 그리고 상기 반도체 활성층 일면 상부에 형성된 소스 및 드레인 전극을 구비하는 평판 디스플레이 소자에 있어서, 상기 반도체 활성층의 상기 소스 및 드레인 전극을 향한 일면에는 사전 설정된 깊이로 함입된 식각부가 구비되는 것과, 상기 반도체 활성층의, 상기 식각부에 대응하는 영역은 대체적으로 MIC 결정을 갖고, 그 이외의 영역은 대체적으로 MILC 결정을 갖는 것을 특징으로 하는 평판 디스플레이 소자를 제공한다.According to still another aspect of the present invention, there is provided a flat panel display device including a thin film transistor formed on one surface of a substrate, wherein the thin film transistor includes a gate electrode, a semiconductor active layer formed on the gate electrode, and one surface of the semiconductor active layer. A flat panel display device having a source and a drain electrode formed thereon, wherein one surface of the semiconductor active layer facing the source and drain electrodes is provided with an etched portion having a predetermined depth, and the etching portion of the semiconductor active layer A flat area display device is characterized in that the corresponding regions generally have MIC crystals, and the other regions generally have MILC crystals.
본 발명의 또 다른 일면에 따르면, 상기 MIC 결정을 갖는 영역은 상기 반도체 활성층의 채널 영역이고, 상기 MILC 결정을 갖는 영역은 소스 및 드레인 영역인 것을 특징으로 하는 평판 디스플레이 소자를 제공한다.According to still another aspect of the present invention, a region having the MIC crystal is a channel region of the semiconductor active layer, and a region having the MILC crystal is a source and drain region.
본 발명의 또 다른 일면에 따르면, 상기 반도체 활성층의 상부면의 적어도 일부에는 결정 촉매 물질층이 구비되는 것을 특징으로 하는 평판 디스플레이 소자를 제공한다.According to another aspect of the invention, at least a portion of the upper surface of the semiconductor active layer provides a flat panel display device characterized in that the crystal catalyst material layer is provided.
본 발명의 또 다른 일면에 따르면, 상기 결정 촉매 물질층이 구비되는 영역은 상기 식각부 하부 영역인 것과, 상기 채널 영역에서의 상기 결정 촉매 물질의 농도는, 상기 게이트 전극을 향한 방향으로 감소하되, 누설 전류가 1㎀이하가 되도록 설정되는 농도인 것을 특징으로 하는 평판 디스플레이 소자를 제공한다.According to another aspect of the present invention, the region in which the crystalline catalyst material layer is provided is a lower region of the etched portion, and the concentration of the crystalline catalyst material in the channel region is decreased in a direction toward the gate electrode, Provided is a flat panel display element characterized in that the concentration is set so that the leakage current is 1 kΩ or less.
본 발명의 또 다른 일면에 따르면, 상기 결정 촉매 물질은 Ni, Pd, Au, Sn, Sb, Cr, Mo, Tr, Ru, Rh, Fe, Co, V, Ti, Al, Ag, Cu, 및 Pt 중의 어느 하나 이상의 금속 물질인 것을 특징으로 하는 평판 디스플레이 소자를 제공한다.According to another aspect of the invention, the crystalline catalyst material is Ni, Pd, Au, Sn, Sb, Cr, Mo, Tr, Ru, Rh, Fe, Co, V, Ti, Al, Ag, Cu, and Pt Provided is a flat panel display device characterized in that any one or more of the metal materials.
본 발명의 또 다른 일면에 따르면, 상기 결정 촉매 물질은 Ni이고, 상기 채널 영역의 일표면에서의 Ni 농도는 약 1010 이상 약 1012 입자 개수/㎠ 미만인 것을 특징으로 하는 평판 디스플레이 소자를 제공한다.According to yet another aspect of the present invention, the crystal catalyst material is Ni, and the Ni concentration at one surface of the channel region is about 10 10 or more and less than about 10 12 particles / ㎠ provides a flat panel display device. .
본 발명의 또 다른 일면에 따르면, 기판의 일면 상부에 형성된 박막 트랜지스터를 구비하는 유기 전계 발광 디스플레이 소자로서, 상기 박막 트랜지스터가, 게이트 전극과, 상기 게이트 전극의 상부에 형성된 반도체 활성층과, 그리고 상기 반도체 활성층 일면 상부에 형성된 소스 및 드레인 전극을 구비하는 평판 디스플레이 소자에 있어서, 상기 반도체 활성층의 상기 소스 및 드레인 전극을 향한 일면에는 사전 설정된 깊이로 함입된 식각부가 구비되는 것과, 상기 반도체 활성층의, 상기 식각부에 대응하는 영역은 대체적으로 MIC 결정을 갖고, 그 이외의 영역은 대체적으로 MILC 결정을 갖는 것을 특징으로 하는 유기 전계 발광 디스플레이 소자를 제공한다.According to yet another aspect of the present invention, there is provided an organic electroluminescent display device having a thin film transistor formed on one surface of a substrate, wherein the thin film transistor comprises a gate electrode, a semiconductor active layer formed on the gate electrode, and the semiconductor. A flat panel display device having source and drain electrodes formed on one surface of an active layer, wherein one surface of the semiconductor active layer facing the source and drain electrodes is provided with an etched portion having a predetermined depth, and the etching of the semiconductor active layer An organic electroluminescent display device is characterized in that the region corresponding to the negative portion generally has a MIC crystal and the other regions generally have a MILC crystal.
이하, 첨부된 도면을 참조로 본 발명의 바람직한 실시예들에 대하여 보다 상세히 설명한다 . Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings.
도 2a 내지 도 2e에는 본 발명의 일실시예에 따른 박막 트랜지스터 및 유기 전계 발광 소자의 제작 공정이 개략적으로 도시되어 있다. 2A to 2E schematically illustrate a manufacturing process of a thin film transistor and an organic EL device according to an embodiment of the present invention.
도 2a에 도시된 바와 같이, 기판(201) 상에 예를 들어, Cu, Al, Mo, MoW, Cr, 또는 MoTa 등과 같은 물질로 게이트 메탈 층을 형성한 후, 게이트 패턴화하여 게이트 전극(210)을 형성하는데, 향후 결정화 단계에서의 열처리에 대해 내열성을 보유하기 위하여 MoW로 형성되는 것이 바람직하다. 또한, 도면에 도시되지는 않았으나, 게이트 전극(210)을 형성하는 경우, 게이트 전극(210)과 인접한 위치에 동일한 제로로 커패시터 전극을 형성할 수도 있다. As shown in FIG. 2A, a gate metal layer is formed on a substrate 201 using a material such as, for example, Cu, Al, Mo, MoW, Cr, or MoTa, and then gate patterned to form a gate electrode 210. ), Which is preferably formed of MoW in order to retain the heat resistance to the heat treatment in the future crystallization step. In addition, although not shown in the drawing, when the gate electrode 210 is formed, the capacitor electrode may be formed with the same zero at a position adjacent to the gate electrode 210.
게이트 전극(210)을 절연시키기 위하여, 게이트 절연층(220)을 증착하는데, 게이트 절연층(220)은 예를 들어 SiO2, SiNx 등으로 구성되는 것이 바람직하다. 게이트 절연층(230)의 일면 상에는 도핑되지 않은 비정질 실리콘 층(amorphous silicon layer, a-Si:H, 230)이 형성된다. 차후에 형성될 소스 및 드레인 전극과 도핑되지 않은 비정질 실리콘 층(230)과의 저항을 줄이고 정공 전도에 의한 누설 전류를 줄이기 위하여, 비정질 실리콘 층(230)의 일면 상에는 예를 들어 고농도로 도핑된 n+ 비정질 실리콘 층(231)이 증착될 수 있는데, 이들 비정질 실리콘 층(230/231)은 차후 결정화 단계를 거쳐 다결정질 실리콘 층으로 결정화되어, 반도체 활성층으로 작동하고, 이들 비정질 실리콘 층(230, 231)은 동일한 마스크를 이용하여 패턴화될 수 있다. In order to insulate the gate electrode 210, the gate insulating layer 220 is deposited. The gate insulating layer 220 is preferably made of SiO 2, SiN x, or the like. An undoped amorphous silicon layer (a-Si: H, 230) is formed on one surface of the gate insulating layer 230. In order to reduce the resistance between the source and drain electrodes to be formed later and the undoped amorphous silicon layer 230 and to reduce the leakage current due to hole conduction, on one surface of the amorphous silicon layer 230, for example, highly doped n + amorphous Silicon layer 231 may be deposited, which is subsequently crystallized into a polycrystalline silicon layer through a crystallization step, acting as a semiconductor active layer, and these amorphous silicon layers 230 and 231 It can be patterned using the same mask.
도 2b에 도시된 바와 같이, n+ 비정질 실리콘 층(231)의 일면 상에는 소스 및 드레인 전극(240a, b)을 구성하는 물질이 도포되어 층을 형성하고 패턴화되어 소스 및 드레인 전극(240a,b)가 형성된다. 소스 및 드레인 전극(240a,b)가 형성된 후에는, 소스 및 드레인 전극(240a,b) 및 n+ 비정질 실리콘 층(231)의 적어도 일부, 즉 소스 및 드레인 전극(240a,b)의 사이로 게이트 전극(210)이 배치된 위치에 대응하는 영역의 상부 면에는 사전 설정된 결정 촉매 물질로서의 예를 들어, Ni, Pd, Au, Sn, Sb, Cr, Mo, Tr, Ru, Rh, Fe, Co, V, Ti, Al, Ag, Cu, 및 Pt 중의 어느 하나 또는 그 이상으로 구성되는 금속 층(241a)이 증착된 후 다시 제거된다. 바람직하게는, 금속 층(241a)은 Ni로 구성되지만, 이러한 결정 촉매 물질은 순수 금속에 한정되는 것은 아니고, 규화 니켈과 같은 물질이 사용될 수도 있다. 금속 층(241a)의 증착 과정에 의하여, 금속 층(241a)이 제거된, n+ 비정질 실리콘 층(231)의 일면 상에는 금속 층(241a)을 구성하는 금속 성분이 잔류하거나, 증착 과정 중 소량의 금속이 n+ 비정질 실리콘 층(231)의 내부, 경우에 따라서는 n+ 비정질 실리콘 층(231)을 넘어 도핑되지 않은 비정질 실리콘 층(230)의 적어도 일부분까지 인입 또는 확산될 수도 있다. As shown in FIG. 2B, a material constituting the source and drain electrodes 240a and b is coated on one surface of the n + amorphous silicon layer 231 to form a layer and patterned to form the source and drain electrodes 240a and b. Is formed. After the source and drain electrodes 240a and b are formed, the gate electrode (i.e., between the source and drain electrodes 240a and b and at least a portion of the n + amorphous silicon layer 231, that is, the source and drain electrodes 240a and b). On the upper surface of the region corresponding to the position where 210 is disposed, Ni, Pd, Au, Sn, Sb, Cr, Mo, Tr, Ru, Rh, Fe, Co, V, The metal layer 241a composed of any one or more of Ti, Al, Ag, Cu, and Pt is deposited and then removed again. Preferably, the metal layer 241a is made of Ni, but this crystal catalyst material is not limited to pure metal, and a material such as nickel silicide may be used. By the deposition process of the metal layer 241a, the metal component constituting the metal layer 241a remains on one surface of the n + amorphous silicon layer 231 from which the metal layer 241a is removed, or a small amount of metal is deposited during the deposition process. The n + amorphous silicon layer 231 may be introduced or diffused to at least a portion of the undoped amorphous silicon layer 230 beyond the n + amorphous silicon layer 231.
또한, 본 발명의 다른 일실시예에 따른 금속 성분의 인입 과정은 도 3에 도시된다. 소스 및 드레인 전극(240a,b) 및 n+ 비정질 실리콘 층(231)의 적어도 일부, 즉 소스 및 드레인 전극(240a,b)의 사이로 게이트 전극(210)이 배치된 위치에 대응하는 영역의 상부 면 상에는 먼저 인슐레이터 층(231b)이 형성되고, 인슐레이터 층(231b)의 일면 상에 사전 설정된 결정 촉매 물질로서의 예를 들어, Ni, Pd, Au, Sn, Sb, Cr, Mo, Tr, Ru, Rh, Fe, Co, V, Ti, Al, Ag, Cu, 및 Pt 중의 어느 하나 또는 그 이상으로 구성되는 금속 층(241a)이 증착된다. 그런 후 금속 층(241a)의 금속 성분이 n+ 비정질 실리콘 층(231)의 적어도 일부분에, 또는 경우에 따라서는 n+ 비정질 실리콘 층(231)을 넘어 도핑되지 않은 비정질 실리콘 층(230)의 적어도 일부분까지 인입, 즉 확산될 수 있도록 열처리된다. 열처리 후, 금속 층(241a) 및 인슐레이터 층(231b)은 제거된다. 인슐레이터 층(231b)의 두께와 열처리 온도 및 시간 등을 적절히 조절함으로써 비정질 실리콘 층(230 또는 231)에 인입되는 결정 촉매 물질의 양을 조절할 수 있다. In addition, the drawing process of the metal component according to another embodiment of the present invention is shown in FIG. On the upper surface of the region corresponding to the position where the gate electrode 210 is disposed between at least a portion of the source and drain electrodes 240a and b and the n + amorphous silicon layer 231, that is, between the source and drain electrodes 240a and b. First, an insulator layer 231b is formed and, for example, Ni, Pd, Au, Sn, Sb, Cr, Mo, Tr, Ru, Rh, Fe as a predetermined crystal catalyst material on one surface of the insulator layer 231b. A metal layer 241a composed of any one or more of, Co, V, Ti, Al, Ag, Cu, and Pt is deposited. The metal component of the metal layer 241a then extends to at least a portion of the n + amorphous silicon layer 231, or in some cases beyond the n + amorphous silicon layer 231 to at least a portion of the undoped amorphous silicon layer 230. It is heat-treated so that it can be drawn in, or diffused. After the heat treatment, the metal layer 241a and the insulator layer 231b are removed. The amount of the crystalline catalyst material introduced into the amorphous silicon layer 230 or 231 may be controlled by appropriately adjusting the thickness of the insulator layer 231b and the heat treatment temperature and time.
결정 촉매 성분으로서 사전 설정된 금속 성분의 인입 과정 후, 도 2c에 도시된 바와 같이, 소스 및 드레인 전극(240a,b) 사이로서 게이트 전극(210)의 위치에 대응되는 위치, 즉 채널 영역에 해당하는 위치를 식각(소위, 백 채널 형성)하는데, 식각부(241)의 측면에 언터 컷(undercut)을 유발하지 않고 분해능을 향상시키기 위하여 건식 식각(dry etching)하는 것이 바람직하다. 이러한 식각부(241)는 n+ 비정질 실리콘 층(231) 및/또는 도핑되지 않은 비정질 실리콘 층(230)의 적어도 일부분까지, 즉 식각부(241)의 밑면(241b)은 소스 및 드레인 전극(240a,b)으로부터 게이트 전극(210)을 향한 방향에 있어 도핑되지 않은 비정질 실리콘 층(230)의 적어도 일부분까지 진입하는 것이 바람직한다. 이러한 식각부의 형성, 즉 식각 단계에 의하여 비정질 실리콘 층(230, 231)에 인입 또는 확산된 결정 촉매 물질의 적어도 일부분이 제거된다. 식각부(241)의 깊이는 결정화 단계 후 누설 전류가 1㎀이하가 되도록 하는 깊이로 결정되는 것이 바람직하다. 또한, 결정 촉매 물질로 Ni을 사용하는 경우, 비정질 실리콘 층의 깊이에 대한 Ni의 인입된 농도가 도 4a 및 도 4b에 도시되어 있다. 도 4a는 비정질 실리콘 층에 결정 촉매 물질로서의 Ni을 직접 증착하여 확산시키는 경우에 대한 것이고, 도 4b는 인슐레이터 층을 통하여 열처리에 의해 Ni을 간접적으로 확산시키는 경우에 대한 것이다. 도 4a 및 도 4b에 도시된 바와 같이, 비정질 실리콘 층으로부터 게이트 전극 방향으로 향할 수록, 비정질 실리콘 층에 인입 또는 확산된 Ni의 농도는 점차 감소한다. 박막 트랜지스터 소자의 안정적이고 효율적인 구동을 위하여 누설 전류는 1㎀이하인 것이 바람직한데, 이를 위하여 비정질 실리콘 층의 채널 영역 일 표면에서의 Ni의 농도(N2)는 1012 입자 개수/㎠미만이 되도록 적절한 깊이(d2)를 설정하는 것이 바람직하다. 또한, 결정 촉매 물질로서의 Ni의 농도가 너무 작게 설정되는 경우, Ni은 결정 촉매 물질로서의 역할을 충분히 수행할 수 없기 때문에, 비정질 실리콘 층의 채널 영역 일 표면에서의 Ni 농도(N1)는 1010 이상이 되도록 적절한 깊이(d1)를 설정하는 것이 바람직하다. 예를 들어, 원래 비정질 실리콘 층의 두께가 1700Å인 경우 식각부 하부면의 깊이(d)는 약 300Å 내지 약 1400Å의 범위(d2, d1) 내에서 설정하여 에칭하는 것이 바람직하다.After the introduction process of the metal component preset as the crystalline catalyst component, as shown in FIG. 2C, a position corresponding to the position of the gate electrode 210 between the source and drain electrodes 240a and b, that is, corresponding to the channel region, is shown. To etch the position (so-called back channel formation), it is preferable to dry etch to improve the resolution without causing an undercut on the side of the etch 241. The etch 241 may extend to at least a portion of the n + amorphous silicon layer 231 and / or the undoped amorphous silicon layer 230, that is, the underside 241b of the etch 241 may include the source and drain electrodes 240a, It is desirable to enter at least a portion of the undoped amorphous silicon layer 230 in the direction from b) towards the gate electrode 210. Formation, that is, etching, removes at least a portion of the crystalline catalyst material introduced or diffused into the amorphous silicon layers 230 and 231 by the etching step. The depth of the etching portion 241 is preferably determined to a depth such that the leakage current after the crystallization step is less than 1 mA. In addition, when Ni is used as the crystalline catalyst material, the introduced concentration of Ni relative to the depth of the amorphous silicon layer is shown in FIGS. 4A and 4B. FIG. 4A illustrates a case of directly depositing and diffusing Ni as a crystalline catalyst material on an amorphous silicon layer, and FIG. 4B illustrates a case of indirectly diffusing Ni by heat treatment through an insulator layer. As shown in Figs. 4A and 4B, the concentration of Ni introduced or diffused into the amorphous silicon layer gradually decreases from the amorphous silicon layer toward the gate electrode. For stable and efficient driving of the thin film transistor device, the leakage current is preferably 1 mA or less. For this purpose, the concentration of Ni (N 2 ) at one surface of the channel region of the amorphous silicon layer is appropriate to be less than 10 12 particles / cm 2. It is desirable to set the depth d 2 . In addition, when the concentration of Ni as the crystal catalyst material is set too small, since Ni cannot sufficiently serve as the crystal catalyst material, the Ni concentration (N 1 ) at one surface of the channel region of the amorphous silicon layer is 10 10. It is preferable to set the appropriate depth d 1 so as to be ideal. For example, when the thickness of the original amorphous silicon layer is 1700 kPa, the depth d of the lower surface of the etching portion is preferably set and etched within the range d 2 , d 1 of about 300 kPa to about 1400 kPa.
따라서, 채널 영역에서의 식각이 이루어진 후, 식각부(241)의 하부면, 즉 비정질 실리콘 층의 채널 영역 일면 상에서의 Ni 농도가 약 1010 이상 약 1012 입자 개수/㎠ 미만이 되도록, 식각부의 깊이가 설정되는 것이 바람직하다.Therefore, after etching is performed in the channel region, the etching portion is formed such that the Ni concentration on the lower surface of the etching portion 241, that is, on one surface of the channel region of the amorphous silicon layer is about 10 10 or more and less than about 10 12 particles / cm 2. It is preferable that the depth is set.
식각부가 형성된 후, 비정질 실리콘 층(230, 231)은 열처리와 같은 어닐링 과정을 통하여 결정화되어 다결정 실리콘 층(230', 231')으로 변하는데, 어닐링 과정 동안 소스 및 드레인 전극(240a,b) 이하의 적층 구조를 보호하고 소자 특성을 개선하기 위하여, 하나 이상의 페시베이션 층(250, 도 2d 참조)이 더 구비될 수도 있다. After the etching portion is formed, the amorphous silicon layers 230 and 231 are crystallized through an annealing process such as heat treatment to turn into polycrystalline silicon layers 230 'and 231', which are less than or equal to the source and drain electrodes 240a and b during the annealing process. One or more passivation layers 250 (see FIG. 2D) may be further provided to protect the stack structure and improve device properties.
도 2c에 도시된 바와 같이, 이러한 어닐링, 즉 열처리 과정 동안, 도핑되지 않은 비정질 실리콘 층(231)에 인입, 즉 잔류 또는 확산된 결정 촉매 물질, 예를 들어 Ni과 같은 금속 성분에 의하여 비정질 실리콘 층(230, 231)에 결정이 성장된다. 따라서, 채널 영역(230'c)에는 인입 또는 확산된 미량의 결정 촉매 물질에 의하여 MIC 결정화가 이루어지고, MIC로 결정화된 채널 영역(230'c)에 의하여 소스 및 드레인 영역(230'a,b)의 적어도 일부분은 MILC 결정화가 이루어진다. As shown in FIG. 2C, during this annealing, ie, heat treatment, an amorphous silicon layer is introduced into the undoped amorphous silicon layer 231, ie by a residual or diffused crystalline catalyst material, for example a metal component such as Ni. Crystals grow at (230, 231). Accordingly, MIC crystallization is performed in the channel region 230'c by a trace amount of crystal catalyst material introduced or diffused, and source and drain regions 230'a and b are formed by the channel region 230'c crystallized in MIC. At least a portion of) undergoes MILC crystallization.
따라서, 본 발명에 따른 박막 트랜지스터 및 이의 제조 방법을 통하여, 비결정질 실리콘 층(230)의 소스 및 드레인 영역과 채널 영역의 결정화 방향은 서로 상이할 수 있다. 즉, 비결정질 실리콘 층의 채널 영역은 MILC 형성되고, 소스 및 드레인 영역은 MIC 형성될 수 있다.Therefore, through the thin film transistor and the manufacturing method thereof according to the present invention, the crystallization direction of the source and drain regions and the channel region of the amorphous silicon layer 230 may be different from each other. That is, the channel region of the amorphous silicon layer may be MILC formed, and the source and drain regions may be MIC formed.
한편, 본 발명의 또 다른 일실시예에 따르면, 상기한 박막 트랜지스터 및 이의 제조 방법은 평판 디스플레이 소자, 바람직하게는 유기 전계 발광 디스플레이 소자 및 이의 제조 방법에 구비될 수 있다. 예를 들어, 유기 전계 발광 디스플레이 소자의 경우, 도 2e에 도시된 바와 같이, 제 1 전극층(260)과, 화소 정의 층(270)과, 유기 전계 발광부(280)와, 그리고 제 2 전극층(290)을 포함하는 화소부를 더 구비한다. On the other hand, according to another embodiment of the present invention, the thin film transistor and its manufacturing method may be provided in a flat panel display device, preferably an organic electroluminescent display device and a manufacturing method thereof. For example, in the case of the organic electroluminescent display device, as shown in FIG. 2E, the first electrode layer 260, the pixel defining layer 270, the organic electroluminescent unit 280, and the second electrode layer ( A pixel unit including 290 is further provided.
소스 및 드레인 전극(240a,b)의 일면 상에는 하나 이상의 페시베이션 층(250)이 형성되고, 페시베이션 층(250)에는 드레인 전극(240b)까지 연장되는 콘택홀이 형성된다. 그 후, 상기 콘택홀에 형성되는 제 1 전극 연결부를 구비하는 양극으로서의 제 1 전극층(260)이 페시베이션층(250)의 일면 상으로 적어도 일부분, 예를 들어 게이트 전극에 인접한 영역의 위치에 형성된다. 제 1 전극층(260)이 형성된 후에는, 페시베이션 층(250)과 그리고 제 1 전극 층(260)의 적어도 일부분을 덮도록 화소 정의 층(270)이 형성되는데, 이 화소 정의 층(270)은 일정한 개구 영역, 즉 화소 영역을 구비함과 동시에 평탄화 층으로서의 역할도 수행한다. 화소 영역으로서 제 1 전극 층(260)의 일면 상에는 유기 전계 발광부(280)가 형성된다. 화소 정의 층(270)과 화소 영역, 상세하게는 유기 전계 발광부(280)를 덮도록 음극으로서의 제 2 전극층(290)이 형성된다. One or more passivation layers 250 are formed on one surface of the source and drain electrodes 240a and b, and contact holes extending to the drain electrode 240b are formed in the passivation layer 250. Thereafter, a first electrode layer 260 as an anode having a first electrode connection portion formed in the contact hole is formed at least in part on one surface of the passivation layer 250, for example, at a position in a region adjacent to the gate electrode. do. After the first electrode layer 260 is formed, a pixel defining layer 270 is formed to cover the passivation layer 250 and at least a portion of the first electrode layer 260, which is a pixel defining layer 270. It has a constant opening area, that is, a pixel area, and also serves as a planarization layer. The organic electroluminescent unit 280 is formed on one surface of the first electrode layer 260 as the pixel region. A second electrode layer 290 as a cathode is formed to cover the pixel defining layer 270 and the pixel region, specifically, the organic electroluminescent unit 280.
따라서, 본 발명에 따른 하부 게이트 구조의 박막 트랜지스터에 의해 구동되는 제 1 전극층과 제 2 전극층에 의하여 제어된 정공 또는 전자가 유기 전계 발광부(290)의 유기 발광부에서 재결합되어 유기 발광부가 자발광함으로써, 빛이 외부로 취출될 수 있다. Accordingly, holes or electrons controlled by the first electrode layer and the second electrode layer driven by the thin film transistor having the lower gate structure according to the present invention are recombined in the organic light emitting part of the organic electroluminescent part 290 so that the organic light emitting part is self-luminous. By this, light can be taken out to the outside.
상기한 바와 같은 본 발명에 따르면, 비정질 실리콘 층의 채널 영역 일면 상에 결정 촉매 물질의 소량을 인입한 후, 채널 영역의 적어도 일부분을 식각하는 단순한 공정을 통하여 채널 영역을 신속하게 결정화시킬 수 있다.According to the present invention as described above, after introducing a small amount of the crystalline catalyst material on one surface of the channel region of the amorphous silicon layer, it is possible to quickly crystallize the channel region through a simple process of etching at least a portion of the channel region.
또한, 채널 영역의 일표면 상에 결정 촉매 물질의 원하는 농도를 구비하도록 사전 설정된 깊이로 채널 영역에 식각부를 형성하고 열처리함으로써, 채널 영역을 신속하게 결정화시킴과 동시에 채널 영역에서의 농도를 원하는 수준으로 유지함으로써 누설 전류를 상당히 저감시킬 수도 있다. In addition, by forming and heat-treating an etched portion in the channel region at a predetermined depth to have a desired concentration of the crystalline catalyst material on one surface of the channel region, thereby rapidly crystallizing the channel region and at the desired level in the channel region. By holding them, the leakage current can be significantly reduced.
그리고, 평판 디스플레이 소자, 특히 유기 전계 발광 디스플레이 소자에 상기한 바와 같은 박막 트랜지스터를 사용하여 제조함으로써, 종래 기술, 특히 ELA(Excimer Laser Annealing)을 통하여 제조된 박막 트랜지스터를 구비하는 유기 전계 발광 디스플레이 소자에서와는 달리 비정질 실리콘 층의 결정화가 이루어지므로, 생산 공정의 안정성, 공정 흐름의 단순화와 동시에, 비정질 실리콘 층의 신속한 결정화에 의하여 수율 증대를 도출할 수도 있다.And by using the above-described thin film transistor in a flat panel display device, in particular an organic electroluminescent display device, compared with an organic electroluminescent display device having a thin film transistor manufactured through the prior art, in particular, Excimer Laser Annealing (ELA). Alternatively, since the crystallization of the amorphous silicon layer is made, it is possible to increase the yield by the crystallization of the amorphous silicon layer at the same time as the stability of the production process, the simplification of the process flow.
특히, 기존의 a-Si 박막 트랜지스터 공정에 상기한 바와 같은 단순한 공정의 추가만으로 poly-Si 박막 트랜지스터 및 이를 구비하는 평판 디스플레이 소자를 생산할 수 있다는 점에서, 기존의 a-Si 박막 트랜지스터 생산 장치를 이용하여 생산 단가의 특별한 증대없이 효과적인 구동 성능을 구비하는 박막 트랜지스터를 생산할 수도 있다. In particular, since the poly-Si thin film transistor and a flat panel display device having the same can be produced by adding a simple process as described above to the existing a-Si thin film transistor process, the existing a-Si thin film transistor production apparatus is used. Therefore, a thin film transistor having an effective driving performance can be produced without a special increase in production cost.
본 발명은 첨부된 도면에 도시된 일 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 당해 기술분야에서 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 수 있을 것이다. 따라서 본 발명의 진정한 보호 범위는 첨부된 청구 범위에 의해서만 정해져야 할 것이다.Although the present invention has been described with reference to one embodiment shown in the accompanying drawings, this is merely exemplary, and it will be understood by those skilled in the art that various modifications and equivalent other embodiments are possible. Could be. Therefore, the true scope of protection of the present invention should be defined only by the appended claims.
도 1a 및 도 1b는 종래 기술에 따른 박막 트랜지스터 제조 공정도,1A and 1B are a process chart of manufacturing a thin film transistor according to the prior art,
도 2a 내지 도 2e는 본 발명의 일실시예에 따른 하부 게이트 구조의 박막 트랜지스터 및 유기 전계 발광 디스플레이 소자의 제조 공정도,2a to 2e is a manufacturing process diagram of a thin film transistor and an organic electroluminescent display device having a lower gate structure according to an embodiment of the present invention,
도 3은 본 발명의 다른 일실시예에 따른 하부 게이트 구조의 박막 트랜지스터의 제조 공정의 일 개략도,3 is a schematic diagram of a manufacturing process of a thin film transistor having a lower gate structure according to another embodiment of the present invention;
도 4a 및 도 4b는 본 발명의 실시예에 따른 비정질 실리콘 층의 깊이에 대한 Ni 농도를 도시하는 선도.4A and 4B are diagrams showing Ni concentration versus depth of an amorphous silicon layer in accordance with an embodiment of the invention.
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