KR20050073074A

KR20050073074A - 반도체 패키지 기판 및 그 제조 방법

Info

Publication number: KR20050073074A
Application number: KR1020040001257A
Authority: KR
Inventors: 이종진
Original assignee: 삼성전기주식회사
Priority date: 2004-01-08
Filing date: 2004-01-08
Publication date: 2005-07-13
Also published as: KR100547349B1

Abstract

본 발명은 반도체 패키지 기판 및 그 제조 방법에 관한 것으로서, 다수의 비아홀 및 회로패턴이 형성된 베이스 기판상에 무전해 도금이 가능한 절연재층을 형성하고, 상기 절연재층에 도금 인입선으로 동작하는 무전해 도금층을 형성하고, 상기 무전해 도금층을 통하여 인가되는 전류에 의하여 와이어 본딩 패드 및 솔더볼 패드상에 전해 도금층(Ni-Au)을 형성한 후, 도금 인입선으로 동작하는 무전해 도금층을 에칭 처리하여 제거한다.

따라서, 본 발명은 도금 인입선으로 동작하는 무전해 도금층을 에칭 공정에 의하여 완전히 제거함으로써, 볼패트 피치를 줄여 회로 밀집도를 높일수 있다는 효과를 제공한다.

또한, 본 발명은 에칭에 의하여 제거되는 무전해 도금층을 도금 인입선으로 사용함으로써, 노이즈 신호의 발생을 원천적으로 방지하여 우수한 전기적 특성을 갖는 반도체 패키지 기판을 제공할 수 있는 효과를 또한 갖는다.

Description

반도체 패키지 기판 및 그 제조 방법{Semiconductor packaging substrate and manufacturing method thereof}

본 발명은 도금 인입선이 존재하지 않는 반도체 패키지 기판 및 그 제조 방법에 관한 것이다.

보다 구체적으로는, 베이스 기판상에 피복된 무전해 도금이 가능한 절연재층을 형성하고, 상기 절연재층상에 무전해 도금에 의하여 형성되는 무전해 도금층을 전해 도금을 위한 도금 인입선으로 사용하는 반도체 패키지 기판 및 그 제조 방법에 관한 것이다.

최근 집적회로가 경박단소화됨에도 불구하고 집적회로 패키지에서 나오는 리드(lead)수는 오히려 증가되고 있다. 소형 패키지용 캐리어 상에 많은 리드를 설치하는 문제를 해결하는 방법 중 하나가 핀그리드 어레이(Pin Grid Array; PGA)로 이루어진 캐리어를 갖도록 하는 것이다. 그러나, PGA 캐리어는 소형 캐리어상에 많은 리드를 설치할 수는 있지만 핀 또는 리드가 취약하여 쉽게 부러지거나 혹은 고밀도 집적에 한계가 있다.

이러한 PGA에 따른 결점을 보완하기 위해 최근 BGA 패키지 기판의 사용이 일반화되고 있는데, 이와 같은 BGA 패키지 기판이 사용되는 것은 핀(pin)보다 미세한 솔더볼(solder ball)을 사용함으로써 기판의 고밀도화가 용이하기 때문이며, 대개 반도체칩을 실장하는 패키지 기판으로서 사용되고 있다.

이와 같은 종래의 BGA 패키지 기판을 간략하게 설명하면, 도 1에서 도시한 바와 같이, 종래 핀(pin) 대신 솔더볼(solder ball)(8)이 형성되는 구조를 갖는다. 즉 동박 적층판(이하, 'CCL'(Copper Clad Laminate) 이라고 함)(4)을 다수개 준비하여, 각 CLL(4) 상에 통상의 사진식각 공정을 통하여 내층회로를 형성시키고, 상기 다수 CCL(4)을 가압하여 적층시키며, 내층회로를 도통시키기 위한 비아홀(2)을 가공한 후 동막(3)의 도금 작업으로 비아홀(2)을 도통시키며, 상기 적층된 CCL 구조의 외측 CCL(4)에 반도체칩이 접속되는 본드 핑거(bond finger)(1)를 갖는 외층회로(6)를 사진식각 공정을 통하여 형성시키며, 상기 외층회로(6)의 반대측의 CCL 구조 표면 상에, 솔더볼 패드(7), 솔더마스크(solder mask)(5), 솔더볼(8)을 순차로 형성시키는 것이다.

이때, 상기 반도체칩이 접속되는 본드 핑거(1)와 솔더볼(8)이 접속되는 패드(7)의 전기적인 접속상태를 향상시키기 위하여 도금작업을 수행토록 금도금 인입선(Plating Lead Line)을 형성시키는데, 각 솔더볼(8)이 접속되는 패드(7)에 개별적인 각각의 금도금 인입선을 연결시키고 동시에, 도면에는 도시하지 않았지만, 상기 패드(7)와 비아홀(2)을 통하여 본드 핑거(1)에 연결시킨다. 도 2는 종래의 기술에 따른 도금 인입선에 의해 도금된 패키지 기판의 평면도로서, 솔더볼(8) 이 형성되어 있는 패드(7)에 도금 인입선(9)이 연결되어 있는 것을 도시하고 있다.

한편, 상기 외층회로(6)이 구성된 CCL(4)에는 I/C 칩이 실장되어 도선으로서 상기 외층회로(6)와 연결되고, 그 상측으로 충진재가 도포되어 외부 환경으로부터 보호되며, 따라서 BGA 패키지 기판(10)의 경우에는 PGA 기판과 달리 핀에 의해 주회로 기판과 연결되는 것이 아니라 CCL(4)의 패드(7)에 솔더볼(8)이 형성되어 주회로 기판과 도통되며, 이런 이유로 BGA는 PGA보다 소형화가 용이하고, 결국 기판(10)의 고밀도화가 가능해진다.

그러나, 이와 같은 종래의 패키지 기판(10)에 있어서는, 현재 회로의 고밀도화 및 이를 사용하는 장치의 소형화로 상기 BGA 패키지 기판의 솔더볼(solder ball)(8) 피치(pitch)(솔더볼간의 간격)가 극히 미세하게 되고, 동시에 반도체칩이 실장되는 본드 핑거(1) 주변의 회로 고밀도화로 본드 핑거(1)와 패드(7)의 금도금 작업을 수행하기 위한 금도금 인입선의 고밀도화가 어렵게 되는 문제가 제기되고 있는 것이다.

이하, 도 3a 내지 도 3f를 참조하여 종래 기술에 따라 도금 인입선에 의해 금도금되는 패키지 기판의 제조 방법에 대해 설명한다.

먼저, 패키지 기판 제품에 회로를 형성하기 위해 베이스 기판인 CCL에 드라이필름(15)을 코팅, 노광 및 현상하여 회로 패턴을 형성한다(도 3a 참조).

여기서, 상기 CCL은 절연재(11) 및 이 절연재(11)의 상부 및 하부면에 형성된 동박(12)을 포함한다. 실질적으로는, 상기 CCL에 기계적 드릴을 사용하여 다수의 비아홀(13)을 형성한 후에 동막(14)의 도금을 실시하며, 이후 상기 드라이필름(15)을 코팅, 노광, 현상에 의해 회로 패턴을 형성하게 된다.

다음에, 상기 드라이필름(15)을 식각 레지스트로 하여 노출된 동을 식각액으로 제거하여 회로를 형성한다. 이때 향후의 금도금이 진행될 시에 사용되는 도금 인입선이 동일 방법으로 동시에 형성된다. 여기서 도면부호 16은 노출된 동이 식각된 부위를 나타낸다(도 3b 참조).

다음에, 상기와 같은 식각 후에 식각 레지스트로 사용한 드라이 필름(15)을 박리액을 사용하여 제거한다(도 3c 참조).

다음에, 솔더 레지스트(17)를 도포하고, 이를 노광 및 현상시킨 후에, 이를 건조시킨다(도 3d 참조).

다음에, 기형성된 도금 인입선을 통해 전류를 인가하면서, 상기 도금 인입선 통해 와이어 본딩 패드와 솔더볼 패드에 금막(18)의 도금을 실시한다. 이때의 도금은 전해 금도금으로서, 도금되는 금의 두께는 통상적으로 0.5∼1.0㎛ 정도이다(도 3e 참조).

구체적으로, 반도체칩 등이 실장되는 패키지 기판을 표면 처리(Metal Finishing)하기 위해서 전해 금도금(Electrolytic Au Plating)이 주로 적용되고 있다. 그 이유는 신뢰적인 측면에서 전해 금도금이 무전해 금도금(Electroless Au Plating)에 비해 우수하기 때문이다. 하지만, 전해 금도금을 하기 위해서는 전술한 바와 같이 도금 인입선을 제품에 삽입하여 설계해야 하므로 회로 밀집도(Line Density)가 떨어져 고밀집도의 회로 제품 제조시에는 문제가 되고 있다.

이후, 라우터(Router)나 다이싱(Dicing)을 사용하여 상기 도금 인입선을 절단하게 된다(도 3f 참조). 여기서, 도면부호 19는 다이싱이 진행되는 부분이다.

상술한 바와 같은 종래의 반도체 패키지 공정에 의하여 형성된 반도체 패키지 기판은, 도금 인입선을 라우터나 다이싱을 사용하여 절단하더라도 도 2 에 도시된 바와 같이 도금 인입선이 패키지 기판에 잔류하게 되어 전기신호 전달시 노이즈(Noise)를 유발하게 되어 제품의 전기적 특성(Electrical Performance)을 저하시키는 문제를 갖고 있다.

또한, 종래의 반도체 패키지 공정에 의하여 형성된 반도체 패키지 기판은, 도 4에 도시된 바와 같이, 솔더볼 패드(7) 중심간의 볼 패드 피치가 A로 도시되며, 상기 솔더볼 패드(7)의 전해 도금을 위한 도금 인입선(9)이 형성된 회로밀집분포를 갖는다.

따라서, 와이어 본디 패드 및 솔더볼 패드에 대한 전해 도금을 수행하는 도금 인입선이 기판내에 존재함으로써, 상기 도금 인입선으로 인하여 볼 피치를 더 이상 줄일 수 없고, 이에 의하여 회로 밀집도(Line Density)가 떨어져 고밀집도의 회로 제품 제조시 문제가 되고 있다.

또한, 상술한 바와 같은 종래의 반도체 패키지 공정에 의하여 반도체 패키지 기판에 형성된 솔더볼 패드 사이의 볼피치(A)는, 도 5에 도시된 바와 같이, 솔더볼 패드(7)의 상면 폭(B), 상기 솔더볼 패드(7) 사이의 공간(C) 및 상기 솔더볼 패드(7)에 대한 전해 금도금을 통하여 형성된 금도금층(18)에 의하여 형성된 폭(D)으로 구성된다.

따라서, 종래의 반도체 패키지 공정에 의하여 형성된 반도체 패키지 기판의 경우, 금도금층(18)으로 인하여 솔더볼 패드(7) 사이의 볼피치가 증가함으로 인하여 솔더볼 패드 사이의 파인 피치를 달성할 수 없었다는 문제점이 있었다.

본 발명은 상술한 바와 같은 문제를 해결하기 위하여, 베이스 기판상에 피복된 무전해 도금이 가능한 절연재층 형성되는 무전해 도금층을 도금 인입선으로 사용하는 반도체 패키지 기판 및 그 제조 방법을 제공하는 데 있다.

이러한 목적을 달성하기 위한 본 발명 따른 반도체 패키지 기판은, 다수의 비아홀 및 회로패턴이 형성된 베이스 기판과; 무전해 도금을 수행하기 위하여 상기 베이스 기판상에 피복되는 절연재층과; 상기 절연재층에 무전해 도금되어 형성되고, 전해도금을 위한 도금 인입선으로 동작하는 무전해 도금층과; 상기 무전해 도금층을 통하여 인가되는 외부 전원에 의거하여 베이스 기판의 소정 영역에 형성되는 와이어 본딩 패드 및 솔더볼 패드상에 전해 도금되어 형성되는 전해 도금층; 및 상기 베이스 기판 중에서 상기 전해 도금층이 형성된 부위를 제외한 회로패턴이 형성된 영역에 도포되는 솔더 레지스트를 도포하여 구성된 것을 특징으로 한다.

또한, 본 발명에 따른 반도체 패키지 기판 제조 방법은, 베이스 기판상에 소정의 회로패턴 및 비아홀을 형성하는 제 1 단계; 상기 회로패턴 및 비아홀이 형성된 베이스 기판상에 절연재를 피복하여 절연재층을 형성하는 제 2 단계; 상기 베이스 기판에 형성된 회로패턴을 노출시키기 위하여 상기 절연재층을 연마하는 제 3 단계; 상기 회로패턴이 노출된 상기 절연재층상에 무전해 도금층을 형성하는 제 4 단계; 도금 레지스트를 이용한 마스킹 공정에 의하여 상기 무전해 도금층의 소정 영역에 와이어 본딩 패드 및 솔더볼 패드를 형성하는 제 5 단계; 상기 무전해 도금층을 통하여 인가되는 외부 전원에 의거하여 상기 와이어 본딩 패드 및 솔더볼 패드상에 전해 도금층을 형성하는 제 6 단계; 상기 전해 도금층을 형성한 후 도금 인입선으로 동작하는 상기 무전해 도금층을 제거하는 제 7 단계; 및 상기 전해 도금층이 형성된 영역을 제외한 나머지 영역에 솔더 레지스트층을 형성하는 제 8 단계를 포함하여 구성된 것을 특징으로 하는 반도체 패키 기판 제조 방법.

이하, 첨부도면을 참조하여 본 발명에 따른 반도체 패키지 기판 및 그 제조 방법에 대하여 상세하게 설명한다.

먼저, 도 6을 참조하여 본 발명에 따른 반도체 패키지 기판의 구성 및 동작 과정을 상세하게 설명한다.

본 발명은 베이스 기판상에 코팅되는 절연재층에 형성된 무전해 도금층을 전해 도금층(Ni-Au)을 형성하기 위한 도금 인입선으로 사용하는 반도체 패키지 기판에 관한 것으로서, 도 6에 도시된 바와 같이, 베이스 기판(100), 절연재층(200), 무전해 도금층(300), 전해 도금층(400) 및 솔더 레지스트층(500)를 포함하여 구성되어 있다.

여기서, 상기 베이스 기판(100)에는 절연체층(101)을 개재하여 양면에 동박(102)이 형성된 구조를 갖는 동박적층원판상에 드릴링 공정에 의하여 회로층간의 전기적 접속을 수행하는 비아홀(103)이 형성되어 있고, 상기 비아홀(103)이 형성된 기판의 양면에 대한 무전해 동도금 및 전해 동도금을 수행하여 도금층(104)을 형성한 후, 상기 도금층(104)에 대하여 에칭 레지스트(105)를 이용한 소정의 마스킹 공정에 의하여 소정의 회로패턴이 형성된 구조를 갖는다(도8a 내지 도 8e 참조).

절연재층(200)은, 상기 베이스 기판(100)의 비아홀(103) 및 도금층(104)상에 도포되는 무전해 도금이 가능한 절연재로서, 후술하는 무전해 도금에 의하여 형성되는 무전해 도금층(300)이 베이스 기판(100)의 비아홀(103) 및 도금층(104)에 부착되도록 하는 역할을 수행한다(도 8f 참조).

여기서, 상기 절연재층(200)은 후술하는 무전해 동도금층(300)과의 접착력을 증가 시키기 위하여 조화처리(roughness)가 가능한 리퀴드 형태(liquid type) 또는 쉬트 형태(sheet type)를 갖는다

또한, 상기 절연재층(200)은 연마(buff scrubbing)가 가능한 재료로 구성되어 있기 때문에 상기 베이스 기판(100)에 도포된 후 브러쉬 등을 이용한 연마공정을 통하여 평탄화가 가능하다(도 8g 참조) .

무전해 도금층(300)은, 상기 절연재층(200)상에 소정의 방법, 보다 구체적으로는 구리(cu)를 이용한 무전해 도금 방법 또는 스퍼터링 등의 방법을 통하여 상기 절연재층(200)상에 형성되는 것으로서, 후술하는 와이어 본딩 패드 및 솔더볼 패드상에 전해 도금층(400)(400')을 형성하기 위한 도금 인입선의 역할을 수행한다(도 8h참조).

또한, 상기 무전해 도금층(300)은, 상기 와이어 본딩 패드 및 솔더볼 패드상 에 전해 도금층(400)(400')을 형성시에 요구되는 외부 전원을 인가받기 위한 도금 인입선의 역할을 수행한 후, 도 7에 도시된 바와 같이, 플래쉬 에칭(flash etching)에 의하여 반도체 패키지 내부에서 완전히 제거된다(도 8l참조).

여기서, 도 7은 본 발명에 따른 도금 인입선으로 사용된 무전해 도금층이 플래쉬 에칭에 의하여 제거된 패키지 기판의 평면도로서, 솔더볼이 형성되어 있는 패드에 연결된 도금 인입선으로 동작하는 무전해 도금층(300)이 제거된 형상을 도시하고 있다.

전해 도금층(400)은 도금 레지스트를 이용한 마스킹 공정에 의하여 상기 베이스 기판(100)의 소정 영역에 형성되는 와이어 본딩 패드 및 솔더볼 패드상에 형성되는 도금층으로서, 보다 구체적으로는 상기 와이어 본딩 패드 및 솔더볼 패드에 부착되는 솔더볼에 대한 부착력을 증가시키는 역할을 수행하는 금도금층(Ni-Au)이다

솔더 레지스트층(600)은 상기 와이어 본딩 패드(400) 및 솔더볼 패드(500) 영역을 제외한 기판의 나머지 영역에 형성된 회로패턴을 솔더링 공정으로부터 보호하는 역할을 수행한다(도 8m 참조).

즉, 상기 솔더 레지스트층은, 전해 도금을 위한 도금 인입선으로 동작하는 상기 무전해 도금층을 플래쉬 에칭에 의하여 제거한 후, 인쇄호로기판상에 형성된 회로패턴을 솔더링 공정으로부터 보호하기 위한 솔더 레지스트를 도포하고, 소정의 마스킹 공정을 통하여 상기 와이어 본딩 패드 및 솔더볼 패드 이외의 부분에 형성된 회로패턴을 보호하는 역할을 수행한다.

이하, 도 8을 참조하여 본 발명에 따른 인쇄회로기판의 제조 방법을 상세하게 설명한다.

먼저, 도 8a에 도시된 바와 같이, 베이스 기판(100)으로 사용되는 동박적층원판에 회로층 간의 전기 전달을 위한 비아홀(103)을 가공한다.

여기서, 상기 동박적층원판은 절연체(101)을 개재하여 양면에 동박(102)이 형성된 구조를 갖고 있으며, 상기 동박적층원판의 종류에는 그 용도에 따라, 유리/에폭시 동박적층판, 내열수지 동박적층판, 종이/페놀 동박적층판, 고주파용 동박적층판, 플렉시블 동박적층판(폴리이미드 필름) 및 복합 동박적층판 등 여러 가지가 있으나, 양면 PCB 및 다층 PCB 제작에는 주로 유리/에폭시 동박 적층판이 사용된다.

이후, 도 8b에 도시된 바와 같이, 동박적층원판의 동박(102) 및 비아홀(403)의 내벽에 도금층(104)을 형성한다.

이때, 상기 도금층(104)은 비아홀(103)의 내벽을 구성하는 절연체(101) 위에서는 전기가 필요한 전해 동도금을 실시할 수 없기 때문에 상기 절연체에(101) 전해 동도금에 필요한 도전성 막을 형성시켜주기 위한 전처리로서 얇게 무전해 동도금을 수행한 후, 회로 패턴의 도전성 부분은 전해 동도금으로 형성하는 것이 바람직하다.

상술한 바와 같이 도금층(104)을 형성한 후, 도 8c에 도시된 바와 같이, 상기 도금층에 에칭 레지스트 패턴(105)을 형성한다.

즉, 상기 도금층(104)이 형성된 기판에 드라이 필름을 피복시키고, 에칭 레지스트 패턴이 인쇄된 아트워크 필름을 밀착시킨 후 자외선을 조사한다.

이때, 에칭 레지스트 패턴이 인쇄된 아트워크 필름의 검은 부분은 자외선이 투과하지 못하고, 인쇄되지 않은 부분은 자외선이 투과하여 아래의 드라이 필름을 경화시키게 된다. 이 기판을 현상액에 담그면 경화되지 않은 드라이 필름 부분이 현상액에 의해 제거되고, 경화된 드라이 필름은 남아서 상기 동박층상에 에칭 레지스트 패턴(105)을 형성시키는 것이다.

여기서, 현상액으로는 탄산나트륨(1%의 Na2CO3) 또는 탄산칼륨(K2CO3)을 사용한다.

상술한 바와 같이 상기 동박층상에 에칭 레지스트 패턴(105)을 형성한 후, 도 8d에 도시된 바와 같이, 에칭 레지스터 패턴(105)이 형성된 기판에 대한 에칭 공정을 수행하여 상기 에칭 레지스트 패턴(105)이 형성된 부분을 제외한 나머지 동박층(104)을 제거한다.

이후, 도 8e에 도시된 바와 같이, 에칭 레지스트 패턴(105)을 박리액을 사용하여 제거함으로써, 소정의 회로패턴이 형성된 베이스 기판(100)을 형성한다.

여기서, 상기 회로패턴상에 형성된 에칭 레지스트를 박리하는 데 사용되는 박리액으로는 보통 NaOH 또는 KOH를 사용한다.

상술한 바와 같이 소정의 회로패턴을 형성한 후, 도 8f에 도시된 바와 같이, 상기 베이스 기판(100)의 양면 및 비아홀(103) 내부에 무전해 도금이 가능한 절연재를 도포하여 절연재층(200)을 형성한다.

여기서, 상기 절연재층(200)은 후술하는 무전해 도금층(300)을 형성시키기 위하여 도포되는 것으로서, 시트 형상 및 리퀴드 형상을 가지며 후술하는 무전해 도금층(300)과의 밀착력을 강화시키기 위하여 조화(roughness)처리를 수행할 수 도 있다.

이후, 도 8g에 도시된 바와 같이, 상기 절연재층(200)을 브러쉬 등을 이용하여 상기 절연재층(200)에 대한 연마 공정을 수행하여 소정의 회로패턴이 형성된 도금층(104)을 노출시킨다.

여기서, 상기 연마공정은 회로패턴이 형성된 도금층(104)을 노출시키니는 역할을 수행할 뿐만 아니라 상기 절연재층(200)을 평탄화 하는 역할을 또한 수행한다.

상술한 바와 같이 절연재층(200)에 대한 연마공정을 수행하여 도금층(104)을 노출시킨 후, 도 8h에 도시된 바와 같이, 도금 인입선으로 동작하는 무전해 도금층(300)을 형성한다.

즉, 상기 평탄하게 연마된 절연재층에 대하여 소정의 방법, 보다 구체적으로는 구리(Cu)를 무전해 도금하거나 또는 스퍼터링에 의한 증착 공정을 수행하여 상기 절연재층(200)상에 무전해 도금층(300)을 형성한다.

여기서, 상기 무전해 도금층(300)은 와이어 본딩 패드 및 솔더볼 패드 형성 영역에 대한 전해 금도금(Ni-Au)을 수행시 외부의 전원을 인가시키기 위한 도금 인입선으로서의 역할을 수행한다.

상술한 바와 같이 도금 인입선으로 동작하는 무전해 도금층(300)을 형성한 후, 도 8i에 도시된 바와 같이, 전해 도금층(400)(400')이 형성될 와이어 본딩 패드 및 솔더볼 패드 형성 영역(401),(401')을 형성한다.

즉, 상기 무전해 도금층(300) 전체에 대하여 도금 레지스트(301)를 도포한 후, 자외선 노광 및 현상 등의 마스킹 공정을 수행하여 와이어 본딩 패드 및 솔더볼 패드가 형성될 영역의 도금 레지스트(301)를 제거함으로써, 외부호로와의 전기적 접속을 수행하는 와이어 본딩 패드 및 솔더볼 패드가 형성될 영역(401),(401')을 형성한다.

상술한 바와 같이 와이어 본딩 패드 및 솔더볼 패드가 형성될 영역 (401),(401')을 형성한 후, 도 8j에 도시된 바와 같이, 상기 와이어 본딩 패드, 솔더볼 패드 형성 영역(401),(401')에 전해 도금층(Ni-Au)(400)(400')을 형성한다.

즉, 상기 와이어 본딩 패드 및 솔더볼 패드 생성 영역(401),(401')를 제외한 무전해 도금층에 대한 도금 레지스트(301)를 도포한 후, 기판의 외측에 위치한 도금 접지부(미도시)를 통하여 전해 금도금을 위한 외부 전원을 상기 무전해 도금층(300)을 통하여 제공함으로써, 상기 와이어 본딩 패드 및 솔더볼 패드가 형성되는 영역(401),(401')상에 전해 도금층(Ni/Au)(400)(400')을 형성한다.

여기서, 상기 무전해 도금층(300)은 상기 도금 접지부를 통하여 인가되는 전원을 입력받기 위한 도금(Ni/Au) 인입선의 역할을 수행하고, 상기 도금 레지스트(301)는 상기 무전해 도금층(300) 중에서 상기 와이어 본딩 패드 및 솔더볼 패드가 형성된 영역(401),(401')이외의 부분에 전해 도금층(Ni/Au)(400)(400')이 형성되는 것을 방지하는 역할을 수행한다.

이후, 도 8k에 도시된 바와 같이, 소정의 박리액을 사용하여 와이어 본딩 패드 및 솔더볼 패드 생성 영역(401),(401') 이외의 영역에 형성된 도금 레지스트 (301)를 제거한다.

또한, 도 8l에 도시된 바와 같이, 상기 무전해 도금층(300) 중에서 상기 도금 레지스트(301)가 제거된 영역에 잔류하는 상기 무전해 도금층(300)에 대한 플레시 에칭을 수행함으로써, 와이어 본딩 패드, 솔더볼 패드 생성 영역(401),(401')에 대한 전해 금도금(Ni-Au)을 수행하기 위한 도금 인입선으로 동작하는 상기 무전해 도금층(300)을 제거한다.

상술한 바와 같이 도금 인입선으로 동작하는 무전해 도금층(300)을 제거한 후, 도 8m에 도시된 바와 같이, 소정의 마스킹 공정을 통하여 상기 와이어 본딩 패드, 솔더볼 패드 형성 영역(401),(401')을 제외한 나머지 영역에 대하여 솔더 레지스트(500)를 도포함으로써, 도금 인입선이 존재하진 않는 반도체 패키지 기판을 최종적으로 제작한다.

상술한 바와 같이 도금 인입선으로 동작하는 무전해 도금층을 플레쉬 에칭에 의하여 제거함으로서, 도 9 및 도 10에 도시된 바와 같이, 도금 인입선이 존재하지 않는 반도체 패기지 기판을 완성할 수 있는 것이다.

여기서, 도 9는 본 발명에 따른 도금 인입선이 제거된 패키지 기판의 평면도이고, 도 10은 반도체 패키지 기판에 형성된 솔더볼 패드 사이의 볼피치를 설명하기 위한 도면이다.

상술한 바와 같이 본 발명에 따른 반도체 패키지 공정에 의하여 형성된 반도체 패키지 기판은 도금 인입선으로 동작하는 무전해 도금층을 플래쉬 에칭 공정에 의거하여 제거함으로써, 도 9에 도시된 바와 같이, 전기 신호 전달시 노이즈를 발생시키는 도금 인입선을 제거하여 제품의 전기적 특성(Electrical Performance)을 향상시킬 수 있다.

또한, 본 발명에 따른 반도체 패키지 공정에 의하여 형성된 반도체 패키지 기판의 솔더볼 패드(7) 중심간의 볼 패드 피치(A)는, 도 10에 도시된 바와 같이, 솔더볼 패드(7)의 상면 폭(B), 상기 솔더볼 패드(7) 사이의 공간(C)으로 구성된다.

따라서, 본 발명에 따른 반도체 패키지 기판에 형성된 솔더볼 패드 사이의 볼피치(A)는, 도 5에 도시된 바와 같은 종래 방식에 의하여 형성되는 금도금층(18)에 대한 폭(D)을 줄임으로써, 솔더볼 패드 사이의 볼피치를 감소시켜 솔더볼 패드 사이의 파인 피치를 달성한다.

상기한 바와 같이, 본 발명에 따른 반도체 패키지 기판 및 그 제조 방법에 따르면, 도금 인입선으로 동작하는 무전해 도금층을 에칭 공정에 의하여 완전히 제거함으로써, 볼패트 피치를 줄여 회로 밀집도를 높일수 있다는 효과를 제공한다.

또한, 본 발명은 에칭에 의하여 제거되는 무전해 도금층을 도금 인입선으로 사용함으로써, 노이즈 신호의 발생을 원천적으로 방지하여 우수한 전기적 특성을 갖는 반도체 패키지 기판을 제공할 수 있는 효과를 또한 제공한다.

여기에서, 상술한 본 발명에서는 바람직한 실시 예를 참조하여 설명하였지만 , 해당 기술분야의 숙련된 당업자는 하기의 특허청구범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경할 수 있음을 이해할 수 있을 것이다.

도1은 반도체 패키지 기판(BGA)의 구성 단면도.

도2는 종래 반도체 패키지 공정에 의하여 제조된 반도체 패키지 기판의 평면도이다.

도 3은 종래의 반도체 패키지 제조 공정을 도시한 도면.

도 4는 종래의 반도체 패키지의 기판의 도금 인입선이 형성된 회로밀집분포를 도시한 도면.

도 5는 종래의 반도체 패키지 기판에 형성된 솔더볼 패드 사이의 볼피치(A)를 도시한 도면.

도 6은 본 발명에 따른 반도체 패키지 기판의 구성 단면도.

도 7은 본 발명에 따른 반도체 패키지 공정에 의하여 제조된 반도체 패키지 기판의 평면도.

도 8은 본 발명에 따른 반도체 패키지 기판의 제조 방법을 설명하기 위한 제조 공정도.

도 9는 본 발명에 따른 반도체 패키지의 기판의 도금 인입선이 제거된 회로밀집분포를 도시한 도면.

도 10은 본 발명에 따른 반도체 패키지 기판에 형성된 솔더볼 패드 사이의 볼피치(A)를 도시한 도면.

※ 도면의 주요 부분에 대한 설명

100 : 베이스 기판

101 : 절연체

102 : 동박

103 : 비아홀

104 : 도금층

105 : 에칭 레지스트

200 : 절연재층

300 : 무전해 도금층

400, 400' : 전해 도금층

401, 401' : 와이어 본딩 패드 및 솔더볼 패드 형성 영역

500 : 솔더 레지스트층

Claims

다수의 비아홀 및 회로패턴이 형성된 베이스 기판과;

무전해 도금을 수행하기 위하여 상기 베이스 기판상에 피복되는 절연재층과;

상기 절연재층에 무전해 도금 방식에 의하여 형성되고, 전해 도금을 위한 도금 인입선으로 동작하는 무전해 도금층과;

상기 무전해 도금층을 통하여 인가되는 외부 전원에 의거하여 베이스 기판의 소정 영역에 형성되는 와이어 본딩 패드 및 솔더볼 패드상에 전해 도금되어 형성되는 전해 도금층; 및

상기 베이스 기판 중에서 상기 전해 도금층이 형성된 영역을 제외한 회로패턴이 형성된 영역에 도포되는 솔더 레지스트층

을 포함하여 구성된 것을 특징으로 하는 반도체 패키지 기판.
제 1항에 있어서,

상기 절연재층은 상기 무전해 도금층과의 밀착력을 증가시키기 위하여 조화 처리(roughness)된 것을 특징으로 하는 반도체 패키지 기판.
제 1항 또는 제 2 항에 있어서,

상기 절연재층은 소정의 연마공정에 의하여 연마되는 쉬트 형태 또는 리퀴드 형태로 상기 베이스 기판상에 피복되는 것을 특징으로 하는 반도체 패키지 기판.
제 1 항에 있어서,

상기 무전해 도금층은 무전해 도금 방식을 통하여 상기 절연재층상에 형성되는 구리 도금층인 것을 특징으로 하는 반도체 패키지 기판.
제 1 항에 있어서,

상기 무전해 도금층은 스퍼터링 방식을 통하여 상기 절연재층상에 형성하는 구리 도금층인 것을 특징으로 하는 반도체 패키지 기판.
제 1 항에 있어서,

상기 무전해 도금층은 상기 전해 도금층을 형성한 후 플래쉬 에칭에 의하여 제거되는 것을 특징으로 하는 반도체 패키지 기판.
제 1 항에 있어서,

상기 전해 도금층은 전해 도금 방식을 통하여 상기 와이오 본딩 패드 및 솔더볼 패드에 형성되는 금도금층(Ni-Au)인 것을 특징으로 하는 반도체 패키지 기판.
베이스 기판상에 소정의 회로패턴 및 비아홀을 형성하는 제 1 단계;

상기 회로패턴 및 비아홀이 형성된 베이스 기판상에 절연재를 피복하여 절연재층을 형성하는 제 2 단계;

상기 베이스 기판에 형성된 회로패턴을 노출시키기 위하여 상기 절연재층을 연마하는 제 3 단계;

상기 회로패턴이 노출된 상기 절연재층상에 무전해 도금층을 형성하는 제 4 단계;

도금 레지스트를 이용한 마스킹 공정에 의하여 상기 무전해 도금층의 소정 영역에 와이어 본딩 패드 및 솔더볼 패드를 형성하는 제 5 단계;

상기 무전해 도금층을 통하여 인가되는 외부 전원에 의거하여 상기 와이어 본딩 패드 및 솔더볼 패드상에 전해 도금층을 형성하는 제 6 단계;

상기 전해 금도금층을 형성한 후 도금 인입선으로 동작하는 상기 무전해 도금층을 제거하는 제 7 단계; 및

상기 베이스 기판 영역 중에서 상기 전해 도금층이 형성된 영역을 제외한 나머지 영역에 솔더 레지스트층을 형성하는 제 8 단계

를 포함하여 구성된 것을 특징으로 하는 반도체 패키 기판 제조 방법.
제 8항에 있어서,

상기 절연재층은 상기 무전해 도금층과의 밀착력을 증가시키기 위하여 조화 처리(roughness)된 것을 특징으로 하는 반도체 패키지 기판 제조 방법.
제 8항에 있어서,

상기 무전해 도금층은 무전해 도금 방식을 통하여 상기 절연재층상에 형성되는 구리 도금층인 것을 특징으로 하는 반도체 패키지 기판 제조 방법.
제 8항에 있어서,

상기 무전해 도금층은 스퍼터링 방식을 통하여 상기 절연재층상에 형성하는 구리 도금층인 것을 특징으로 하는 반도체 패키지 기판 제조 방법.
제 8 항에 있어서,

상기 무전해 도금층은 상기 전해 도금층을 형성한 후 플래쉬 에칭에 의하여 제거되는 것을 특징으로 하는 반도체 패키지 기판 제조 방법.
제 8 항에 있어서,

상기 전해 도금층은 전해 도금 방식을 통하여 상기 와이어 본딩 패드 및 솔더볼 패드상에 형성되는 금도금층(Ni-Au)인 것을 특징으로 하는 반도체 패키지 기판 제조 방법.