KR20050070697A - 신호 지연 회로 - Google Patents

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KR20050070697A
KR20050070697A KR1020030100542A KR20030100542A KR20050070697A KR 20050070697 A KR20050070697 A KR 20050070697A KR 1020030100542 A KR1020030100542 A KR 1020030100542A KR 20030100542 A KR20030100542 A KR 20030100542A KR 20050070697 A KR20050070697 A KR 20050070697A
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허낙원
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삼성전자주식회사
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Abstract

본 발명은 신호 지연 회로에 관한 것으로서, 보다 상세하게는 반도체 집적 회로에서 전원 전압의 변동에 대하여 안정적인 지연 시간을 갖는 타이밍 신호를 발생하는 신호 지연 회로에 관한 것이다. 본 발명의 제 1 실시예에 따른 신호 지연 회로는 전원 전압에 연결되는 제 1 커런트 미러, 상기 제 1 커런트 미러의 일측에 연결되는 인버터, 상기 제 1 커런트 미러의 타측과 접지 전압 사이에 연결되며 제 1 제어 전압에 의해서 활성화되는 제 1 스위칭 트랜지스터 및 상기 인버터의 타측과 상기 접지 전압 사이에 연결되며 상기 제 1 제어 전압에 의해서 활성화되는 제 2 스위칭 트랜지스터를 포함하는 제 1 차동 증폭기형 인버터; 및 상기 인버터의 출력단과 상기 접지 전압 사이에 연결되며 상기 전원 전압에 의해서 활성화되어 상기 인버터의 입력 전압이 로우 상태에서 하이 상태로 전이하는 경우에 상기 전원 전압의 크기에 비례하여 상기 인버터의 출력단의 캐패시턴스를 조절하는 제 1 가변 캐패시터를 포함한다.

Description

신호 지연 회로{SIGNAL DELAY CIRCUIT}
본 발명은 신호 지연 회로에 관한 것으로서, 보다 상세하게는 반도체 집적 회로에서 전원 전압의 변동에 대하여 안정적인 지연 시간을 갖는 타이밍 신호를 발생하는 신호 지연 회로에 관한 것이다.
일반적으로 반도체 집적 회로에서는 마스터 클럭 신호의 지연 시간을 조절하거나 데이터 신호나 커맨드 신호의 타이밍을 조정함으로써 각종 임계적인 신호들 사이에 마진을 확보하여 오류없이 정확한 동작을 수행하기 위하여 다양한 지연 시간 간격의 타이밍 신호들을 발생하는 신호 지연 회로를 구비한다.
최근 휴대 전화, 휴대 정보 단말기(Personal Digital Assistance; PDA), 박막 트랜지스터 액정 표시 장치(Thin Film Transistor Liquid Crystal Display; TFT LCD) 등과 같은 모바일 전자 기기는 소형화됨에 따라서 이들 기기에 탑재되는 반도체 집적 회로도 소비 전력을 감소시키고 있는 추세이다. 이러한 요구를 충족시키기 위해서는 반도체 집적 회로에 제공되는 전원 전압을 감소시키는 것이 필요하다.
전원 전압이 감소하게 되면 반도체 집적 회로의 구동 능력이 떨어지게 되어 신호 지연 회로의 지연 시간이 달라지게 된다. 그러므로 전원 전압이 감소하게 되면, 신호 지연 회로는 안정적인 지연 시간을 갖는 타이밍 신호를 제공하는 것이 어렵게 되었다.
본 발명이 이루고자 하는 기술적 과제는 반도체 집적 회로에서 전원 전압의 변동에 대하여 안정적인 지연 시간을 갖는 타이밍 신호를 발생하는 신호 지연 회로를 제공하고자 하는 것이다.
상기 기술적 과제를 달성하기 위한 본 발명의 제 1 실시예에 따른 신호 지연 회로는 전원 전압에 연결되는 제 1 커런트 미러, 상기 제 1 커런트 미러의 일측에 연결되는 인버터, 상기 제 1 커런트 미러의 타측과 접지 전압 사이에 연결되며 제 1 제어 전압에 의해서 활성화되는 제 1 스위칭 트랜지스터 및 상기 인버터의 타측과 상기 접지 전압 사이에 연결되며 상기 제 1 제어 전압에 의해서 활성화되는 제 2 스위칭 트랜지스터를 포함하는 제 1 차동 증폭기형 인버터 및 상기 인버터의 출력단과 상기 접지 전압 사이에 연결되며 상기 전원 전압에 의해서 활성화되어 상기 인버터의 입력 전압이 로우 상태에서 하이 상태로 전이하는 경우에 상기 전원 전압의 크기에 비례하여 상기 인버터의 출력단의 캐패시턴스를 조절하는 제 1 가변 캐패시터를 포함하는 것을 특징으로 한다.
상기 기술적 과제를 달성하기 위한 본 발명의 제 2 실시예에 따른 신호 지연 회로는 접지 전압에 연결되는 제 2 커런트 미러, 상기 제 2 커런트 미러의 일측에 연결되는 인버터, 상기 제 2 커런트 미러의 타측과 전원 전압 사이에 연결되며 제 2 제어 전압에 의해서 활성화되는 제 4 스위칭 트랜지스터 및 상기 인버터의 타측과 상기 전원 전압 사이에 연결되며 상기 제 2 제어 전압에 의해서 활성화되는 제 5 스위칭 트랜지스터를 포함하는 제 2 차동 증폭기형 인버터 및 상기 인버터의 출력단과 상기 전원 전압 사이에 연결되며 상기 접지 전압에 의해서 활성화되어 상기 인버터의 입력 전압이 하이 상태에서 로우 상태로 전이하는 경우에 상기 전원 전압의 크기에 비례하여 상기 인버터의 출력단의 캐패시턴스를 조절하는 제 2 가변 캐패시터를 포함하는 것을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명한다. 기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알여주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
도 1은 종래의 신호 지연 회로를 나타내는 도면이다. 종래의 신호 지연 회로는 짝수개의 인버터들(I1 내지 I4), 짝수개의 저항들(R11 내지 R14, R21 내지 R24), 짝수개의 피모스 캐패시터들(PC1 내지 PC4) 및 짝수개의 엔모스 캐패시터들(NC1 내지 NC4)을 포함한다.
상기 인버터들(I1 내지 I4)은 전원 전압(VDD)을 전달하는 풀업 소자와 접지 전압(VSS)을 전달하는 풀다운 소자로 구성된다. 그리고 상기 저항들(R11 내지 R14, R21 내지 R24)은 전원 전압(VDD)과 상기 풀업 소자 사이에 연결되고 접지 전원과 상기 풀다운 소자 사이에 연결된다.
상기 피모스 캐패시터들(PC1 내지 PC4)은 소스와 드레인을 서로 접속하여 전원 전압(VDD)에 연결되고 게이트는 상기 인버터들(I1 내지 I4)의 출력 단자에 연결된다. 상기 피모스 캐패시터들(PC1 내지 PC4)은 상기 인버터들(I1 내지 I4)의 입력단에 하이 상태의 신호가 인가되어 상기 인버터들(I1 내지 I4)의 출력 신호가 로우 상태로 반전되면 턴온되어 상기 전원 전압(VDD)에서 상기 피모스 캐패시터(PC1 내지 PC4)의 문턱 전압을 뺀 전압으로 충전된다.
그러므로 상기 피모스 캐패시터들(PC1 내지 PC4)은 상기 인버터들(I1 내지 I4)의 입력 신호가 하이 상태에서 로우 상태로 전이하는 경우에 캐패시터로 동작하여 상기 입력 신호를 지연시킨다.
상기 엔모스 캐패시터들(NC1 내지 NC4)도 소스와 드레인을 서로 접속하여 접지 전압(VSS)에 연결되고 게이트는 상기 인버터들(I1 내지 I4)의 출력 단자에 연결된다. 상기 엔모스 캐패시터들(NC1 내지 NC4)은 상기 인버터들(I1 내지 I4)의 입력단에 로우 상태의 신호가 인가되어 상기 인버터들(I1 내지 I4)의 출력 신호가 하이 상태로 반전되면 턴온되어 상기 전원 전압(VDD)에서 상기 엔모스 캐패시터(NC1 내지 NC4)의 문턱 전압을 뺀 전압으로 충전된다.
그러므로 상기 엔모스 캐패시터들(NC1 내지 NC4)은 상기 인버터들(I1 내지 I4)의 입력 신호가 로우 상태에서 하이 상태로 전이하는 경우에 캐피시터로 동작하여 상기 입력 신호를 지연시킨다.
도 2는 종래의 신호 지연 회로의 전원 전압과 시간 지연의 관계를 나타내는 그래프이다.
도 2에 도시된 것처럼, 전원 전압(VDD)이 증가되면 상기 인버터들(I1 내지 I4)의 전류 구동 능력이 증가되어 상기 인버터(I1 내지 I4)의 입력단에 인가된 입력 신호(IN)의 지연 시간이 감소하게 된다.
그러나 전원 전압(VDD)이 감소되면 상기 인버터들(I1 내지 I4)의 전류 구동 능력이 감소되어 상기 인버터(I1 내지 I4)의 입력단에 인가된 입력 신호(IN)의 지연 시간이 증가하게 된다. 그러므로 전원 전압(VDD)이 변하게 되면 신호 지연 신호 회로에서 제공하는 지연 시간이 달라지게 되어 데이터 신호나 커맨드 신호의 타이밍 조정에 영향을 미치게 되므로 커맨드 동작을 수행하는데 오류를 발생하게 된다.
도 3은 본 발명의 제 1 실시예에 따른 신호 지연 회로를 나타내는 도면이다. 본 발명의 제 1 실시예에 따른 신호 지연 신호 회로는 도 3에 도시된 것처럼, 제 1 차동 증폭기형 인버터(DA21) 및 제 1 가변 캐패시터(DC11)를 포함한다.
상기 제 1 차동 증폭기형 인버터(DA21)는 제 1 커런트 미러, 인버터, 제 1 스위칭 트랜지스터 및 제 2 스위칭 트랜지스터로 구성된다.
상기 제 1 커런트 미러는 전원 전압(VDD)에 연결되고, 일측이 상기 인버터(I21)의 풀업 소자(MP23)에 연결되며, 타측이 상기 제 1 스위칭 트랜지스터에 연결된다. 상기 제 1 커런트 미러는 상기 전원 전압(VDD)에 연결되어 구동되므로 2 개의 피모스 트랜지스터들(MP21, MP22)로 구성되는 것이 바람직하다.
피모스 트랜지스터(MP21)는 드레인이 게이트와 연결되어 있어 상기 피모스 트랜지스터(MP21)는 포화 영역(Saturation Region)에서 동작하므로 일정한 전류를 상기 제 1 스위칭 트랜지스터에 제공하고, 피모스 트랜지스터(MP22) 또한 피모스 트랜지스터(MP21)와 동일한 전류를 상기 인버터의 풀업 소자에 제공한다.
상기 인버터는 상기 전원 전압(VDD)을 전달하는 풀업 소자(MP23)와 상기 접지 전압(VSS)을 전달하는 풀다운 소자(MN21)로 구성되며, 입력 신호(IN)를 반전시켜서 출력단에 제공한다.
상기 제 1 스위칭 트랜지스터는 상기 제 1 커런트 미러의 타측과 상기 접지 전압(VSS) 사이에 연결되며, 제 1 제어 전압(VCTRL1)에 의해서 활성화되어 상기 피모스 트랜지스터(MP21)가 제공하는 전류를 상기 접지 전압(VSS)으로 전달한다. 따라서 상기 제 1 스위칭 트랜지스터는 엔모스 트랜지스터(MN22)인 것이 바람직하다.
상기 엔모스 트랜지스터(MN22)는 상기 제 1 제어 전압(VCTRL1)에 의해서 턴온되어 상기 피모스 트랜지스터(MP21)가 제공하는 전류를 상기 접지 전압(VSS)으로 전달한다. 상기 제 1 제어 전압(VCTRL1)은 상기 엔모스 트랜지스터(MN22)를 턴온시켜야 하므로 상기 엔모스 트랜지스터(MN22)의 문턱 전압(Threshold Voltage)보다는 크고 상기 전원 전압(VDD)보다는 작은 것이 바람직하다. 그리고 상기 엔모스 트랜지스터(MN22)는 일정한 전류를 상기 접지 전압(VSS)으로 전달하도록 상기 제 1 제어 전압(VCTRL1)은 상기 엔모스 트랜지스터(MN22)가 포화 영역에서 동작하는 범위인 것이 더욱 바람직하다.
상기 제 2 스위칭 트랜지스터는 상기 인버터의 풀다운 소자(MN21)와 상기 접지 전압(VSS) 사이에 연결되며, 상기 제 1 제어 전압(VCTRL1)에 의해서 활성화되어 상기 인버터 풀다운 소자(MN21)가 제공하는 전류를 상기 접지 전압(VSS)으로 전달한다. 따라서 상기 제 2 스위칭 트랜지스터도 엔모스 트랜지스터(MN23)인 것이 바람직하다.
상기 엔모스 트랜지스터(MN23)는 상기 제 1 제어 전압(VCTRL1)에 의해서 턴온되어 상기 인버터 풀다운 소자(MN21)가 제공하는 전류를 상기 접지 전압(VSS)으로 전달한다. 상기 제 1 제어 전압(VCTRL1)은 상기 엔모스 트랜지스터(MN23)를 턴온시켜야 하므로 상기 엔모스 트랜지스터(MN23)의 문턱 전압(Threshold Voltage)보다는 크고 상기 전원 전압(VDD)보다는 작은 것이 바람직하다. 그리고 상기 엔모스 트랜지스터(MN23)는 일정한 전류를 상기 접지 전압(VSS)으로 전달하도록 상기 제 1 제어 전압(VCTRL1)은 상기 엔모스 트랜지스터(MN23)가 포화 영역에서 동작하는 범위인 것이 더욱 바람직하다.
상기 제 1 차동 증폭기형 인버터(DA21)는 상기 제 1 스위칭 트랜지스터와 상기 제 2 스위칭 트랜지스터가 일정한 전류를 상기 접지 전압(VSS)으로 전달하므로 상기 전원 전압(VDD)이 감소하더라도 상기 전류는 크게 변화하지 않으므로 종래의 신호 지연 회로에 비해서 전류 구동 능력이 감소되지 않는다. 그러나 상기 전원 전압(VDD)이 감소하면 상기 인버터(I21)의 전류 구동 능력이 감소하게 되어 지연 시간이 증가하게 된다.
특히 상기 제 1 차동 증폭기형 인버터(DA21)는 상기 인버터(I21)의 입력 전압이 로우 상태에서 하이 상태로 전이하는 경우에는 상기 인버터의 풀다운(MN21) 소자가 턴온되므로 상기 제 2 스위칭 트랜지스터가 일정한 전류를 상기 접지 전압(VSS)으로 전달하게 된다. 따라서 상기 전원 전압(VDD)이 감소하더라도 지연 시간의 증가량이 종래의 신호 지연 회로에 비해서 더 작다.
상기 제 1 가변 캐패시터(DC11)는 상기 인버터(I21)의 출력단과 상기 접지 전압(VSS) 사이에 연결되며 상기 전원 전압(VDD)에 의해서 활성화되어 상기 인버터(I21)의 입력 전압이 로우 상태에서 하이 상태로 전이하는 경우에 상기 전원 전압(VDD)의 크기에 비례하여 상기 인버터(I21)의 출력단의 캐패시턴스를 조절한다.
상기 제 1 가변 캐패시터(DC11)는 제 3 스위칭 트랜지스터와 엔모스 캐패시터(NC11)로 구성된다. 상기 제 3 스위칭 트랜지스터는 상기 전원 전압(VDD)에 의해서 활성화되며 상기 인버터(I21)의 출력단과 상기 엔모스 캐피시터(NC11) 사이에 연결된다.
상기 제 3 스위칭 트랜지스터는 상기 전원 전압(VDD)에 의해서 활성화되기 때문에 엔모스 트랜지스터(MN11)인 것이 바람직하다. 상기 엔모스 트랜지스터(MN11)는 상기 전원 전압(VDD)에 의해서 턴온되어 상기 엔모스 캐피시터(NC11)에 상기 인버터의 출력 전압에서 상기 엔모스 트랜지스터(MN11)의 문턱 전압을 뺀 전압을 전달한다.
상기 엔모스 캐피시터(NC11)는 상기 제 3 스위칭 트랜지스터와 상기 접지 전압(VSS) 사이에 연결되며, 상기 제 3 스위칭 트랜지스터로부터 상기 인버터(I21)의 출력 전압에서 상기 엔모스 트랜지스터(MN11)의 문턱 전압을 뺀 전압을 제공 받는다.
상기 엔모스 캐피시터(NC11)의 캐패시턴스의 성분은 산화막에 의한 캐패시턴스와 공핍 영역에 의한 캐패시턴스로 구성된다. 상기 엔모스 캐피시터(NC11)에 전압이 인가되면 공핍 영역(Depletion Region)에 인버전 레이어(Inversion Layer)가 형성되어 자유 전자들이 쌓이게 되고, 이로 인하여 공핍 영역의 두께는 감소하게 된다. 그러므로 상기 엔모스 캐피시터(NC11)에 인가되는 전압이 증가하게 되면 상기 엔모스 캐피시터(NC11)의 캐패시턴스는 증가하게 된다.
따라서 상기 전원 전압(VDD)이 증가되면 인버터(I21)의 출력 전압이 증가되고, 상기 엔모스 캐피시터(NC11)에 인가되는 전압이 증가하게 되어 상기 인버터(I21)의 출력 전압의 크기에 비례하여 상기 엔모스 캐피시터(NC11)의 캐패시턴스가 증가된다.
상기 인버터(I21)의 입력 전압이 로우 상태이면 상기 인버터(I21)의 출력 전압은 하이 상태가 되어 상기 제 3 스위칭 트랜지스터를 통해서 상기 인버터(I21)의 출력 전압에서 상기 엔모스 트랜지스터(MN11)의 문턱 전압을 뺀 전압을 상기 엔모스 캐패시터(NC11)에 전달한다. 그러므로 상기 엔모스 캐피시터(NC11)에는 상기 인버터(I21)의 출력 전압에서 상기 엔모스 트랜지스터(MN11)의 문턱 전압을 뺀 전압으로 충전된다.
상기 인버터(I21)의 입력 전압이 로우 상태에서 하이 상태로 전이하면 상기 인버터(I21)의 출력 전압은 하이 상태에서 로우 상태로 전이하여 상기 엔모스 캐패시터(NC11)는 상기 충전된 전압을 방전한다.
상기 제 1 차동 증폭기형 인버터(DA21)는 상기 전원 전압(VDD)이 감소하면 상기 인버터(I21)의 전류 구동 능력이 감소하게 되어 지연 시간이 증가하게 되지만, 상기 제 1 가변 캐패시터(DC11)는 상기 전원 전압(VDD)이 감소하면 상기 엔모스 캐피시터(NC11)의 캐패시턴스가 감소하게 되어 지연 시간이 감소하게 된다.
그러므로 본 발명의 제 1 실시예에 따른 신호 지연 회로는 상기 제 1 차동 증폭기형 인버터(DA21)와 상기 제 1 가변 캐패시터(DC11)로 구성됨으로써 상기 전원 전압(VDD)의 변동에 대하여 안정적인 지연 시간을 공급한다.
도 5는 본 발명의 실시예들에 따른 신호 지연 회로의 전원 전압과 지연 시간의 관계를 나타내는 그래프이다. 곡선 (a)는 상기 제 1 차동 증폭기형 인버터(DA21)에 대해서 전원 전압(VDD)과 지연 시간과의 관계를 시뮬레이션한 것이고, 곡선 (c)는 상기 제 1 가변 캐패시터(DC11)에 대해서 전원 전압(VDD)과 지연 시간과의 관계를 시뮬레이션한 것이며, 곡선 (b)는 상기 제 1 차동 증폭기형 인버터(DA21)와 상기 제 1 가변 캐패시터(DC11)로 구성되는 상기 제 1 실시예에 대해서 전원 전압(VDD)과 지연 시간과의 관계를 시뮬레이션한 것이다.
도 5에 도시된 것처럼, 본 발명의 제 1 실시예에 따른 신호 지연 회로는 소정의 범위 내에서 상기 전원 전압(VDD)의 변동에 대하여 안정적인 지연 시간을 제공함을 알 수 있다.
상기 전원 전압(VDD)에 연결되는 피모스 트랜지스터(MP31, MP41, MP51)를 상기 제 1 커런트 미러의 피모스 트랜지스터(MP22)와 연결시키고, 상기 제 1 제어 전압(VCTRL1)에 의해서 턴온되는 엔모스 트랜지스터(MN32, MN42, MN52)를 상기 접지 전압(VSS)에 연결시키며, 상기 피모스 트랜지스터(MP31, MP41, MP51)와 상기 엔모스 트랜지스터(MN32, MN42, MN52) 사이에 인버터(I31, I41, I51)를 연결시키고, 상기 인버터(I31, I41, I51)의 출력단과 상기 접지 전압(VSS) 사이에 상기 제 1 가변 캐패시터(DC12, DC13, DC14)를 연결시켜 종속 신호 지연 회로를 구성한다.
상기 종속 신호 지연 회로를 본 발명의 제 1 실시예에 따른 신호 지연 회로에 홀수개로 직렬 연결시킴으로써 입력 신호(IN)와 반전되지 않은 신호를 제공할 수 있다.
도 4는 본 발명의 제 2 실시예에 따른 신호 지연 회로를 나타내는 도면이다. 본 발명의 제 2 실시예에 따른 신호 지연 신호 회로는 도 4에 도시된 것처럼, 제 2 차동 증폭기형 인버터(DA61) 및 제 2 가변 캐패시터(DC111)를 포함한다.
상기 제 2 차동 증폭기형 인버터(DA61)는 제 2 커런트 미러, 인버터, 제 4 스위칭 트랜지스터 및 제 5 스위칭 트랜지스터로 구성된다.
상기 제 2 커런트 미러는 접지 전압(VSS)에 연결되고, 일측이 상기 인버터(I61)의 풀다운 소자(MN61)에 연결되며, 타측이 상기 제 4 스위칭 트랜지스터에 연결된다. 상기 제 2 커런트 미러는 상기 접지 전압(VSS)에 연결되어 구동되므로 2 개의 엔모스 트랜지스터들(MN62, MN63)로 구성되는 것이 바람직하다.
엔모스 트랜지스터(MN62)는 드레인이 게이트와 연결되어 있어 상기 엔모스 트랜지스터(MN62)는 포화 영역(Saturation Region)에서 동작하므로 일정한 전류를 상기 접지 전압(VSS)으로 전달하고, 엔모스 트랜지스터(MN63) 또한 엔모스 트랜지스터(MN63)와 동일한 전류를 상기 접지 전압(VSS)으로 전달한다.
상기 인버터(I61)는 상기 전원 전압(VDD)을 전달하는 풀업 소자(MP63)와 상기 접지 전압(VSS)을 전달하는 풀다운 소자(MN61)로 구성되며, 입력 신호(IN)를 반전시켜서 출력단에 제공한다.
상기 제 4 스위칭 트랜지스터는 상기 제 2 커런트 미러의 타측과 상기 전원 전압(VDD) 사이에 연결되며, 제 2 제어 전압(VCTRL2)에 의해서 활성화되어 상기 엔모스 트랜지스터(MN62)에 전류를 제공한다. 따라서 상기 제 4 스위칭 트랜지스터는 피모스 트랜지스터(MP61)인 것이 바람직하다.
상기 피모스 트랜지스터(MP61)는 상기 제 2 제어 전압(VCTRL2)에 의해서 턴온되어 상기 엔모스 트랜지스터(MN62)에 전류를 제공한다. 상기 제 2 제어 전압(VCTRL2)은 상기 피모스 트랜지스터(MP61)를 턴온시켜야 하므로 상기 전원 전압(VDD)에서 상기 피모스 트랜지스터(MP61)의 문턱 전압(Threshold Voltage)을 뺀 전압보다 작은 것이 바람직하다. 그리고 상기 피모스 트랜지스터(MP61)는 일정한 전류를 상기 엔모스 트랜지스터(MN62)에 제공하도록 상기 제 2 제어 전압(VCTRL2)은 상기 피모스 트랜지스터(MP61)가 포화 영역에서 동작하는 범위인 것이 더욱 바람직하다.
상기 제 5 스위칭 트랜지스터는 상기 인버터(I61)의 풀업 소자(MP63)와 상기 전원 전압(VDD) 사이에 연결되며, 상기 제 2 제어 전압(VCTRL2)에 의해서 활성화되어 상기 인버터(I61) 풀업 소자(MP63)에 전류를 제공한다. 따라서 상기 제 5 스위칭 트랜지스터도 피모스 트랜지스터(MP62)인 것이 바람직하다.
상기 피모스 트랜지스터(MP62)는 상기 제 2 제어 전압(VCTRL2)에 의해서 턴온되어 상기 인버터(I61) 풀업 소자(MP63)에 전류를 제공한다. 상기 제 2 제어 전압(VCTRL2)은 상기 피모스 트랜지스터(MP62)를 턴온시켜야 하므로 상기 전원 전압(VDD)에서 상기 피모스 트랜지스터(MP62)의 문턱 전압(Threshold Voltage)을 뺀 전압보다 작은 것이 바람직하다. 그리고 상기 피모스 트랜지스터(MP62)는 일정한 전류를 상기 인버터(I61) 풀업 소자(MP63)에 제공하도록 상기 제 2 제어 전압(VCTRL2)은 상기 피모스 트랜지스터(MP62)가 포화 영역에서 동작하는 범위인 것이 더욱 바람직하다.
상기 제 2 차동 증폭기형 인버터(DA61)는 상기 제 4 스위칭 트랜지스터와 상기 제 5 스위칭 트랜지스터가 일정한 전류를 상기 접지 전압(VSS)으로 전달하므로 상기 전원 전압(VDD)이 감소하더라도 상기 전류는 크게 변화하지 않으므로 종래의 신호 지연 회로에 비해서 전류 구동 능력이 감소되지 않는다. 그러나 상기 전원 전압(VDD)이 감소하면 상기 인버터(I61)의 전류 구동 능력이 감소하게 되어 지연 시간이 증가하게 된다.
특히 상기 제 2 차동 증폭기형 인버터(DA61)는 상기 인버터(I61)의 입력 전압이 하이 상태에서 로우 상태로 전이하는 경우에는 상기 인버터(I61)의 풀업 소자(MP63)가 턴온되고, 상기 제 5 스위칭 트랜지스터가 일정한 전류를 상기 인버터(I61)의 풀업 소자(MP63)에 제공하게 된다. 따라서 상기 전원 전압(VDD)이 감소하더라도 지연 시간의 증가량이 종래의 신호 지연 회로에 비해서 더 작다.
상기 제 2 가변 캐패시터(DC111)는 상기 인버터(I61)의 출력단과 상기 전원 전압(VDD) 사이에 연결되며 상기 접지 전압(VSS)에 의해서 활성화되어 상기 인버터(I61)의 입력 전압이 하이 상태에서 로우 상태로 전이하는 경우에 상기 전원 전압(VDD)의 크기에 비례하여 상기 인버터(I61)의 출력단의 캐패시턴스를 조절한다.
상기 제 2 가변 캐패시터(DC111)는 제 6 스위칭 트랜지스터와 피모스 캐패시터(PC111)로 구성된다. 상기 제 6 스위칭 트랜지스터는 상기 접지 전압(VSS)에 의해서 활성화되며 상기 인버터(I61)의 출력단과 상기 피모스 캐패시터(PC111) 사이에 연결된다.
상기 제 6 스위칭 트랜지스터는 상기 접지 전압(VSS)에 의해서 활성화되기 때문에 피모스 트랜지스터(MP111)인 것이 바람직하다. 상기 피모스 트랜지스터(MP111)는 상기 접지 전압(VSS)에 의해서 턴온되어 상기 피모스 캐패시터(PC111)에 상기 인버터(I61)의 출력 전압에 상기 피모스 트랜지스터(MP111)의 문턱 전압을 더한 전압을 전달한다.
상기 피모스 캐패시터(PC111)는 상기 제 6 스위칭 트랜지스터와 상기 전원 전압(VDD) 사이에 연결되며, 상기 제 6 스위칭 트랜지스터로부터 상기 인버터(I61)의 출력 전압에 상기 피모스 트랜지스터(MP111)의 문턱 전압을 더한 전압을 제공 받는다.
상기 피모스 캐패시터(PC111)의 캐패시턴스의 성분은 산화막에 의한 캐패시턴스와 공핍 영역에 의한 캐패시턴스로 구성된다. 상기 피모스 캐패시터(PC111)에 전압이 인가되면 공핍 영역(Depletion Region)에 인버전 레이어(Inversion Layer)가 형성되어 정공들이 쌓이게 되고, 이로 인하여 공핍 영역의 두께는 감소하게 된다. 그러므로 상기 피모스 캐패시터(PC111)에 인가되는 전압이 증가하게 되면 상기 피모스 캐패시터(PC111)의 캐패시턴스는 증가하게 된다.
따라서 상기 전원 전압(VDD)이 증가되면 상기 전원 전압(VDD)의 크기에 비례하여 상기 피모스 캐패시터(PC111)의 캐패시턴스가 증가된다.
상기 인버터(I61)의 입력 전압이 하이 상태이면 상기 인버터(I61)의 출력 전압은 로우 상태가 되어 상기 제 6 스위칭 트랜지스터를 통해서 상기 인버터(I61)의 출력 전압에 상기 피모스 트랜지스터(MP111)의 문턱 전압을 더한 전압을 상기 피모스 캐패시터(PC111)에 전달한다. 그러므로 상기 피모스 캐패시터(PC111)에는 상기 전원 전압(VDD)에서 상기 피모스 트랜지스터(MP111)의 문턱 전압을 뺀 전압으로 충전된다.
상기 인버터(I61)의 입력 전압이 하이 상태에서 로우 상태로 전이하면 상기 인버터(I61)의 출력 전압은 로우 상태에서 하이 상태로 전이하여 상기 피모스 캐패시터(PC111)는 상기 충전된 전압을 방전한다.
상기 제 2 차동 증폭기형 인버터(DA61)는 상기 전원 전압(VDD)이 감소하면 상기 인버터(I61)의 전류 구동 능력이 감소하게 되어 지연 시간이 증가하게 되지만, 상기 제 2 가변 캐패시터(DC111)는 상기 전원 전압(VDD)이 감소하면 상기 피모스 캐패시터(PC111)의 캐패시턴스가 감소하게 되어 지연 시간이 감소하게 된다.
그러므로 본 발명의 제 2 실시예에 따른 신호 지연 회로는 상기 제 2 차동 증폭기형 인버터(DA61)와 상기 제 2 가변 캐패시터(DC111)로 구성됨으로써 상기 전원 전압(VDD)의 변동에 대하여 안정적인 지연 시간을 공급한다.
도 5는 본 발명의 실시예들에 따른 신호 지연 회로의 전원 전압과 지연 시간의 관계를 나타내는 그래프이다. 곡선 (a)는 상기 제 2 차동 증폭기형 인버터(DA61)에 대해서 전원 전압(VDD)과 지연 시간과의 관계를 시뮬레이션한 것이고, 곡선 (c)는 상기 제 2 가변 캐패시터(DC111)에 대해서 전원 전압(VDD)과 지연 시간과의 관계를 시뮬레이션한 것이며, 곡선 (b)는 상기 제 2 차동 증폭기형 인버터(DA61)와 상기 제 2 가변 캐패시터(DC111)로 구성되는 상기 제 2 실시예에 대해서 전원 전압(VDD)과 지연 시간과의 관계를 시뮬레이션한 것이다.
도 5에 도시된 것처럼, 본 발명의 제 2 실시예에 따른 신호 지연 회로는 소정의 범위 내에서 상기 전원 전압(VDD)의 변동에 대하여 안정적인 지연 시간을 제공함을 알 수 있다.
상기 제 2 제어 전압(VCTRL2)에 의해서 턴온되는 피모스 트랜지스터(MP71, MP81, MP91)를 상기 전원 전압(VDD)에 연결시키고, 상기 접지 전압(VSS)에 연결되는 엔모스 트랜지스터(MN72, MN82, MN92)를 상기 제 2 커런트 미러의 엔모스 트랜지스터(MN63)와 연결시키며, 상기 피모스 트랜지스터(MP71, MP81, MP91)와 상기 엔모스 트랜지스터(MN72, MN82, MN92) 사이에 인버터(I71, I81, I91)를 연결시키고, 상기 인버터(I71, I81, I91)의 출력단과 상기 전원 전압(VDD) 사이에 상기 제 2 가변 캐패시터(DC112, DC113, DC114)를 연결시켜 종속 신호 지연 회로를 구성한다.
상기 종속 신호 지연 회로를 본 발명의 제 2 실시예에 따른 신호 지연 회로에 홀수개로 직렬 연결시킴으로써 입력 신호(IN)와 반전되지 않은 신호를 제공할 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
상기한 바와 같이 이루어진 본 발명에 따르면, 반도체 집적 회로에서 전원 전압의 변동에 대하여 안정적인 지연 시간을 갖는 타이밍 신호를 발생하는 신호 지연 회로를 제공할 수 있다.
도 1은 종래의 신호 지연 회로를 나타내는 도면이다.
도 2는 종래의 신호 지연 회로의 전원 전압과 시간 지연의 관계를 나타내는 그래프이다.
도 3은 본 발명의 제 1 실시예에 따른 신호 지연 회로를 나타내는 도면이다.
도 4는 본 발명의 제 2 실시예에 따른 신호 지연 회로를 나타내는 도면이다.
도 5는 본 발명의 실시예들에 따른 신호 지연 회로의 전원 전압과 지연 시간의 관계를 나타내는 그래프이다.

Claims (10)

  1. 전원 전압에 연결되는 제 1 커런트 미러, 상기 제 1 커런트 미러의 일측에 연결되는 인버터, 상기 제 1 커런트 미러의 타측과 접지 전압 사이에 연결되며 제 1 제어 전압에 의해서 활성화되는 제 1 스위칭 트랜지스터 및 상기 인버터의 타측과 상기 접지 전압 사이에 연결되며 상기 제 1 제어 전압에 의해서 활성화되는 제 2 스위칭 트랜지스터를 포함하는 제 1 차동 증폭기형 인버터; 및
    상기 인버터의 출력단과 상기 접지 전압 사이에 연결되며 상기 전원 전압에 의해서 활성화되어 상기 인버터의 입력 전압이 로우 상태에서 하이 상태로 전이하는 경우에 상기 전원 전압의 크기에 비례하여 상기 인버터의 출력단의 캐패시턴스를 조절하는 제 1 가변 캐패시터를 포함하는 것을 특징으로 하는 신호 지연 회로.
  2. 제1항에 있어서,
    상기 제 1 커런트 미러는 피모스 트랜지스터로 구성되는 것을 특징으로 하는 신호 지연 회로.
  3. 제1항에 있어서,
    상기 제 1 스위칭 트랜지스터 및 상기 제 2 스위칭 트랜지스터는 엔모스 트랜지스터인 것을 특징으로 하는 신호 지연 회로.
  4. 제1항에 있어서,
    상기 제 1 가변 캐패시터는 상기 전원 전압에 의해서 활성화되며 상기 인버터의 출력단에 연결되는 제 3 스위칭 트랜지스터 및 상기 제 3 스위칭 트랜지스터와 상기 접지 전압 사이에 연결되는 엔모스 캐패시터를 포함하는 것을 특징으로 하는 신호 지연 회로.
  5. 제4항에 있어서,
    상기 제 3 스위칭 트랜지스터는 엔모스 트랜지스터인 것을 특징으로 하는 신호 지연 회로.
  6. 접지 전압에 연결되는 제 2 커런트 미러, 상기 제 2 커런트 미러의 일측에 연결되는 인버터, 상기 제 2 커런트 미러의 타측과 전원 전압 사이에 연결되며 제 2 제어 전압에 의해서 활성화되는 제 4 스위칭 트랜지스터 및 상기 인버터의 타측과 상기 전원 전압 사이에 연결되며 상기 제 2 제어 전압에 의해서 활성화되는 제 5 스위칭 트랜지스터를 포함하는 제 2 차동 증폭기형 인버터; 및
    상기 인버터의 출력단과 상기 전원 전압 사이에 연결되며 상기 접지 전압에 의해서 활성화되어 상기 인버터의 입력 전압이 하이 상태에서 로우 상태로 전이하는 경우에 상기 전원 전압의 크기에 비례하여 상기 인버터의 출력단의 캐패시턴스를 조절하는 제 2 가변 캐패시터를 포함하는 것을 특징으로 하는 신호 지연 회로.
  7. 제6항에 있어서,
    상기 제 2 커런트 미러는 엔모스 트랜지스터로 구성되는 것을 특징으로 하는 신호 지연 회로.
  8. 제6항에 있어서,
    상기 제 4 스위칭 트랜지스터 및 상기 제 5 스위칭 트랜지스터는 피모스 트랜지스터인 것을 특징으로 하는 신호 지연 회로.
  9. 제6항에 있어서,
    상기 제 2 가변 캐패시터는 상기 접지 전압에 의해서 활성화되며 상기 인버터의 출력단에 연결되는 제 6 스위칭 트랜지스터 및 상기 제 6 스위칭 트랜지스터와 상기 전원 전압 사이에 연결되는 피모스 캐패시터를 포함하는 것을 특징으로 하는 신호 지연 회로.
  10. 제9항에 있어서,
    상기 제 6 스위칭 트랜지스터는 피모스 트랜지스터인 것을 특징으로 하는 신호 지연 회로.
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