KR20050069106A - Esd preventing sructure for liquid crystal display device - Google Patents

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Abstract

본 발명은 공통전압을 인가하기 위한 공통 라인과 화소에 정전 용량(storage charge up)을 위한 게이트 라인 사이의 정전기 방지 회로에 관한 것으로, 서로 수직한 방향으로 게이트 라인 및 데이터 라인이 배열된 표시 영역과, 상기 표시 영역 주변에 형성되어 공통 전압을 인가하기 위한 공통 라인 및 플로팅 라인과, 상기 공통 라인에 평행하게 형성된 제 1, 제 2 더미 라인과, 상기 각 게이트 라인과 상기 제 1 더미 라인 사이, 상기 데이터 라인과 상기 플로팅 라인 사이, 및 상기 제 2 더미 라인과 공통 전압 단자 사이에 형성되는 정전기 방지 소자들과, 상기 제 1 더미 라인과 제 2 더미 라인 사이에 형성되는 정전기 방지 소자 또는 피뢰침을 포함하여 구성된 것이다.The present invention relates to an antistatic circuit between a common line for applying a common voltage and a gate line for storage charge up in a pixel, and includes: a display area in which gate lines and data lines are arranged in a direction perpendicular to each other; A common line and a floating line formed around the display area to apply a common voltage, first and second dummy lines parallel to the common line, between each gate line and the first dummy line, And an antistatic element formed between a data line and the floating line, and between the second dummy line and a common voltage terminal, and an antistatic element or lightning rod formed between the first dummy line and the second dummy line. It is composed.

Description

액정 표시 장치의 정전기 방지 구조{ESD preventing sructure for liquid crystal display device}ESD prevention sructure for liquid crystal display device

본 발명은 액정표시장치에 관한 것으로, 특히 상판에 공통전압을 인가하기 위해 하판에 형성된 공통 라인과 화소에 정전 용량(storage charge up)을 위한 게이트 라인 사이의 정전기 방지 회로에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a liquid crystal display, and more particularly, to an antistatic circuit between a common line formed on a lower plate for applying a common voltage to an upper plate and a gate line for storage charge up to a pixel.

평판표시소자 중 하나인 액정표시장치는 액체의 유동성과 결정의 광학적 성질을 겸비하는 액정에 전계를 가하여 광학적 이방성을 변화시키는 소자로서, 종래 음극선관(Cathod Ray Tube)에 비해 소비전력이 낮고 부피가 작으며 대형화 및 고정세가 가능하여 널리 사용하고 있다.Liquid crystal display, one of the flat panel display elements, is an element that changes the optical anisotropy by applying an electric field to a liquid crystal that combines the liquidity and the optical properties of the crystal, and has a low power consumption and a large volume as compared to a conventional cathode ray tube. It is small and is widely used because it can be enlarged and fixed.

이와 같은 액정 표시 장치는 화상을 표시하는 액정 패널과 상기 액정 패널에 구동 신호를 인가하기 위한 구동회로부로 크게 구분되며, 상기 액정 패널은 일정 공간을 갖고 합착된 제 1, 제 2 기판과, 상기 제 1, 제 2 기판 사이에 주입된 액정층으로 구성된다.Such a liquid crystal display is largely divided into a liquid crystal panel displaying an image and a driving circuit unit for applying a driving signal to the liquid crystal panel, wherein the liquid crystal panel has a predetermined space and is bonded to the first and second substrates, 1 and a liquid crystal layer injected between the second substrates.

이와 같은 액정표시장치는 액정의 성질과 패턴의 구조에 따라서 여러 가지 다양한 모드가 있다.Such a liquid crystal display device has a variety of modes depending on the nature of the liquid crystal and the structure of the pattern.

즉, 액정 방향자가 90°트위스트 되도록 배열한 후 전압을 가하여 액정 방향자를 제어하는 TN 모드(Twisted Nematic Mode)와, 한 화소를 여러 도메인으로 나눠 각각의 도메인의 주 시야각 방향을 달리하여 광 시야각을 구현하는 멀티도메인 모드(Multi-Domain Mode)와, 보상필름을 기판 외주면에 부착하여 빛의 진행방향에 따른 빛의 위상변화를 보상하는 OCB 모드(Optically Compensated Birefringence Mode)와, 한 기판 상에 두개의 전극을 형성하여 액정의 방향자가 배향막의 나란한 평면에서 꼬이게 하는 횡전계 방식(In-Plane Switching Mode)과, 네가티브형 액정과 수직배향막을 이용하여 액정 분자의 장축이 배향막 평면에 수직 배열되도록 하는 VA 모드(Vertical Alignment) 등 다양하다.That is, TN mode (Twisted Nematic Mode) for arranging the liquid crystal directors to be twisted by 90 ° and then applying voltage to control the liquid crystal directors, and dividing one pixel into several domains to realize the wide viewing angle by changing the main viewing angle direction of each domain. Multi-Domain Mode, OCB Mode (Optically Compensated Birefringence Mode), which compensates the phase change of light according to the direction of light by attaching a compensation film to the outer peripheral surface of the substrate, and two electrodes on one substrate. In-plane switching mode in which the directors of the liquid crystal are twisted in parallel planes of the alignment layer, and VA mode in which the long axis of the liquid crystal molecules is vertically aligned with the alignment layer plane using a negative liquid crystal and a vertical alignment layer. Vertical Alignment).

이중 가장 대표적인 TN 모드 액정표시장치와 횡전계 방식 액정표시장치를 설명하면 다음과 같다.The most representative TN mode liquid crystal display and transverse electric field type liquid crystal display are described as follows.

도 1은 일반적인 TN 모드 액정표시장치의 평면도이고, 도 2는 도 1의 I-I'선상의 단면도이다.1 is a plan view of a general TN mode liquid crystal display device, and FIG. 2 is a cross-sectional view taken along line II ′ of FIG. 1.

즉, 제 1 기판(11)에 일정 간격을 갖고 일 방향으로 배열되는 복수개의 게이트 라인(12)과, 화소 영역을 정의하기 위하여 상기 각 게이트 라인(12)에 수직한 방향으로 일정한 간격으로 배열되는 복수개의 데이터 라인(15)과, 상기 각 화소 영역에 매트릭스 형태로 형성되는 복수개의 화소 전극(17)과, 상기 각 게이트 라인(12)과 데이터 라인(15)이 교차되는 부분에 형성되어 상기 게이트 라인(12)의 신호에 의해 스위칭되어 상기 데이터 라인(15)의 신호를 각 화소 전극(17)에 전달하는 복수개의 박막 트랜지스터(TFT)를 구비하여 구성된다.That is, the plurality of gate lines 12 arranged in one direction at regular intervals on the first substrate 11 and the plurality of gate lines 12 arranged at regular intervals in a direction perpendicular to the gate lines 12 to define pixel regions. A plurality of data lines 15, a plurality of pixel electrodes 17 formed in a matrix form in each pixel region, and a portion where the gate lines 12 and the data lines 15 cross each other to form the gate And a plurality of thin film transistors (TFTs) which are switched by the signals of the lines 12 and transfer the signals of the data lines 15 to the pixel electrodes 17.

여기서, 상기 박막트랜지스터(TFT)는 상기 게이트 라인(12)에서 돌출되는 게이트 전극(12a)과, 상기 게이트 전극(12a) 및 게이트 라인(12)을 포함한 제 1 기판 전면에 형성되는 게이트 절연막(13)과, 상기 게이트 전극(12a)의 상측 게이트 절연막(13)위에 형성되는 반도체층(14)과, 상기 데이터 라인(15)으로부터 상기 반도체층(14)으로 돌출되는 소오스 전극(15a)과, 상기 소오스 전극(15a)에 대향되는 반도체층(14) 타측에 형성되는 드레인 전극(15b)을 구비하여 구성된다.The thin film transistor TFT may include a gate electrode 12a protruding from the gate line 12, and a gate insulating layer 13 formed on an entire surface of the first substrate including the gate electrode 12a and the gate line 12. ), A semiconductor layer 14 formed on the upper gate insulating layer 13 of the gate electrode 12a, a source electrode 15a protruding from the data line 15 to the semiconductor layer 14, and A drain electrode 15b formed on the other side of the semiconductor layer 14 opposite to the source electrode 15a is provided.

그리고, 상기 화소 전극(17)은 이웃한 게이트 라인(12)에 오버랩되어 스토리지 커패시터(Cst)를 형성하게 된다.The pixel electrode 17 overlaps the neighboring gate line 12 to form a storage capacitor Cst.

이와 같이 구성된 박막트랜지스터의 상측 전면에 상기 드레인 전극(15b)상에 콘택홀을 갖고 상기 기판 전면에 보호막(16)이 형성되고, 상기 콘택홀을 통해 상기 드레인 전극(15b)에 연결되도록 상기 보호막(16)상의 각 화소 영역에 화소 전극(17)이 형성되고, 상기 화소 전극(17)을 포함한 기판 전면에 제 1 배향막(도면에는 도시되지 않음)이 형성되어 러빙 처리된다.The passivation layer 16 may have a contact hole on the drain electrode 15b on the upper surface of the thin film transistor, and a passivation layer 16 may be formed on the entire surface of the substrate, and may be connected to the drain electrode 15b through the contact hole. A pixel electrode 17 is formed in each pixel region on 16, and a first alignment layer (not shown) is formed on the entire surface of the substrate including the pixel electrode 17 and subjected to rubbing.

그리고, 제 2 기판(20)에는, 상기 화소 영역을 제외한 부분의 빛을 차단하기 위한 블랙 매트릭스층(21)과, 상기 각 화소 영역에 칼라 색상을 표현하기 위한 R, G, B 칼라 필터층(22)이 형성되며, 상기 칼라 필터층(22)을 포함한 기판 전면에 공통 전극(24)과 제 2 배향막(도면에는 도시되지 않음)이 형성된다. The second substrate 20 includes a black matrix layer 21 for blocking light in portions other than the pixel region, and R, G, and B color filter layers 22 for expressing color in each pixel region. ) And a common electrode 24 and a second alignment layer (not shown) are formed on the entire surface of the substrate including the color filter layer 22.

이와 같은 상기 제 1, 제 2 기판(11, 20)은 스페이서(spacer)(도면에는 도시되지 않음)에 의해 일정 셀갭(cell gap)을 유지하고 시일재(sealant)(도면에는 도시되지 않음)에 의해 합착되어 상기 두 기판(11, 20) 사이에 액정층(19)이 형성된다.Such first and second substrates 11 and 20 maintain a constant cell gap by a spacer (not shown) and are sealed to a sealant (not shown). The liquid crystal layer 19 is formed between the two substrates 11 and 20 by bonding.

이와 같은 TN 모드의 액정표시장치의 최외곽 게이트 라인(Vgl)은 박막트랜지스터를 구동하기 위한 것이 아니라, 인접한 화소 전극(17)과 오버랩되어 스토리지 커패시터(Cst)를 형성하기 위한 것이다.The outermost gate line Vgl of the liquid crystal display of the TN mode is not for driving the thin film transistor but for overlapping the adjacent pixel electrode 17 to form the storage capacitor Cst.

도 3은 종래의 TN 모드 액정표시장치의 정전기 방지 구조를 설명하기 위한 등가 회로도이고, 도 4는 종래의 정전기 방지 소자의 등가 회로도이다. 3 is an equivalent circuit diagram for explaining an antistatic structure of a conventional TN mode liquid crystal display, and FIG. 4 is an equivalent circuit diagram of a conventional antistatic element.

즉, 상기 게이트 라인 및 데이터 라인들은 모듈 공정에서 TCP(Tape Carrier Package)가 부착되지 전까지는 모두 독립적으로 형성되어 있고 외부로 노출되어 있으므로 정전기(ESD, Electrostatic Discharge)가 발생할 경우 각 신호 라인의 단락 및 박막트랜지스터 어레이 내부의 소자가 파괴되는 손상이 발생될 수 있다.That is, the gate lines and the data lines are all formed independently and exposed to the outside until the tape carrier package (TCP) is attached in the module process, so that in case of electrostatic discharge (ESD), a short circuit of each signal line and Damage to the device inside the thin film transistor array may occur.

이와 같은 정전기를 방지하기 위해서는 박막트랜지스터 어레이에 별도의 정전기 방지 구조가 요구된다.In order to prevent such static electricity, a separate antistatic structure is required for the thin film transistor array.

즉, 상술한 바와 같이, 하부 기판의 표시 영역(AR; Active Region)에는 서로 수직한 방향으로 게이트 라인(12) 및 데이터 라인(15)이 배열된다. 그리고, 상기 표시 영역 주변의 비 표시 영역의 상기 게이트 라인 일측 및 상기 데이터 라인의 일측에는 각각 구동 신호를 인가하기 위한 게이트 패드부 및 데이터 패드부가 형성되고, 상기 게이트 패드부 및 데이터 패드부의 반대쪽 비 표시 영역에는 상기 상부 기판에 형성된 공통 전극(도 2의 24)에 공통 전압을 인가하기 위한 공통 라인(28) 및 플로팅 라인(floating line)(29)이 형성되고, 상기 공통 라인(28)과 평행하게 더미 라인(27)이 형성된다. 여기서, 최외곽 게이트 라인(Vgl)은 박막트랜지스터를 구동하기 위한 것이 아니라, 인접한 화소 전극(17)과 오버랩되어 스토리지 커패시터(Cst)를 형성하기 위한 것이다.That is, as described above, the gate line 12 and the data line 15 are arranged in a direction perpendicular to each other in the display area AR of the lower substrate. In addition, a gate pad portion and a data pad portion for applying a driving signal are respectively formed on one side of the gate line and one side of the data line of the non-display area around the display area, and non-display of the opposite sides of the gate pad portion and the data pad portion. In the region, a common line 28 and a floating line 29 are formed to apply a common voltage to the common electrode (24 of FIG. 2) formed on the upper substrate, and are parallel to the common line 28. The dummy line 27 is formed. Here, the outermost gate line Vgl is not intended to drive the thin film transistor, but overlaps the adjacent pixel electrode 17 to form a storage capacitor Cst.

또한, 상기 각 게이트 라인(12)의 타측 끝단과 상기 더미 라인(27)은 정전기 방지 소자(30a)에 의해 연결되고, 상기 데이터 라인(15)의 타측 끝단과 상기 플로팅 라인(29)도 정전기 방지 소자(30b)에 의해 연결되어 있으며, 상기 공통 라인(28)과 상기 플로팅 라인(29)도 정전기 방지 소자(30c)에 의해 연결되어 있고, 상기 더미 라인(27)과 공통 라인(28)도 하나의 정전기 방지 소자(30d)에 의해 연결되어 있다. 그리고, 상기 최외각 게이트 라인(Vgl)은 더미 라인(27)에 직접 연결되어 있다.In addition, the other end of each gate line 12 and the dummy line 27 is connected by an antistatic element 30a, and the other end of the data line 15 and the floating line 29 are also antistatic The common line 28 and the floating line 29 are also connected by an antistatic element 30c, and the dummy line 27 and the common line 28 are also connected by an element 30b. Is connected by an antistatic element (30d). The outermost gate line Vgl is directly connected to the dummy line 27.

여기서, 상기 정전기 방지 소자(30a, 30b, 30c, 30d)는 동일 구조로 형성되고, 그 구성은 도 4와 같다.Here, the antistatic elements 30a, 30b, 30c, and 30d are formed in the same structure, and the configuration thereof is as shown in FIG.

즉, 도 4는 플로팅 라인(29)과 공통 라인(28) 사이에 형성된 정전기 방지 소자(30c)를 나타낸 것으로, 상기 공통 라인(28)에 게이트 단자와 소오스 단자가 연결되는 제 1 트랜지스터(Q1)와, 상기 플로딩 라인(29)에 게이트 단자와 드레인 단자가 연결되고 상기 제 1 트랜지스터(Q1)의 드레인 단자에 소오스 단자가 연결된 제 2 트랜지스터(Q2)와, 상기 공통 라인(28)과 폴로팅 라인(29)에 각각 소오스 단자 및 드레인 단자가 연결되고 상기 제 2 트랜지스터(Q2)의 소오스 단자에 게이트 단자가 연결된 제 3 트랜지스터(Q3)로 구성된다. 이와 같이 구성된 정전기 방지 소자(30a, 30b, 30c, 30d)는 각각 고 저항 특성을 갖는다. That is, FIG. 4 illustrates an antistatic device 30c formed between the floating line 29 and the common line 28, and includes a first transistor Q1 having a gate terminal and a source terminal connected to the common line 28. And a second transistor Q2 having a gate terminal and a drain terminal connected to the floating line 29, and a source terminal connected to the drain terminal of the first transistor Q1, and following the common line 28. A source transistor and a drain terminal are respectively connected to the line 29, and a third transistor Q3 is connected to the source terminal of the second transistor Q2. The antistatic elements 30a, 30b, 30c, and 30d thus constructed each have a high resistance characteristic.

그러나, 이와 같은 종래의 액정표시장치의 정전기 방지 구조에 있어서는 다음과 같은 문제점이 있었다.However, in the antistatic structure of the conventional liquid crystal display device, there are the following problems.

즉, 상기 스토리지 커패시터(Cst)를 형성하기 위한 최외각 게이트 라인(Vgl)은 더미 라인에 직접 연결되어 있고, 상기 더미 라인과 상기 공통 라인은 하나의 정전기 방지 소자에 의해 연결되어 있으므로, 액정 패널 제작 시, 외부의 정전기가 내부 액정 패널에 유입되면, 최외각 게이트 라인(Vgl)은 유입된 정전기에 의해 쉽게 데미지를 입게되고 이로 인하여 공통 라인과 게이트 라인(Vgl)의 쇼트를 발생하게 하고 더불어 액정패널의 구동 불량을 초래하게 된다.That is, since the outermost gate line Vgl for forming the storage capacitor Cst is directly connected to the dummy line, and the dummy line and the common line are connected by one antistatic element, a liquid crystal panel is manufactured. When external static electricity flows into the internal liquid crystal panel, the outermost gate line Vgl is easily damaged by the introduced static electricity, which causes short circuits between the common line and the gate line Vgl. This will cause poor driving.

본 발명은 이와 같은 문제점을 해결하기 위하여, 스토리지 커패시터를 형성하기 위한 최외각 게이트 라인에 이중 정전기 방지 구조를 형성하거나 피뢰침 구조를 적용하여 액정 패널을 정전기로부터 보호할 수 있는 액정표시장치의 정전기 방지 구조를 제공하는데 그 목적이 있다.In order to solve the above problems, the present invention provides an antistatic structure of a liquid crystal display device that can protect a liquid crystal panel from static electricity by forming a double antistatic structure on the outermost gate line for forming a storage capacitor or by applying a lightning rod structure. The purpose is to provide.

상기와 같은 목적을 달성하기 위한 본 발명에 따른 액정표시장치의 정전기 방지 구조는, 서로 수직한 방향으로 게이트 라인 및 데이터 라인이 배열된 표시 영역과, 상기 표시 영역 주변에 형성되어 공통 전압을 인가하기 위한 공통 라인 및 플로팅 라인과, 상기 공통 라인에 평행하게 형성된 제 1, 제 2 더미 라인과, 상기 각 게이트 라인과 상기 제 1 더미 라인 사이, 상기 데이터 라인과 상기 플로팅 라인 사이, 상기 제 1 더미 라인과 제 2 더미 라인 사이, 및 상기 제 2 더미 라인과 공통 전압 단자 사이에 형성되는 정전기 방지 소자들을 포함하여 구성됨에 그 특징이 있다.The antistatic structure of the liquid crystal display according to the present invention for achieving the above object is a display region in which gate lines and data lines are arranged in a direction perpendicular to each other, and formed around the display region to apply a common voltage. A common line and a floating line, a first and a second dummy line formed parallel to the common line, between each gate line and the first dummy line, between the data line and the floating line, and the first dummy line. And antistatic elements formed between the second dummy line and the second dummy line and between the second dummy line and the common voltage terminal.

또한, 상기와 같은 목적을 달성하기 위한 본 발명에 따른 액정표시장치의 정전기 방지 구조는, 서로 수직한 방향으로 게이트 라인 및 데이터 라인이 배열된 표시 영역과, 상기 표시 영역 주변에 형성되어 공통 전압을 인가하기 위한 공통 라인 및 플로팅 라인과, 상기 공통 라인에 평행하게 형성된 제 1, 제 2 더미 라인과, 상기 각 게이트 라인과 상기 제 1 더미 라인 사이, 상기 데이터 라인과 상기 플로팅 라인 사이, 및 상기 제 2 더미 라인과 공통 전압 단자 사이에 형성되는 정전기 방지 소자들과, 제 1 더미 라인과 제 2 더미 라인 사이에 형성되는 피뢰침을 포함하여 구성됨에 또 다른 특징이 있다.In addition, the antistatic structure of the liquid crystal display according to the present invention for achieving the above object, the display area in which the gate line and the data line is arranged in a direction perpendicular to each other, and formed around the display area to provide a common voltage A common line and a floating line for application, first and second dummy lines formed parallel to the common line, between each gate line and the first dummy line, between the data line and the floating line, and the first Another feature is that it includes antistatic elements formed between the second dummy line and the common voltage terminal, and a lightning rod formed between the first dummy line and the second dummy line.

상기와 같은 특징을 갖는 본 발명에 따른 액정표시장치의 정전기 방지 구조를 첨부된 도면을 참조하여 보다 상세히 설명하면 다음과 같다.The antistatic structure of the liquid crystal display according to the present invention having the above characteristics will be described in more detail with reference to the accompanying drawings.

도 5는 본 발명의 제 1 실시예에 따른 정전기 방지 구조를 설명하기 위한 액정표시장치의 등가 회로도이다.5 is an equivalent circuit diagram of a liquid crystal display for explaining an antistatic structure according to the first embodiment of the present invention.

상술한 바와 같이, 표시 영역(AR; Active Region)에는 서로 수직한 방향으로 게이트 라인(112) 및 데이터 라인(115)이 배열된다.As described above, the gate line 112 and the data line 115 are arranged in a direction perpendicular to each other in the display area AR.

그리고, 상기 표시 영역 주변의 비 표시 영역의 상기 게이트 라인(112) 일측 및 상기 데이터 라인(115)의 일측에는 각각 구동 신호를 인가하기 위한 게이트 패드부 및 데이터 패드부가 형성되고, 상기 게이트 패드부 및 데이터 패드부의 반대쪽 비 표시 영역에는 공통 전압을 인가하기 위한 공통 라인(128) 및 플로팅 라인(floating line)(129)이 형성되며, 상기 공통 라인(128)에 평행하게 제 1 더미 라인(127a)과 제 2 더미 라인(127b)이 더 형성된다.In addition, a gate pad portion and a data pad portion for applying a driving signal are formed on one side of the gate line 112 and one side of the data line 115 in the non-display area around the display area, respectively. A common line 128 and a floating line 129 for applying a common voltage are formed in the non-display area opposite to the data pad part, and the first dummy line 127a and the first dummy line 127a are parallel to the common line 128. The second dummy line 127b is further formed.

또한, 상기 각 게이트 라인(112)의 타측 끝단과 상기 제 1 더미 라인(127a)은 정전기 방지 소자(130a)에 의해 연결되고, 상기 데이터 라인(115)의 타측 끝단과 상기 플로팅 라인(129)도 정전기 방지 소자(130b)에 의해 연결되어 있으며, 상기 공통 라인(128)과 상기 플로팅 라인(129)도 정전기 방지 소자(130c)에 의해 연결되어 있고, 상기 제 1 더미 라인(127a)과 제 2 더미 라인(127b)도 적어도 하나 이상(2개)의 정전기 방지 소자(130d)에 연결되고, 상기 제 2 더미 라인(127b)과 상기 공통 전압 단자(131)도 적어도 하나 이상(2개)의 정전기 방지 소자(130e)에 의해 연결되어 있다.In addition, the other end of each gate line 112 and the first dummy line 127a are connected by an antistatic element 130a, and the other end of the data line 115 and the floating line 129 are also The common line 128 and the floating line 129 are also connected by the antistatic element 130c, and the first dummy line 127a and the second dummy are connected by the antistatic element 130b. Line 127b is also connected to at least one (two) antistatic element 130d, and the second dummy line 127b and the common voltage terminal 131 are also at least one (two) antistatic It is connected by the element 130e.

여기서, 상기 최외각 게이트 라인(Vgl)은 상기 제 1 더미 라인(127a)에 직접 연결되어 있으며, 상기 정전기 방지 소자(130a, 130b, 130c, 130d, 130e)는 도 4와 같다.Here, the outermost gate line Vgl is directly connected to the first dummy line 127a, and the antistatic devices 130a, 130b, 130c, 130d, and 130e are illustrated in FIG. 4.

이와 같이, 더미 라인을 더 구성하고, 제 1 더미 라인(127a)과 제 2 더미 라인(127b) 사이에 적어도 하나 이상의 정전기 방지 소자를 형성하고, 제 2 더미 라인(127b)과 상기 공통 전압 단자(131) 사이에도 적어도 하나 이상의 정전기 방지 소자를 형성하여 공통 전압 단자와 최외각 게이트 라인(Vgl) 사이에 정전기 방지 구조를 이중으로 구성하므로 정전기가 발생하더라도 공통 전압 단자와 최외각 게이트 라인의 쇼트를 방지할 수 있다.In this way, the dummy line is further configured, at least one antistatic element is formed between the first dummy line 127a and the second dummy line 127b, and the second dummy line 127b and the common voltage terminal ( At least one antistatic element is formed between the 131 to form a double antistatic structure between the common voltage terminal and the outermost gate line (Vgl), thereby preventing short circuit of the common voltage terminal and the outermost gate line even when static electricity is generated. can do.

한편, 도 6은 본 발명의 제 2 실시예에 따른 액정표시장치의 정전기 방지 구조의 등가회로를 나타낸 것이다.6 shows an equivalent circuit of the antistatic structure of the liquid crystal display according to the second embodiment of the present invention.

본 발명의 제 2 실시예는 본 발명의 제 1 실시예에서 제 1 더미 라인(127a)과 제 2 더미 라인(127b) 사이에 정전기 방지 소자 대신 적어도 하나 이상(2개)의 피뢰침(132a, 132b)을 형성한 것이다.In the second embodiment of the present invention, in the first embodiment of the present invention, at least one (two) lightning arresters 132a and 132b instead of the antistatic element between the first dummy line 127a and the second dummy line 127b. ) Is formed.

즉, 상술한 바와 같이, 표시 영역(AR; Active Region)에는 서로 수직한 방향으로 게이트 라인(112) 및 데이터 라인(115)이 배열된다. That is, as described above, the gate line 112 and the data line 115 are arranged in a direction perpendicular to each other in the display area AR.

그리고, 상기 표시 영역 주변의 비 표시 영역의 상기 게이트 라인(112) 일측 및 상기 데이터 라인(115)의 일측에는 각각 구동 신호를 인가하기 위한 게이트 패드부 및 데이터 패드부가 형성되고, 상기 게이트 패드부 및 데이터 패드부의 반대쪽 비 표시 영역에는 공통 전압을 인가하기 위한 공통 라인(128) 및 플로팅 라인(floating line)(129)이 형성되며, 상기 공통 라인(128)에 평행하게 제 1 더미 라인(127a)과 제 2 더미 라인(127b)이 더 형성된다.In addition, a gate pad portion and a data pad portion for applying a driving signal are formed on one side of the gate line 112 and one side of the data line 115 in the non-display area around the display area, respectively. A common line 128 and a floating line 129 for applying a common voltage are formed in the non-display area opposite to the data pad part, and the first dummy line 127a and the first dummy line 127a are parallel to the common line 128. The second dummy line 127b is further formed.

또한, 상기 각 게이트 라인(112)의 타측 끝단과 상기 제 1 더미 라인(127a)은 정전기 방지 소자(130a)에 의해 연결되고, 상기 데이터 라인(115)의 타측 끝단과 상기 플로팅 라인(129)도 정전기 방지 소자(130b)에 의해 연결되어 있으며, 상기 공통 라인(128)과 상기 플로팅 라인(129)도 정전기 방지 소자(130c)에 의해 연결되어 있고, 상기 제 2 더미 라인(127b)과 상기 공통 전압 단자(131)도 적어도 하나 이상(2개)의 정전기 방지 소자(130e)에 의해 연결되어 있다.In addition, the other end of each gate line 112 and the first dummy line 127a are connected by an antistatic element 130a, and the other end of the data line 115 and the floating line 129 are also The common line 128 and the floating line 129 are also connected by the antistatic element 130c, and the second dummy line 127b and the common voltage are connected by the antistatic element 130b. The terminal 131 is also connected by at least one (two) antistatic elements 130e.

그리고, 상기 제 1 더미 라인(127a)과 제 2 더미 라인(127b) 사이에는 적어도 하나 이상(2개)의 피뢰침(132a, 132b)이 형성되어 있다.At least one (two) lightning arresters 132a and 132b are formed between the first dummy line 127a and the second dummy line 127b.

여기서, 상기 최외각 게이트 라인(Vgl)은 상기 제 1 더미 라인(127a)에 직접 연결되어 있으며, 상기 정전기 방지 소자(130a, 130b, 130c, 130e)는 도 4와 같다. Here, the outermost gate line Vgl is directly connected to the first dummy line 127a, and the antistatic devices 130a, 130b, 130c, and 130e are illustrated in FIG. 4.

이와 같이 제 1 더미 라인(127a)과 제 2 더미 라인(127b) 사이에 피뢰침(132a, 132b)이 형성되므로 정전기에 의한 상기 공통 전압 단자와 최외각 게이트 라인의 쇼트를 방지할 수 있고 더불어 내부 소자를 보호할 수 있다. As the lightning arresters 132a and 132b are formed between the first dummy line 127a and the second dummy line 127b as described above, the short circuit of the common voltage terminal and the outermost gate line due to static electricity can be prevented and the internal element Can protect.

이상에서 설명한 바와 같은 본 발명에 따른 액정표시장치의 정전기 방지 구조에 있어서는 다음과 같은 효과가 있다. The antistatic structure of the liquid crystal display device according to the present invention as described above has the following effects.

즉, 더미 라인을 추가 구성하여 공통 전압 단자와 스토리지 커패시터를 구현하기 위한 최외각 게이트 라인 사이에 정전기 방지 구조를 이중으로 하거나 피뢰침을 형성하므로 정전기로부터 공통 전압 단자와 최외각 게이트 라인 사이의 쇼트를 방지할 수 있고, 더불어 내부 소자를 보호할 수 있다.In other words, the dummy line is additionally configured to double the antistatic structure or form a lightning rod between the outermost gate line for implementing the common voltage terminal and the storage capacitor, thereby preventing a short between the common voltage terminal and the outermost gate line from static electricity. In addition, the internal device can be protected.

도 1은 일반적인 TN 모드 액정표시장치의 평면도1 is a plan view of a typical TN mode liquid crystal display device

도 2는 도 1의 I-I'선상의 단면도FIG. 2 is a cross-sectional view taken along line II ′ of FIG. 1.

도 3은 종래의 TN 모드 액정표시장치의 정전기 방지 구조를 설명하기 위한 등가 회로도3 is an equivalent circuit diagram illustrating an antistatic structure of a conventional TN mode liquid crystal display device.

도 4는 종래의 정전기 방지 소자의 등가 회로도4 is an equivalent circuit diagram of a conventional antistatic device

도 5는 본 발명의 제 1 실시예에 따른 정전기 방지 구조를 설명하기 위한 액정표시장치의 등가 회로도5 is an equivalent circuit diagram of a liquid crystal display for explaining an antistatic structure according to the first embodiment of the present invention.

도 6은 본 발명의 제 2 실시예에 따른 정전기 방지 구조를 설명하기 위한 액정표시장치의 등가 회로도6 is an equivalent circuit diagram of a liquid crystal display for explaining an antistatic structure according to a second embodiment of the present invention.

도면의 주요 부분에 대한 부호의 설명Explanation of symbols for the main parts of the drawings

112 : 게이트 라인 115 : 데이터 라인112: gate line 115: data line

127a, 127b : 더미 라인 128 : 공통 라인127a, 127b: dummy line 128: common line

129 : 플로팅 라인 130a-130e : 정전기 방지 소자129: floating line 130a-130e: antistatic element

131 : 공통 전압 단자 132a, 132b : 피뢰침131: common voltage terminal 132a, 132b: lightning rod

Claims (10)

서로 수직한 방향으로 게이트 라인 및 데이터 라인이 배열된 표시 영역과, A display area in which gate lines and data lines are arranged in a direction perpendicular to each other; 상기 표시 영역 주변에 형성되어 공통 전압을 인가하기 위한 공통 라인 및 플로팅 라인과,A common line and a floating line formed around the display area to apply a common voltage; 상기 공통 라인에 평행하게 형성된 제 1, 제 2 더미 라인과,First and second dummy lines formed in parallel to the common line, 상기 각 게이트 라인과 상기 제 1 더미 라인 사이, 상기 데이터 라인과 상기 플로팅 라인 사이, 상기 제 1 더미 라인과 제 2 더미 라인 사이, 및 상기 제 2 더미 라인과 공통 전압 단자 사이에 형성되는 정전기 방지 소자들을 포함하여 구성됨을 특징으로 하는 액정표시장치의 정전기 방지 구조.An antistatic device is formed between the gate line and the first dummy line, between the data line and the floating line, between the first dummy line and the second dummy line, and between the second dummy line and the common voltage terminal. Antistatic structure of the liquid crystal display device comprising a. 제 1 항에 있어서,The method of claim 1, 상기 제 1 더미 라인과 제 2 더미 라인 사이에는 상기 정전기 방지 소자가 적어도 하나 이상 형성됨을 특징으로 하는 액정표시장치의 정전기 방지 구조.And at least one antistatic element is formed between the first dummy line and the second dummy line. 제 1 항에 있어서,The method of claim 1, 상기 제 2 더미 라인과 공통 전압 단자 사이에는 상기 정전기 방지 소자가 적어도 하나 이상 형성됨을 특징으로 하는 액정표시장치의 정전기 방지 구조.And at least one antistatic element is formed between the second dummy line and the common voltage terminal. 제 1 항에 있어서,The method of claim 1, 상기 플로팅 라인과 상기 공통 라인 사이에도 정전기 방지 소자가 더 형성됨을 특징으로 하는 액정표시장치의 정전기 방지 구조.And an antistatic element is formed between the floating line and the common line. 제 1 항에 있어서,The method of claim 1, 상기 게이트 라인 중 스토리지 커패시터를 형성하기 위한 최외각 게이트 라인은 상기 제 1 더미 라인에 직접 연결됨을 특징으로 하는 액정표시장치의 정전기 방지 구조.The outermost gate line for forming the storage capacitor of the gate line is directly connected to the first dummy line, the antistatic structure of the liquid crystal display device. 서로 수직한 방향으로 게이트 라인 및 데이터 라인이 배열된 표시 영역과, A display area in which gate lines and data lines are arranged in a direction perpendicular to each other; 상기 표시 영역 주변에 형성되어 공통 전압을 인가하기 위한 공통 라인 및 플로팅 라인과,A common line and a floating line formed around the display area to apply a common voltage; 상기 공통 라인에 평행하게 형성된 제 1, 제 2 더미 라인과,First and second dummy lines formed in parallel to the common line, 상기 각 게이트 라인과 상기 제 1 더미 라인 사이, 상기 데이터 라인과 상기 플로팅 라인 사이, 및 상기 제 2 더미 라인과 공통 전압 단자 사이에 형성되는 정전기 방지 소자들과,Antistatic elements formed between the gate line and the first dummy line, between the data line and the floating line, and between the second dummy line and the common voltage terminal; 제 1 더미 라인과 제 2 더미 라인 사이에 형성되는 피뢰침을 포함하여 구성됨을 특징으로 하는 액정표시장치의 정전기 방지 구조.And a lightning arrester formed between the first dummy line and the second dummy line. 제 6 항에 있어서,The method of claim 6, 상기 제 1 더미 라인과 제 2 더미 라인 사이에는 상기 피뢰침이 적어도 하나 이상 형성됨을 특징으로 하는 액정표시장치의 정전기 방지 구조.At least one lightning rod is formed between the first dummy line and the second dummy line, the antistatic structure of the liquid crystal display device. 제 6 항에 있어서,The method of claim 6, 상기 제 2 더미 라인과 공통 전압 단자 사이에는 상기 정전기 방지 소자가 적어도 하나 이상 형성됨을 특징으로 하는 액정표시장치의 정전기 방지 구조.And at least one antistatic element is formed between the second dummy line and the common voltage terminal. 제 6 항에 있어서,The method of claim 6, 상기 플로팅 라인과 상기 공통 라인 사이에도 정전기 방지 소자가 더 형성됨을 특징으로 하는 액정표시장치의 정전기 방지 구조.And an antistatic element is formed between the floating line and the common line. 제 6 항에 있어서,The method of claim 6, 상기 게이트 라인 중 스토리지 커패시터를 형성하기 위한 최외각 게이트 라인은 상기 제 1 더미 라인에 직접 연결됨을 특징으로 하는 액정표시장치의 정전기 방지 구조.The outermost gate line for forming the storage capacitor of the gate line is directly connected to the first dummy line, the antistatic structure of the liquid crystal display device.
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100977978B1 (en) * 2006-05-25 2010-08-24 엘지디스플레이 주식회사 Liquid crystal display and fabricating method thereof
KR101241759B1 (en) * 2006-02-22 2013-03-14 삼성디스플레이 주식회사 Array substrate and display device having the same
CN106252358A (en) * 2016-08-25 2016-12-21 武汉华星光电技术有限公司 There is the display floater of electrostatic protection function

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102403688B1 (en) * 2015-09-24 2022-05-27 엘지디스플레이 주식회사 Display device

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100552299B1 (en) * 1998-09-16 2006-05-24 삼성전자주식회사 Liquid crystal display and inspection method thereof
KR100576629B1 (en) * 1999-04-08 2006-05-04 엘지.필립스 엘시디 주식회사 TFT array substrate of LCD device and method for testing the same

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101241759B1 (en) * 2006-02-22 2013-03-14 삼성디스플레이 주식회사 Array substrate and display device having the same
KR100977978B1 (en) * 2006-05-25 2010-08-24 엘지디스플레이 주식회사 Liquid crystal display and fabricating method thereof
US7796202B2 (en) 2006-05-25 2010-09-14 Lg Display Co., Ltd. Liquid crystal display and fabricating method thereof
US8319904B2 (en) 2006-05-25 2012-11-27 Lg Display Co., Ltd. Liquid crystal display and fabricating method thereof
CN106252358A (en) * 2016-08-25 2016-12-21 武汉华星光电技术有限公司 There is the display floater of electrostatic protection function
CN106252358B (en) * 2016-08-25 2019-05-03 武汉华星光电技术有限公司 Display panel with electrostatic protection function

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