KR101241759B1 - Array substrate and display device having the same - Google Patents

Array substrate and display device having the same Download PDF

Info

Publication number
KR101241759B1
KR101241759B1 KR1020060017023A KR20060017023A KR101241759B1 KR 101241759 B1 KR101241759 B1 KR 101241759B1 KR 1020060017023 A KR1020060017023 A KR 1020060017023A KR 20060017023 A KR20060017023 A KR 20060017023A KR 101241759 B1 KR101241759 B1 KR 101241759B1
Authority
KR
South Korea
Prior art keywords
voltage
common
voltage line
pixel
display area
Prior art date
Application number
KR1020060017023A
Other languages
Korean (ko)
Other versions
KR20070084806A (en
Inventor
김철호
김일곤
맹호석
김철민
Original Assignee
삼성디스플레이 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성디스플레이 주식회사 filed Critical 삼성디스플레이 주식회사
Priority to KR1020060017023A priority Critical patent/KR101241759B1/en
Publication of KR20070084806A publication Critical patent/KR20070084806A/en
Application granted granted Critical
Publication of KR101241759B1 publication Critical patent/KR101241759B1/en

Links

Images

Classifications

    • CCHEMISTRY; METALLURGY
    • C01INORGANIC CHEMISTRY
    • C01BNON-METALLIC ELEMENTS; COMPOUNDS THEREOF; METALLOIDS OR COMPOUNDS THEREOF NOT COVERED BY SUBCLASS C01C
    • C01B13/00Oxygen; Ozone; Oxides or hydroxides in general
    • C01B13/02Preparation of oxygen
    • C01B13/0229Purification or separation processes
    • C01B13/0248Physical processing only
    • C01B13/0259Physical processing only by adsorption on solids
    • C01B13/0262Physical processing only by adsorption on solids characterised by the adsorbent
    • C01B13/027Zeolites
    • BPERFORMING OPERATIONS; TRANSPORTING
    • B01PHYSICAL OR CHEMICAL PROCESSES OR APPARATUS IN GENERAL
    • B01DSEPARATION
    • B01D53/00Separation of gases or vapours; Recovering vapours of volatile solvents from gases; Chemical or biological purification of waste gases, e.g. engine exhaust gases, smoke, fumes, flue gases, aerosols
    • B01D53/02Separation of gases or vapours; Recovering vapours of volatile solvents from gases; Chemical or biological purification of waste gases, e.g. engine exhaust gases, smoke, fumes, flue gases, aerosols by adsorption, e.g. preparative gas chromatography
    • BPERFORMING OPERATIONS; TRANSPORTING
    • B01PHYSICAL OR CHEMICAL PROCESSES OR APPARATUS IN GENERAL
    • B01DSEPARATION
    • B01D2253/00Adsorbents used in seperation treatment of gases and vapours
    • B01D2253/10Inorganic adsorbents
    • B01D2253/106Silica or silicates
    • B01D2253/108Zeolites
    • BPERFORMING OPERATIONS; TRANSPORTING
    • B01PHYSICAL OR CHEMICAL PROCESSES OR APPARATUS IN GENERAL
    • B01DSEPARATION
    • B01D2256/00Main component in the product gas stream after treatment
    • B01D2256/12Oxygen
    • BPERFORMING OPERATIONS; TRANSPORTING
    • B01PHYSICAL OR CHEMICAL PROCESSES OR APPARATUS IN GENERAL
    • B01DSEPARATION
    • B01D2257/00Components to be removed
    • B01D2257/10Single element gases other than halogens
    • B01D2257/102Nitrogen
    • CCHEMISTRY; METALLURGY
    • C01INORGANIC CHEMISTRY
    • C01BNON-METALLIC ELEMENTS; COMPOUNDS THEREOF; METALLOIDS OR COMPOUNDS THEREOF NOT COVERED BY SUBCLASS C01C
    • C01B2210/00Purification or separation of specific gases
    • C01B2210/0043Impurity removed
    • C01B2210/0046Nitrogen

Abstract

정전기에 의한 불량을 개선하기 위한 어레이 기판 및 이를 구비한 표시 장치가 개시된다. 어레이 기판은 베이스 기판, 제1 전압배선 및 분산회로부를 포함한다. 베이스 기판은 복수의 화소부들로 이루어지고 각 화소부에 화소전극이 형성된 표시영역과 표시영역을 둘러싸는 주변영역으로 이루어진다. 제1 전압배선은 주변영역에 형성되고, 화소전극과 대향하는 제1 공통전극에 제1 공통전압을 인가한다. 분산회로부는 제1 전압배선의 단부에 전기적으로 연결되어, 제1 전압배선으로 유입된 정전기를 분산시킨다. 이에 따라, 공통전압이 전달되는 전압배선에 분산회로부를 형성함으로써 상기 전압배선을 타고 유입되는 정전기로부터 표시영역의 화소부가 손상되는 것을 막을 수 있다. Disclosed are an array substrate and a display device having the same. The array substrate includes a base substrate, a first voltage wiring and a dispersion circuit portion. The base substrate includes a display area including a plurality of pixel parts and a pixel electrode formed in each pixel part, and a peripheral area surrounding the display area. The first voltage line is formed in the peripheral region and applies a first common voltage to the first common electrode facing the pixel electrode. The distribution circuit unit is electrically connected to an end of the first voltage wiring to dissipate static electricity introduced into the first voltage wiring. Accordingly, by forming the dispersion circuit part on the voltage line through which the common voltage is transmitted, it is possible to prevent the pixel portion of the display area from being damaged by the static electricity flowing through the voltage line.

정전기, 분산, 공통전압, 전압배선 Static electricity, dispersion, common voltage, voltage wiring

Description

어레이 기판 및 이를 구비한 표시 장치{ARRAY SUBSTRATE AND DISPLAY DEVICE HAVING THE SAME}Array substrate and display device having same {ARRAY SUBSTRATE AND DISPLAY DEVICE HAVING THE SAME}

도 1은 본 발명의 실시예에 따른 어레이 기판의 평면도이다. 1 is a plan view of an array substrate according to an embodiment of the present invention.

도 2는 도 1에 도시된 분산회로부의 등가회로도이다. FIG. 2 is an equivalent circuit diagram of the distributed circuit unit shown in FIG. 1.

도 3은 도 1에 도시된 분산회로부의 레이 아웃도이다. 3 is a layout view of the distributed circuit unit shown in FIG. 1.

도 4는 도 3의 I-I'선을 따라 절단한 단면도이다. 4 is a cross-sectional view taken along line II ′ of FIG. 3.

도 5는 본 발명의 다른 실시예에 따른 표시 장치의 평면도이다. 5 is a plan view of a display device according to another exemplary embodiment of the present invention.

<도면의 주요부분에 대한 부호의 설명><Description of the symbols for the main parts of the drawings>

100 : 어레이 기판 110 : 더미 화소부100 array substrate 110 dummy pixel portion

120 : 패드부 130, 140 : 제1, 제2 쇼트포인트120: pad portion 130, 140: first and second short points

131, 133 : 제1, 제2 전압배선 141, 143 : 제3, 제4 전압배선131 and 133: first and second voltage wiring 141 and 143: third and fourth voltage wiring

150 : 제1 게이트 회로부 160 : 제2 게이트 회로부150: first gate circuit portion 160: second gate circuit portion

171, 172, 173, 174 : 제1, 제2, 제3, 제4 분산회로부171, 172, 173, and 174: first, second, third, and fourth distributed circuit units

본 발명은 어레이 기판 및 이를 구비한 표시 장치에 관한 것으로, 보다 상세 하게는 정전기에 의한 불량을 개선하기 위한 어레이 기판 및 이를 구비한 표시 장치에 관한 것이다. The present invention relates to an array substrate and a display device having the same, and more particularly, to an array substrate and a display device having the same for improving a defect caused by static electricity.

일반적으로 액정표시장치는 서로 마주하는 어레이 기판 및 대향 기판과, 상기 기판들 사이에 개재된 액정층을 포함하는 액정표시패널과, 상기 액정표시패널을 구동하는 구동 장치를 포함한다.  In general, a liquid crystal display includes an array substrate and an opposite substrate facing each other, a liquid crystal display panel including a liquid crystal layer interposed between the substrates, and a driving device for driving the liquid crystal display panel.

상기 어레이 기판은 복수의 게이트 배선들과 복수의 데이터 배선들과, 상기 게이트 배선들과 데이터 배선들이 각각 연결된 박막트랜지스터(TFT)를 포함한다. 상기 어레이 기판은 ASG(Amorphous Silicon Gate)나 COG(Chip On Glass) 등 집적도가 높은 새로운 기술 적용으로 인해 금속 밀도가 높은 패턴을 사용함에 따라 정전기 불량이 증가하고 있다. The array substrate includes a plurality of gate lines and a plurality of data lines, and a thin film transistor TFT connected to the gate lines and data lines, respectively. Due to the application of new technologies with high integration such as ASG (Amorphous Silicon Gate) or Chip On Glass (COG), the array substrate has increased static defects as the pattern of high metal density is used.

상기 어레이 기판 및 액정표시패널을 제조 공정시, 공정상에서 발생되는 정전기는 상기 어레이 기판에 형성된 금속 배선들에 유입된다. 이러한 정전기는 상기 배선들의 단선 및 단락과 같은 배선 불량을 야기하며, 또한, 상기 박막트랜지스터(TFT)를 손상시키는 등의 불량을 야기한다. During the manufacturing process of the array substrate and the liquid crystal display panel, the static electricity generated in the process flows into the metal lines formed on the array substrate. Such static electricity causes wiring defects such as disconnection and short circuit of the wirings, and also causes defects such as damaging the thin film transistor TFT.

이에 본 발명의 기술적 과제는 이러한 종래의 문제점을 해결하기 위한 것으로, 본 발명의 목적은 정전기에 의한 불량을 방지하기 위한 어레이 기판을 제공하는 것이다. Accordingly, the technical problem of the present invention is to solve such a conventional problem, and an object of the present invention is to provide an array substrate for preventing a defect caused by static electricity.

본 발명의 다른 목적은 상기 어레이 기판을 포함하는 표시 장치를 제공하는 것이다. Another object of the present invention is to provide a display device including the array substrate.

상기한 본 발명의 목적을 실현하기 위한 실시예에 따른 어레이 기판은 베이스 기판, 제1 전압배선 및 분산회로부를 포함한다. 상기 베이스 기판은 복수의 화소부들로 이루어지고 각 화소부에 화소전극이 형성된 표시영역과 상기 표시영역을 둘러싸는 주변영역으로 이루어진다. 상기 제1 전압배선은 상기 주변영역에 형성되고, 상기 화소전극과 대향하는 제1 공통전극에 제1 공통전압을 인가한다. 상기 분산회로부는 상기 제1 전압배선의 단부에 전기적으로 연결되어, 상기 제1 전압배선으로 유입된 정전기를 분산시킨다. An array substrate according to an embodiment for realizing the above object of the present invention includes a base substrate, a first voltage wiring and a distributed circuit unit. The base substrate includes a display area including a plurality of pixel parts, a pixel electrode formed in each pixel part, and a peripheral area surrounding the display area. The first voltage line is formed in the peripheral area, and applies a first common voltage to a first common electrode facing the pixel electrode. The distribution circuit unit is electrically connected to an end portion of the first voltage line to dissipate static electricity introduced into the first voltage line.

상기한 본 발명의 다른 목적을 실현하기 위한 실시예에 따른 표시 장치는 어레이 기판 및 대향 기판은 포함한다. 상기 어레이 기판은 화소전극들이 형성된 표시영역과 상기 표시영역을 둘러싸는 주변영역에 형성되고 상기 화소전극들 대향하는 공통전극에 공통전압을 인가하는 전압배선 및 상기 전압배선의 단부에 형성되어 상기 전압배선으로 유입된 정전기의 에너지를 분산시키는 분산회로부를 포함한다. 상기 대향 기판은 상기 어레이 기판과 마주하며 상기 공통전극이 형성된다. A display device according to an embodiment for realizing another object of the present invention includes an array substrate and an opposing substrate. The array substrate is formed in a display area in which pixel electrodes are formed and a peripheral area surrounding the display area, and is formed at an end of the voltage line and a voltage line for applying a common voltage to a common electrode facing the pixel electrodes. It includes a distribution circuit for dispersing the energy of the static electricity introduced into. The opposite substrate faces the array substrate and the common electrode is formed.

이러한 어레이 기판 및 이를 구비한 표시 장치에 의하면, 공통전압이 전달되는 전압배선에 분산회로부를 형성함으로써 상기 전압배선을 타고 유입되는 정전기로부터 표시영역의 화소부가 손상되는 것을 막을 수 있다. According to the array substrate and the display device having the same, the distributed circuit unit may be formed on the voltage line through which the common voltage is transmitted, thereby preventing the pixel portion of the display area from being damaged by static electricity flowing through the voltage line.

이하, 첨부한 도면들을 참조하여, 본 발명을 보다 상세하게 설명하고자 한다.DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS The present invention will now be described in more detail with reference to the accompanying drawings.

도 1은 본 발명의 실시예에 따른 어레이 기판의 평면도이다. 1 is a plan view of an array substrate according to an embodiment of the present invention.

도 1을 참조하면, 어레이 기판은 표시 영역(DA)과 상기 표시 영역(DA)을 둘러싸는 제1, 제2, 제3 및 제4 주변 영역(PA1, PA2, PA3 및 PA4)으로 이루어진다. Referring to FIG. 1, an array substrate includes a display area DA and first, second, third, and fourth peripheral areas PA1, PA2, PA3, and PA4 surrounding the display area DA.

상기 표시영역(DA)에는 복수의 게이트 배선(GL)들과, 복수의 소스 배선(DL)들과, 상기 게이트 배선들과 소스 배선들에 의해 정의되는 복수의 화소부들이 형성된다. 각 화소부(P)에는 게이트 배선(GL)과 소스 배선(DL)에 연결된 박막트랜지스터(TFT)와, 상기 박막트랜지스터(TFT)에 연결된 화소전극(PE) 및 스토리지 캐패시터(CST)가 형성된다. A plurality of gate lines GL, a plurality of source lines DL, and a plurality of pixel portions defined by the gate lines and the source lines are formed in the display area DA. Each pixel portion P includes a thin film transistor TFT connected to a gate line GL and a source line DL, a pixel electrode PE connected to the thin film transistor TFT, and a storage capacitor CST.

상기 표시영역(DA)의 가장자리에는 더미 화소부들(110)이 형성된다. 상기 더미 화소부들(110)의 소스 배선에는 제1 공통전압(VCOM1)이 인가되어 화이트 계조 영상(노멀리 화이트 모드)을 표시한다. 상기 제1 공통전압(VCOM1)은 상기 화소전극(PE)과 대향하는 대향 기판(미도시)의 공통전극에 인가되는 전압이다. Dummy pixel parts 110 are formed at an edge of the display area DA. A first common voltage VCOM1 is applied to the source wirings of the dummy pixel parts 110 to display a white grayscale image (normally white mode). The first common voltage VCOM1 is a voltage applied to a common electrode of an opposite substrate (not shown) facing the pixel electrode PE.

상기 제1 주변영역(PA1)에는 복수의 패드(121)들이 형성된 패드부(120)가 형성된다. 상기 패드부(120)는 소스패드(121), 제1 전압패드(122), 제2 전압패드(123), 제3 전압패드(124) 및 제4 전압패드(125)를 포함한다. A pad part 120 having a plurality of pads 121 formed therein is formed in the first peripheral area PA1. The pad part 120 includes a source pad 121, a first voltage pad 122, a second voltage pad 123, a third voltage pad 124, and a fourth voltage pad 125.

상기 소스패드(121)는 소스 배선(DL)의 일단부에 형성되어, 소스신호가 입력된다. 상기 제1 및 제2 전압패드들(122, 123)은 제1 및 제2 공통배선들(131, 141)의 일단부에 각각 연결되어, 제1 및 제2 공통전압(VCOM1, VCOM2)이 입력된다. 상기 제3 및 제4 전압패드들(124, 125)은 제3 및 제4 공통배선들(133, 143)의 일단부에 각각 연결되어, 상기 제1 및 제2 공통전압(VCOM1, VCOM2)이 입력된다. 상기 제2 공통전압은 스토리지 캐패시터(CST)의 공통전극에 인가되는 공통전압이다. The source pad 121 is formed at one end of the source wiring DL to receive a source signal. The first and second voltage pads 122 and 123 are connected to one ends of the first and second common wires 131 and 141, respectively, so that the first and second common voltages VCOM1 and VCOM2 are input. do. The third and fourth voltage pads 124 and 125 are connected to one ends of the third and fourth common wires 133 and 143, respectively, so that the first and second common voltages VCOM1 and VCOM2 are Is entered. The second common voltage is a common voltage applied to the common electrode of the storage capacitor CST.

상기 제2 주변영역(PA2)은 상기 제1 주변영역(PA1)과 마주하며, 제1 쇼트 포인트(130) 및 제2 쇼트 포인트(140)가 형성된다. 상기 제1 및 제2 쇼트 포인트(130, 140)는 상기 대향 기판의 공통 전극과 쇼트되어 상기 제1 공통전압(VCOM1)을 상기 대향 기판에 인가한다. The second peripheral area PA2 faces the first peripheral area PA1, and a first short point 130 and a second short point 140 are formed. The first and second short points 130 and 140 are shorted with the common electrode of the opposing substrate to apply the first common voltage VCOM1 to the opposing substrate.

상기 제3 주변영역(PA3)에는 게이트 배선(GL)들 중 제1 그룹의 게이트 배선들에 게이트 신호를 출력하는 제1 게이트 회로부(150)와, 상기 제1 전압패드(122)와 연결된 제1 공통배선(131) 및 상기 제2 전압패드(123)와 연결된 제2 공통배선(133)이 형성된다. 상기 제1 공통배선(131)은 상기 더미 화소부들(110)의 소스 배선과 전기적으로 연결된다. 이에 의해 상기 더미 화소부들(110)은 제1 공통전압(VCOM1)을 인가하여 화이트 계조 영상(노멀리 화이트 모드)을 표시한다. In the third peripheral area PA3, a first gate circuit unit 150 for outputting a gate signal to gate lines of a first group of the gate lines GL, and a first connected to the first voltage pad 122. A second common wiring 133 connected to the common wiring 131 and the second voltage pad 123 is formed. The first common line 131 is electrically connected to the source lines of the dummy pixel parts 110. Accordingly, the dummy pixel units 110 apply a first common voltage VCOM1 to display a white grayscale image (normally white mode).

상기 제4 주변영역(PA4)은 상기 제3 주변영역과 마주하며, 상기 게이트 배선(GL)들 중 제2 그룹의 게이트 배선들에 게이트 신호를 출력하는 제2 게이트 회로부(160)와, 상기 제3 전압패드(124)와 연결된 제3 공통배선(141) 및 상기 제4 전압패드(124)와 연결된 제4 공통배선(143)이 형성된다. 상기 제3 공통배선(141)은 상기 더미 화소부들(110)의 소스 배선과 전기적으로 연결되어 화이트 계조 영상을 표시한다. The fourth peripheral area PA4 faces the third peripheral area, and includes a second gate circuit unit 160 that outputs a gate signal to gate lines of a second group of the gate lines GL. A third common wiring 141 connected to the third voltage pad 124 and a fourth common wiring 143 connected to the fourth voltage pad 124 are formed. The third common line 141 is electrically connected to the source lines of the dummy pixel parts 110 to display a white grayscale image.

상기 제1 공통전압(VCOM1)이 전달되는 제1 및 제3 공통배선(131, 141)에는 복수의 분산회로부들(171, 172, 173, 174)이 형성된다. 각 분산회로부(171)는 제조공정 중에 정전기가 상기 제1 공통배선(131)에 유입되는 경우, 상기 정전기를 지연시키거나 분산시켜 상기 정전기가 상기 표시영역(DA)의 화소부(P)에 유입되는 것을 방지한다. A plurality of distributed circuit units 171, 172, 173, and 174 are formed in the first and third common lines 131 and 141 through which the first common voltage VCOM1 is transmitted. When the static electricity flows into the first common wiring 131 during the manufacturing process, each distributed circuit unit 171 delays or disperses the static electricity so that the static electricity flows into the pixel portion P of the display area DA. Prevent it.

즉, 상기 제1 및 제3 공통배선(131, 141)이 상기 더미 화소부들(110)의 소스 배선과 연결됨에 따라서 상기 제1 및 제2 쇼트 포인트(130, 140) 또는 제1 및 제3 공통배선(131, 141)으로 유입되는 정전기가 상기 더미 화소부들(110)을 통해 상기 표시영역(DA)에 유입되어 상기 화소부(P)를 손상시키는 불량이 발생한다. 이에 따라서, 상기 제1 및 제3 공통배선(131, 141)과 전기적으로 연결된 상기 제1 내지 제4 분산회로부들(171, 172, 173, 174)에서 상기 정전기를 지연시키거나 분산시켜 상기 화소부(P)의 손상을 막을 수 있다. That is, as the first and third common lines 131 and 141 are connected to the source lines of the dummy pixel parts 110, the first and second short points 130 and 140 or the first and third common lines. Static electricity flowing into the wirings 131 and 141 flows into the display area DA through the dummy pixel parts 110, thereby causing damage to the pixel part P. Accordingly, the pixel unit may be delayed or dispersed in the first to fourth distributed circuit units 171, 172, 173, and 174 electrically connected to the first and third common lines 131 and 141. (P) can be damaged.

바람직하게 상기 제1 내지 제4 분산회로부(171, 172, 173, 174)는 정전기가 유입되는 상기 제1 및 제3 전압배선(131, 141)의 단부에 각각 형성된다. 도시된 바와 같이, 제1 및 제2 분산회로부(171, 172)는 상기 제1 전압배선(131)의 양단부에 각각 형성되고, 상기 제3 및 제4 분산회로부(173, 174)는 상기 제3 전압배선(141)의 양단부에 각각 형성된다. Preferably, the first to fourth distributed circuit units 171, 172, 173, and 174 are formed at ends of the first and third voltage lines 131 and 141 to which static electricity flows, respectively. As illustrated, the first and second distributed circuit units 171 and 172 are formed at both ends of the first voltage line 131, respectively, and the third and fourth distributed circuit units 173 and 174 are formed in the third unit. It is formed at both ends of the voltage wiring 141, respectively.

도 2는 도 1에 도시된 분산회로부의 등가 회로도이고, 도 3은 도 1에 도시된 분산회로부의 레이 아웃도이고, 도 4는 도 3의 I-I'선을 따라 절단한 단면도이다. 2 is an equivalent circuit diagram of the distributed circuit unit shown in FIG. 1, FIG. 3 is a layout diagram of the distributed circuit unit shown in FIG. 1, and FIG. 4 is a cross-sectional view taken along line II ′ of FIG. 3.

도 2를 참조하면, 상기 제1 분산회로부(171)는 복수의 스위칭 소자들(TR1, TR2)을 포함한다. 각 스위칭 소자(TR1)는 상기 제1 전압배선(131)에 연결된 소스 전극(SE) 및 드레인 전극(DE)과, 플로팅 상태의 게이트 전극(GE)을 포함한다. Referring to FIG. 2, the first distribution circuit unit 171 includes a plurality of switching elements TR1 and TR2. Each switching element TR1 includes a source electrode SE and a drain electrode DE connected to the first voltage line 131, and a gate electrode GE in a floating state.

상기 제1 전압배선(131)에 정전기가 유입되면 플로팅 상태인 게이트 전극(GE)과 큰 전압차이를 유발하고, 상기 전압차이는 브레이크다운전압(Breakdown Voltage)의 인자로 작용하여 상기 스위칭 소자(TR1)를 파괴시킨다. 이에 의해 상기 정전기 에너지는 상기 스위칭 소자들(TR1, TR2)에 의해 분산된다. When static electricity flows into the first voltage line 131, a large voltage difference is caused between the gate electrode GE in a floating state, and the voltage difference acts as a factor of a breakdown voltage, thereby switching the switching element TR1. Destroy). As a result, the electrostatic energy is dispersed by the switching elements TR1 and TR2.

도 3 및 도 4를 참조하면, 상기 제1 전압배선(131)과 스위칭 소자(TR1)의 게이트 전극(GE)은 베이스 기판(101) 위에 제1 금속층으로 형성된다. 상기 제1 전압배선(131) 및 게이트 전극(GE)이 형성된 베이스 기판(101) 위에 게이트 절연층(102)을 형성한다. 상기 게이트 전극(GE) 위에는 채널층(CH)이 형성된다. 상기 채널층(CH)이 형성된 베이스 기판(101) 위에는 제2 금속층으로 소스 전극(SE) 및 드레인 전극(DE)이 형성된다. 상기 소스 및 드레인 전극(SE, DE)이 형성된 베이스 기판(101) 위에 보호 절연층(103)이 형성한다. 상기 드레인 전극(DE)은 제1 연결부(C1)에 의해 상기 제1 전압배선(131)과 전기적으로 연결되고, 상기 소스 전극(SE)은 제2 연결부(C2)에 의해 상기 제2 전압배선(141)과 전기적으로 연결된다. 3 and 4, the first voltage line 131 and the gate electrode GE of the switching element TR1 are formed as a first metal layer on the base substrate 101. A gate insulating layer 102 is formed on the base substrate 101 on which the first voltage line 131 and the gate electrode GE are formed. The channel layer CH is formed on the gate electrode GE. The source electrode SE and the drain electrode DE are formed as a second metal layer on the base substrate 101 on which the channel layer CH is formed. The protective insulating layer 103 is formed on the base substrate 101 on which the source and drain electrodes SE and DE are formed. The drain electrode DE is electrically connected to the first voltage line 131 by a first connection part C1, and the source electrode SE is connected to the second voltage line by a second connection part C2. 141) is electrically connected.

이에 의해 상기 제1 전압배선(131)으로 유입된 정전기는 표시영역(DA)의 화소부(P)에 유입되기 전, 상기 스위칭 소자들(TR1, TR2)에 먼저 유입되어 상기 스위칭 소자들(TR1, TR2)을 파괴시킴으로써 상기 정전기의 에너지가 분산된다. 이에 따라서 상기 화소부(P)를 정전기로부터 보호한다. As a result, the static electricity introduced into the first voltage line 131 is first introduced into the switching elements TR1 and TR2 before being introduced into the pixel portion P of the display area DA, and thus the switching elements TR1. Energy of the static electricity is dispersed by destroying TR2). Accordingly, the pixel portion P is protected from static electricity.

도 5는 본 발명의 다른 실시예에 따른 표시 장치의 평면도이다. 5 is a plan view of a display device according to another exemplary embodiment of the present invention.

도 1 및 도 5를 참조하면, 상기 표시 장치는 영상을 표시하는 표시 패널과 상기 표시 패널을 구동하는 구동 장치를 포함한다. 상기 표시 패널은 도 1에 도시된 어레이 기판(100)과, 상기 어레이 기판(100)에 대향하는 대향 기판(200)과, 상기 기판들(100, 200) 사이에 개재된 액정층(미도시)을 포함한다. 1 and 5, the display device includes a display panel for displaying an image and a driving device for driving the display panel. The display panel includes an array substrate 100 illustrated in FIG. 1, an opposing substrate 200 facing the array substrate 100, and a liquid crystal layer interposed between the substrates 100 and 200. It includes.

상기 표시 패널은 복수의 화소부(P)들이 형성된 표시영역(DA)과 상기 표시영역(DA)을 둘러싸는 제1, 제2, 제3 및 제4 주변영역(PA1, PA2, PA3 및 PA4)으로 이루어진다. 각 화소부(P)는 스위칭 소자(TFT), 상기 스위칭 소자(TFT)와 연결된 액정 캐패시터(CLC) 및 상기 액정 캐패시터(CLC)와 전기적으로 연결된 스토리지 캐패시터(CST)를 포함한다. 상기 액정 캐패시터(CLC)의 화소전극(PE)과 액정층 및 대향 기판(200)의 공통 전극으로 이루어지며, 상기 액정 캐패시터(CLC)의 공통 전극에는 제2 공통전압(VCOM2)이 인가된다. The display panel includes a display area DA in which a plurality of pixel parts P are formed, and first, second, third, and fourth peripheral areas PA1, PA2, PA3, and PA4 surrounding the display area DA. Is done. Each pixel portion P includes a switching element TFT, a liquid crystal capacitor CLC connected to the switching element TFT, and a storage capacitor CST electrically connected to the liquid crystal capacitor CLC. The pixel electrode PE of the liquid crystal capacitor CLC and the common electrode of the liquid crystal layer and the counter substrate 200 are applied, and a second common voltage VCOM2 is applied to the common electrode of the liquid crystal capacitor CLC.

상기 제1, 제2, 제3 및 제4 주변영역(PA1, PA2, PA3 및 PA4)에는 상기 액정 캐패시터(CLC)의 공통전극에 제1 공통전압(VCOM1)을 인가하는 제1 및 제3 전압배선(131, 141)과, 상기 스토리지 캐패시터(CST)의 공통전극에 제2 공통전압(VCOM2)을 인가하는 제2 및 제4 전압배선(133, 143)이 형성된다. First and third voltages applying the first common voltage VCOM1 to the common electrode of the liquid crystal capacitor CLC in the first, second, third and fourth peripheral regions PA1, PA2, PA3 and PA4. Second and fourth voltage wirings 133 and 143 are formed to apply the second common voltage VCOM2 to the wirings 131 and 141 and the common electrode of the storage capacitor CST.

상기 제1 및 제3 전압배선(131, 141) 각각의 양단부에는 제1 내지 제4 분산회로부(171 내지 174)가 형성된다. 상기 제1 내지 제4 분산회로부(171 내지 174)는 상기 표시 장치의 제조 공정 중 상기 제1 및 제2 전압배선(131, 141)에 유입된 정전기의 에너지를 분산시켜 상기 표시영역(DA)의 화소부(P)를 상기 정전기로부터 보호한다. 상기 제1 내지 제4 분산회로부(171 내지 174)의 상세한 구성 및 동작은 생략한다. First to fourth distributed circuit units 171 to 174 are formed at both ends of each of the first and third voltage lines 131 and 141. The first to fourth distributed circuit units 171 to 174 disperse energy of static electricity introduced into the first and second voltage lines 131 and 141 during the manufacturing process of the display device, thereby dispersing the energy of the display area DA. The pixel portion P is protected from the static electricity. Detailed configurations and operations of the first to fourth distributed circuit units 171 to 174 are omitted.

상기 구동 장치는 상기 어레이 기판(100)의 제1 주변영역(PA1)에 실장된 구동 칩(310)과, 상기 구동 칩(310)과 외부 장치를 전기적으로 연결하는 연성인쇄회로기판(350)을 포함한다. 또한, 상기 구동 장치는 상기 구동 칩(310)으로부터 제공 된 구동신호에 의해 구동하는 상기 제1 및 제2 게이트 회로부(150, 160)를 포함한다. The driving device includes a driving chip 310 mounted in the first peripheral area PA1 of the array substrate 100, and a flexible printed circuit board 350 electrically connecting the driving chip 310 to an external device. Include. In addition, the driving device includes the first and second gate circuit parts 150 and 160 driven by a driving signal provided from the driving chip 310.

이상에서 설명한 바와 같이, 본 발명에 따르면 공통전압이 전달되는 전압배선에 분산회로부를 형성하여 표시 장치의 제조 공정 중 상기 전압배선에 유입되는 정전기의 에너지를 지연 및 분산시켜 상기 정전기로부터 화소부의 불량을 막을 수 있다. As described above, according to the present invention, the dispersion circuit unit is formed on the voltage line through which the common voltage is transmitted to delay and disperse the energy of static electricity flowing into the voltage line during the manufacturing process of the display device, thereby preventing the defective pixel portion from the static electricity. You can stop it.

이상에서는 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.Although described above with reference to the embodiments, those skilled in the art can be variously modified and changed within the scope of the invention without departing from the spirit and scope of the invention described in the claims below. I can understand.

Claims (8)

복수의 화소부들로 이루어지고 각 화소부에 화소전극이 형성된 표시영역과 상기 표시영역을 둘러싸는 주변영역으로 이루어진 베이스 기판;A base substrate including a display area including a plurality of pixel parts and a pixel electrode formed in each pixel part, and a peripheral area surrounding the display area; 상기 주변영역에 형성되고, 상기 화소전극과 대향하는 제1 공통전극에 제1 공통전압을 인가하기 위한 제1 전압배선; 및A first voltage line formed in the peripheral region and configured to apply a first common voltage to a first common electrode facing the pixel electrode; And 상기 제1 전압배선의 단부에 형성되어, 상기 제1 전압배선으로 유입된 정전기를 분산시키는 분산회로부를 포함하는 어레이 기판.And a dispersion circuit unit formed at an end of the first voltage line to dissipate static electricity introduced into the first voltage line. 제1항에 있어서, 상기 분산회로부는 복수의 스위칭 소자들을 포함하며, The method of claim 1, wherein the distributed circuit unit comprises a plurality of switching elements, 각 스위칭 소자는 상기 제1 전압배선에 연결된 소스 및 드레인 전극과, 전기적으로 플로팅 상태인 게이트 전극을 포함하는 것을 특징으로 하는 어레이 기판. And each switching element comprises a source and a drain electrode connected to the first voltage line and a gate electrode electrically floating. 제1항에 있어서, 상기 표시영역과 주변영역 사이에 형성되어 상기 제1 공통전압이 인가되는 더미 화소부들을 더 포함하며,The display device of claim 1, further comprising dummy pixel parts formed between the display area and the peripheral area to which the first common voltage is applied. 상기 제1 전압배선은 상기 더미 화소부들에 상기 제1 공통전압을 전달하는 소스 배선과 전기적으로 연결된 것을 특징으로 하는 어레이 기판. And the first voltage line is electrically connected to a source line for transmitting the first common voltage to the dummy pixel parts. 제3항에 있어서, 상기 제1 전압배선의 일단부에 형성되어 상기 제1 공통전압이 인가되는 전압패드; 및4. The display device of claim 3, further comprising: a voltage pad formed at one end of the first voltage line to receive the first common voltage; And 상기 제1 전압배선의 타단부에 형성된 상기 제1 공통전극과 쇼트되는 쇼트 포인트를 더 포함하며,A short point shorted with the first common electrode formed at the other end of the first voltage line; 상기 분산회로부는 상기 전압패드 및 쇼트 포인트 중 적어도 하나와 인접하게 형성되는 것을 특징으로 하는 어레이 기판. And the distributed circuit unit is formed adjacent to at least one of the voltage pad and the short point. 제1항에 있어서, 상기 화소부에 형성된 스토리지 캐패시터; 및 The display device of claim 1, further comprising: a storage capacitor formed in the pixel portion; And 상기 주변영역에 형성되어 상기 스토리지 캐패시터의 제2 공통전극에 제2 공통전압을 인가하는 제2 전압배선을 더 포함하는 어레이 기판.And a second voltage line formed in the peripheral area to apply a second common voltage to a second common electrode of the storage capacitor. 화소전극들이 형성된 표시영역과 상기 표시영역을 둘러싸는 주변영역에 형성되고 상기 화소전극들 대향하는 공통전극에 공통전압을 인가하는 전압배선 및 상기 전압배선의 단부에 형성되어 상기 전압배선으로 유입된 정전기의 에너지를 분산시키는 분산회로부를 포함하는 어레이 기판; 및A voltage line formed in the display area in which the pixel electrodes are formed and a peripheral area surrounding the display area and applying a common voltage to the common electrode facing the pixel electrodes, and static electricity formed at an end of the voltage line and introduced into the voltage line. An array substrate including a dispersion circuit unit for dispersing energy of the substrate; And 상기 어레이 기판과 마주하며 상기 공통전극이 형성된 대향 기판을 포함하는 표시 장치.And an opposite substrate facing the array substrate and having the common electrode formed thereon. 제6항에 있어서, 상기 전압배선의 일단부에 형성되어 상기 공통전압이 인가되는 전압패드; 및The semiconductor device of claim 6, further comprising: a voltage pad formed at one end of the voltage line to receive the common voltage; And 상기 전압배선의 타단부에 형성된 상기 공통전극과 쇼트되는 쇼트 포인트를 더 포함하며,And a short point shorted to the common electrode formed at the other end of the voltage line, 상기 분산회로부는 상기 전압패드 및 쇼트 포인트 중 적어도 하나와 인접하게 형성되는 것을 특징으로 하는 표시 장치.And the distributed circuit unit is formed adjacent to at least one of the voltage pad and the short point. 제7항에 있어서, 상기 분산회로부는 복수의 스위칭 소자들을 포함하며, The method of claim 7, wherein the distributed circuit unit comprises a plurality of switching elements, 각 스위칭 소자는 제1 전압배선에 연결된 소스 및 드레인 전극과, 전기적으로 플로팅 상태인 게이트 전극을 포함하는 것을 특징으로 하는 표시 장치.Each switching element includes a source and a drain electrode connected to the first voltage line and a gate electrode electrically floating.
KR1020060017023A 2006-02-22 2006-02-22 Array substrate and display device having the same KR101241759B1 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020060017023A KR101241759B1 (en) 2006-02-22 2006-02-22 Array substrate and display device having the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020060017023A KR101241759B1 (en) 2006-02-22 2006-02-22 Array substrate and display device having the same

Publications (2)

Publication Number Publication Date
KR20070084806A KR20070084806A (en) 2007-08-27
KR101241759B1 true KR101241759B1 (en) 2013-03-14

Family

ID=38612985

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020060017023A KR101241759B1 (en) 2006-02-22 2006-02-22 Array substrate and display device having the same

Country Status (1)

Country Link
KR (1) KR101241759B1 (en)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8493543B2 (en) * 2008-10-17 2013-07-23 Sony Corporation Liquid crystal display device
KR101938879B1 (en) 2017-10-27 2019-01-15 엘지디스플레이 주식회사 Display Apparatus

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20050069106A (en) * 2003-12-30 2005-07-05 엘지.필립스 엘시디 주식회사 Esd preventing sructure for liquid crystal display device
KR20050098193A (en) * 2004-04-06 2005-10-11 엘지.필립스 엘시디 주식회사 Liquid crystal display device
KR20060013267A (en) * 2004-08-06 2006-02-09 삼성전자주식회사 Mother board for display panel and method for manufacturing the same

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20050069106A (en) * 2003-12-30 2005-07-05 엘지.필립스 엘시디 주식회사 Esd preventing sructure for liquid crystal display device
KR20050098193A (en) * 2004-04-06 2005-10-11 엘지.필립스 엘시디 주식회사 Liquid crystal display device
KR20060013267A (en) * 2004-08-06 2006-02-09 삼성전자주식회사 Mother board for display panel and method for manufacturing the same

Also Published As

Publication number Publication date
KR20070084806A (en) 2007-08-27

Similar Documents

Publication Publication Date Title
KR101229881B1 (en) Array substrate and display device having the same
US9766518B2 (en) Display device with signal lines routed to decrease size of non-display area
KR101033463B1 (en) Array Substrate of Liquid Crystal Display Device
KR102145390B1 (en) Display device including electrostatic discharge circuit
KR101500680B1 (en) Display apparatus
KR101129438B1 (en) Display substrate and apparatus and method for testing display panel with the same
US8477252B2 (en) Display apparatus with gate leading lines of differing lengths
CN101110443B (en) Display substrate, method of manufacturing and display device comprising the substrate
KR20100055709A (en) Display substrate and display device having the same
CN111142295B (en) Display device
KR20080020168A (en) Array substrate and display panel having the same
KR20070002278A (en) Display substrate and display device having the same
KR20070110166A (en) Array subatrate and liquid crystal display device having the same
KR970067080A (en) Active matrix display
JP2006308803A (en) Liquid crystal display apparatus
KR101148163B1 (en) Thin film transistor substrate and display device having the same
KR102608434B1 (en) Display device
KR20070120266A (en) Display substrate and display device having the same
KR101241759B1 (en) Array substrate and display device having the same
KR101427135B1 (en) Array substrate for Chip on glass type liquid crystal display device
KR20070006428A (en) Array substrate and method of manufacturing the same and liquid crystal display
KR101394920B1 (en) Chip on glass type liquid crystal display device
KR20080022800A (en) Thin film transistor board
KR20070077989A (en) Thin film transistor substrate and liquid crystal display panel
KR20080099960A (en) Display substrate and display panel having the display substrate

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
N231 Notification of change of applicant
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20180302

Year of fee payment: 6

FPAY Annual fee payment

Payment date: 20190304

Year of fee payment: 7

FPAY Annual fee payment

Payment date: 20200227

Year of fee payment: 8