KR20050068756A - Method for forming multi gate insulator of semiconductor device - Google Patents
Method for forming multi gate insulator of semiconductor device Download PDFInfo
- Publication number
- KR20050068756A KR20050068756A KR1020030100554A KR20030100554A KR20050068756A KR 20050068756 A KR20050068756 A KR 20050068756A KR 1020030100554 A KR1020030100554 A KR 1020030100554A KR 20030100554 A KR20030100554 A KR 20030100554A KR 20050068756 A KR20050068756 A KR 20050068756A
- Authority
- KR
- South Korea
- Prior art keywords
- insulating film
- forming
- region
- photoresist pattern
- substrate
- Prior art date
Links
- 238000000034 method Methods 0.000 title claims abstract description 63
- 239000004065 semiconductor Substances 0.000 title claims abstract description 14
- 239000012212 insulator Substances 0.000 title description 5
- 239000000758 substrate Substances 0.000 claims abstract description 32
- 229920002120 photoresistant polymer Polymers 0.000 claims abstract description 27
- 238000004140 cleaning Methods 0.000 claims abstract description 18
- 238000005530 etching Methods 0.000 claims abstract description 10
- 239000012535 impurity Substances 0.000 claims abstract description 7
- 239000010410 layer Substances 0.000 claims description 21
- 229910004298 SiO 2 Inorganic materials 0.000 claims description 12
- 238000005468 ion implantation Methods 0.000 claims description 6
- 229910018072 Al 2 O 3 Inorganic materials 0.000 claims description 4
- 239000002356 single layer Substances 0.000 claims description 4
- 238000001312 dry etching Methods 0.000 claims description 2
- 238000001039 wet etching Methods 0.000 claims description 2
- 230000015572 biosynthetic process Effects 0.000 claims 1
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 8
- 239000000463 material Substances 0.000 description 6
- 238000004519 manufacturing process Methods 0.000 description 5
- 229910052681 coesite Inorganic materials 0.000 description 4
- 229910052906 cristobalite Inorganic materials 0.000 description 4
- 239000000377 silicon dioxide Substances 0.000 description 4
- 235000012239 silicon dioxide Nutrition 0.000 description 4
- 229910052682 stishovite Inorganic materials 0.000 description 4
- 229910052905 tridymite Inorganic materials 0.000 description 4
- 239000002131 composite material Substances 0.000 description 3
- 239000003795 chemical substances by application Substances 0.000 description 1
- 239000000356 contaminant Substances 0.000 description 1
- 239000011810 insulating material Substances 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 230000003252 repetitive effect Effects 0.000 description 1
- 238000011160 research Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02041—Cleaning
- H01L21/02057—Cleaning during device manufacture
- H01L21/0206—Cleaning during device manufacture during, before or after processing of insulating layers
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
- H01L21/28008—Making conductor-insulator-semiconductor electrodes
- H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
- H01L21/28158—Making the insulator
- H01L21/28167—Making the insulator on single crystalline silicon, e.g. using a liquid, i.e. chemical oxidation
- H01L21/28185—Making the insulator on single crystalline silicon, e.g. using a liquid, i.e. chemical oxidation with a treatment, e.g. annealing, after the formation of the gate insulator and before the formation of the definitive gate conductor
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
- H01L21/28008—Making conductor-insulator-semiconductor electrodes
- H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
- H01L21/28158—Making the insulator
- H01L21/2822—Making the insulator with substrate doping, e.g. N, Ge, C implantation, before formation of the insulator
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3105—After-treatment
- H01L21/311—Etching the insulating layers by chemical or physical means
- H01L21/31105—Etching inorganic layers
- H01L21/31111—Etching inorganic layers by chemical means
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8232—Field-effect technology
- H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
- H01L21/823462—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the gate insulating layers, e.g. different gate insulating layer thicknesses, particular gate insulator materials or particular gate insulator implants
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Physics & Mathematics (AREA)
- Power Engineering (AREA)
- Chemical & Material Sciences (AREA)
- Chemical Kinetics & Catalysis (AREA)
- General Chemical & Material Sciences (AREA)
- Inorganic Chemistry (AREA)
- Crystallography & Structural Chemistry (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
2가지 이상의 동작전압을 갖는 반도체 소자의 다중 게이트 절연막 형성방법은, 제 1 내지 제 4 영역을 포함하는 반도체 기판 상의 전 영역에 제 1 절연막을 형성하는 단계; 제 1 절연막 상에 제 3 영역과 제 4 영역이 노출되도록 제 1 포토레지스트 패턴을 형성하는 단계; 제 1 포토레지스트 패턴을 마스크로해서 제 1 절연막을 식각하는 단계; 제 1 포토레지스트 패턴 제거후, 세정 공정을 실시하는 단계; 상기 결과물 상에 제 1 절연막과 유전상수 값이 상이한 제 2 절연막을 형성하는 단계; 제 2 절연막 상에 제 2 영역과 제 3 영역이 노출되도록 제 2 포토레지스트 패턴을 형성하는 단계; 제 2 포토레지스트 패턴을 마스크로해서 제 2 절연막을 식각하는 단계; 상기 기판 상으로 N₂불순물을 이온주입하여, 기판 내의 제 2, 제 3 영역에 불순물 도핑 영역을 형성하는 단계; 제 2 포토레지스트 패턴 제거후, 세정 공정을 실시하는 단계; 및 상기 결과물 상에 제 2 절연막과 유전상수 값이 상이한 제 3 절연막을 형성하는 단계;를 포함하여, 기판 상의 제 1 내지 제 4 영역에 두께가 다른 4 종류의 다중 게이트 절연막을 형성하는 것을 특징으로 한다. A method of forming a multi-gate insulating film of a semiconductor device having two or more operating voltages includes: forming a first insulating film in all regions on a semiconductor substrate including first to fourth regions; Forming a first photoresist pattern on the first insulating layer to expose the third region and the fourth region; Etching the first insulating film using the first photoresist pattern as a mask; Performing a cleaning process after removing the first photoresist pattern; Forming a second insulating film on the resultant having a different dielectric constant from the first insulating film; Forming a second photoresist pattern on the second insulating layer to expose the second region and the third region; Etching the second insulating film using the second photoresist pattern as a mask; Ion implanting N 2 impurities into the substrate to form impurity doped regions in the second and third regions of the substrate; Performing a cleaning process after removing the second photoresist pattern; And forming a third insulating film having a different dielectric constant from the second insulating film on the resultant; forming four kinds of multi-gate insulating films having different thicknesses in the first to fourth regions on the substrate. do.
Description
본 발명은 반도체 소자 제조방법에 관한 것으로, 보다 상세하게는 2가지 이상의 동작전압을 갖는 SOC(system on chip) 제품의 게이트 절연막 두께를 보다 정확하게 제어할 수 있는 반도체 소자의 다중 게이트 절연막 형성방법에 관한 것이다. The present invention relates to a method for manufacturing a semiconductor device, and more particularly, to a method for forming a multi-gate insulating film of a semiconductor device capable of more accurately controlling the thickness of the gate insulating film of a SOC (system on chip) product having two or more operating voltages. will be.
반도체 소자의 집적도가 증가함에 따라 소비자의 다양한 욕구에 부응하기 위하여 시스템 온 칩(System On Chip) 제품으로서, SRAM과 같은 메모리 소자와 I/O 소자 및 코아회로와 같은 아날로그 소자 등이 하나의 칩에 머지되는 형태의 복합칩이 탄생하게 되었다.As the degree of integration of semiconductor devices increases, in order to meet various demands of consumers, system on chip products include memory devices such as SRAM and analog devices such as I / O devices and core circuits. Merge-type composite chips were born.
이 복합 칩은 개별적인 메모리 소자와 아날로그 소자 및 I/O 소자 등을 하나의 칩안에 구현하기 때문에 소형화, 저전력화, 고속화, 고성능화 및 낮은 EMI(Electro Magnetic Interferance) 노이즈 실현이 가능하다는 등의 장점을 지녀, 최근 많은 분야에서 이의 개발과 관련된 연구가 활발하게 진행되고 있다. This composite chip has the advantages of miniaturization, low power, high speed, high performance, and low EMI (Electro Magnetic Interferance) noise by implementing individual memory devices, analog devices, and I / O devices in one chip. In recent years, researches related to the development of these have been actively conducted.
이처럼, 메모리 소자와 아날로그 소자 및 I/O 소자 등을 머지할 경우, I/O 소자의 경우는 게이트 절연막에 고전압이 걸리는 관계로 인해 상대적으로 두꺼운 두께의 게이트 절연막이 요구되는 반면 아날로그 소자나 SRAM과 같은 메모리 소자의 경우는 고성능화를 이루기 위해 I/O 소자 대비 상대적으로 얇은 두께의 게이트 절연막이 요구되므로, 복합 칩 제조시에는 통상 각각의 목적에 모두 부합되는 소자 제조를 위하여 게이트 절연막을 다중 게이트 절연막 구조로 가져가고 있다.As such, when merging memory devices, analog devices, and I / O devices, I / O devices require a relatively thick gate insulating film due to the high voltage applied to the gate insulating film. In the case of the same memory device, a gate insulating film having a relatively thin thickness is required compared to an I / O device in order to achieve high performance. Therefore, in the manufacture of a composite chip, a gate insulating film is formed of a multi-gate insulating film structure to manufacture a device that meets each purpose. I'm taking it.
일 예로서, 하나의 칩 내에 메모리 소자(예컨대, SRAM)와 아날로그 소자(예컨대, 코아회로) 및 I/O 소자가 모두 머지된 경우에는 다음과 같은 방식으로 웨이퍼 상에 다중 게이트 절연막이 형성된다. As an example, when a memory device (eg, an SRAM), an analog device (eg, a core circuit), and an I / O device are all merged in one chip, a multi-gate insulating film is formed on the wafer in the following manner.
즉, I/O 소자용 게이트 절연막을 제조하기 위하여 먼저, 반도체 기판 전면에 50Å 이상의 두꺼운 제 1 산화막을 성장시킨 후, 포토 공정을 적용해서 메모리 셀 형성부와 아날로그 소자 형성부의 제 1 산화막을 선택적으로 제거한 다음, 세정 공정을 실시한다. 이어, 아날로그 소자용 얇은 게이트 산화막을 형성하기 위하여 기판 전면에 다시 얇은 두께의 제 2 산화막을 성장시키고, 포토 공정을 적용해서 메모리 셀 형성부의 제 2 산화막을 선택적으로 제거한 다음, 세정 공정을 실시한다. 그후, 메모리 소자용 얇은 게이트 산화막을 형성하기 위하여 기판 전면에 또 다시 얇은 두께의 제 3 산화막을 성장시킨다. 이때, 제 1 내지 제 3 산화막은 모두 SiO₂재질로 형성된다. That is, in order to manufacture the gate insulating film for the I / O device, first, a thick first oxide film of 50 Å or more is grown on the entire surface of the semiconductor substrate, and then the photo oxide is selectively applied to the first oxide film of the memory cell forming portion and the analog element forming portion. After removal, a cleaning process is performed. Subsequently, in order to form a thin gate oxide film for an analog device, a thin second oxide film is grown on the entire surface of the substrate, a photo process is applied to selectively remove the second oxide film of the memory cell forming portion, and then a cleaning process is performed. Thereafter, a third thin oxide film is further grown on the entire surface of the substrate to form a thin gate oxide film for the memory device. At this time, all of the first to third oxide film is formed of SiO2 material.
그 결과, I/O 소자 형성부에는 SiO₂로 구성된 "제 1 산화막/제 2 산화막/제 3 산화막" 적층 구조의 두꺼운 게이트 절연막이 형성되고, 아날로그 소자 형성부에는 SiO₂로 구성된 "제 2 산화막/제 3 산화막" 적층 구조의 중간 두께를 갖는 게이트 절연막이 형성되며, 메모리 소자 형성부에는 SiO₂로 구성된 "제 3 산화막"단층 구조의 게이트 절연막이 형성되는 구조의 다중 게이트 절연막이 만들어지게 된다.As a result, a thick gate insulating film of a "first oxide film / second oxide film / third oxide film" laminated structure composed of SiO2 is formed in the I / O element forming portion, and the "second oxide film / agent composed of SiO2 is formed in the analog element forming portion. A gate insulating film having an intermediate thickness of a three oxide film "stacked structure is formed, and a multi-gate insulating film having a structure in which a gate insulating film having a" third oxide film "single layer structure made of SiO2 is formed in the memory element forming portion.
하지만, 상기 공정을 적용해서 2 종류 이상의 서로 다른 두께를 갖는 다중 게이트 절연막을 형성하면, 포토 공정 및 세정 공정의 반복 적용으로 인해 게이트 절연막의 두께를 정확하게 조절하기 어렵다는 단점이 발생된다. However, when the multi-gate insulating film having two or more different thicknesses is formed by applying the above process, it is difficult to accurately control the thickness of the gate insulating film due to the repeated application of the photo process and the cleaning process.
이처럼, 게이트 절연막의 두께 조절에 어려움이 따르는 것은 게이트 절연막을 이루는 제 1 내지 제 3 산화막이 모두 동일한 SiO₂재질로 형성되어 있어, 포토 공정시 마스크로 사용되는 포토레지스트 패턴을 제거할 때나 혹은 세정 공정을 진행할 때, 게이트 절연막으로 이용될 산화막 또한 일정 두께 함께 소모(consume)되어 제거되기 때문이다. As described above, the difficulty in controlling the thickness of the gate insulating film is that the first to third oxide films constituting the gate insulating film are all formed of the same SiO 2 material, so that the photoresist pattern used as a mask during the photo process or the cleaning process may be removed. This is because, when proceeding, the oxide film to be used as the gate insulating film is also consumed with a predetermined thickness and removed.
특히, 하나의 칩 내에 게이트 절연막의 두께 차이가 작은 소자가 공존할 경우에는 다중 게이트 절연막의 두께 조절이 더욱 어려워, 공정신뢰성이 저하되는 결과가 초래되므로, 이에 대한 개선책이 시급하게 요구되고 있다. In particular, when a device having a small difference in thickness of the gate insulating film coexists in one chip, it is more difficult to control the thickness of the multiple gate insulating film, resulting in a decrease in process reliability. Therefore, there is an urgent need for improvement.
본 발명이 이루고자 하는 기술적 과제는, SiO₂에 대한 식각선택비가 큰 다양한 종류의 절연막을 적용함과 아울러 산화막 성장 속도를 둔화시키는 N₂이온주입 공정을 도입하여 SOC 제품의 다중 게이트 절연막을 제조하므로써, 반복적인 포토 공정 및 세정 공정을 수행하더라도 게이트 절연막의 두께를 정확하게 제어할 수 있도록 하여 공정신뢰성을 향상시킬 수 있도록 한 반도체 소자의 다중 게이트 절연막 형성방법을 제공함에 있다. The technical problem to be achieved by the present invention is to produce a multi-gate insulating film of SOC products by applying various kinds of insulating films having a large etching selectivity to SiO 2 and introducing an N 2 ion implantation process to slow down the oxide film growth rate. The present invention provides a method for forming a multi-gate insulating film of a semiconductor device to improve the process reliability by controlling the thickness of the gate insulating film even when performing the photo process and cleaning process.
상기 기술적 과제를 달성하기 위하여 본 발명에서는, 제 1 내지 제 4 영역을 포함하는 반도체 기판 상의 전 영역에 제 1 절연막을 형성하는 단계; 상기 제 1 절연막 상에 제 3 영역과 제 4 영역이 노출되도록 제 1 포토레지스트 패턴을 형성하는 단계; 상기 제 1 포토레지스트 패턴을 마스크로해서 상기 제 1 절연막을 식각하는 단계; 상기 제 1 포토레지스트 패턴 제거후, 세정 공정을 실시하는 단계; 상기 기판 상의 전 영역에 상기 제 1 절연막과 유전상수 값이 상이한 제 2 절연막을 형성하는 단계; 상기 제 2 절연막 상에 제 2 영역과 제 3 영역이 노출되도록 제 2 포토레지스트 패턴을 형성하는 단계; 상기 제 2 포토레지스트 패턴을 마스크로해서 상기 제 2 절연막을 식각하는 단계; 상기 기판 상으로 N₂를 이온주입하여 상기 기판 내의 제 2 및 제 3 영역에 불순물 도핑 영역을 형성하는 단계; 상기 제 2 포토레지스트 패턴 제거후, 세정 공정을 실시하는 단계; 상기 기판 상의 전 영역에 상기 제 2 절연막과 유전상수 값이 상이한 제 3 절연막을 형성하는 단계;를 포함하여, 상기 기판 상의 제 1 영역에는 "제 1 절연막/제 2 절연막/제 3 절연막" 적층 구조의 게이트 절연막이 형성되고, 제 2 영역에는 "제 1 절연막/제 3 절연막" 적층 구조의 게이트 절연막이 형성되며, 제 3 영역에는 "제 3 절연막" 단층 구조의 게이트 절연막이 형성되고, 제 4 영역에는 "제 2 절연막/제 3 절연막" 작층 구조의 게이트 절연막이 형성되도록 한 것을 특징으로 하는 반도체 소자의 다중 게이트 절연막 형성방법이 제공된다. In order to achieve the above technical problem, in the present invention, forming a first insulating film in all regions on the semiconductor substrate including the first to fourth region; Forming a first photoresist pattern on the first insulating layer to expose a third region and a fourth region; Etching the first insulating layer using the first photoresist pattern as a mask; Performing a cleaning process after removing the first photoresist pattern; Forming a second insulating film having a dielectric constant different from that of the first insulating film in all regions of the substrate; Forming a second photoresist pattern on the second insulating layer to expose a second region and a third region; Etching the second insulating layer using the second photoresist pattern as a mask; Ion implantation of N 2 onto the substrate to form impurity doped regions in second and third regions of the substrate; Performing a cleaning process after removing the second photoresist pattern; Forming a third insulating film having a different dielectric constant from the second insulating film in all regions of the substrate, wherein the first region on the substrate includes a “first insulating film / second insulating film / third insulating film” stacked structure; A gate insulating film having a " first insulating film / third insulating film "stacked structure is formed in a second region, a gate insulating film having a single layer structure having a " third insulating film " There is provided a method for forming a multi-gate insulating film of a semiconductor device, characterized in that a gate insulating film having a "second insulating film / third insulating film" laminated structure is formed.
이때, 제 1 및 제 2 절연막은 SiO₂, HfO₂, Al₂O₃, ZrO₂, TaO₂, SiN 중에서 선택된 어느 한 막질로 형성하는 것이 바람직하고, 제 3 절연막은 SiO₂나 SiN 계열 막질로 형성하는 것이 바람직하다. In this case, the first and second insulating films are preferably formed of any one of SiO 2, HfO 2, Al 2 O 3, ZrO 2, TaO 2, and SiN, and the third insulating film is preferably formed of SiO 2 or SiN-based film.
또한, 제 1 및 제 2 절연막은 습식식각법이나 건식식각법으로 식각하는 것이 바람직하고, 제 3 절연막은 1 ~ 100Å의 두께로 형성하는 것이 바람직하다. In addition, the first and second insulating films are preferably etched by a wet etching method or a dry etching method, and the third insulating film is preferably formed to a thickness of 1 to 100 GPa.
상기와 같이 공정을 진행하면, 게이트 절연막이 유전상수 값이 상이한 여러 종류의 재질로 형성될 뿐 아니라 N₂가 이온주입된 부분은 그렇지 않은 부분에 비해 상대적으로 산화막 성장이 둔화되어 얇은 절연막이 만들어지게 되므로, 종래대비 적은 회수의 포토 공정 및 세정 공정을 적용하더라도 게이트 절연막의 두께를 보다 다양하게 그리고 정확하게 제어할 수 있게 된다. 또한, 포토 공정과 세정 공정을 반복적으로 수행하더라도 게이트 절연막을 이루는 막질들 간의 식각선택비 차이가 커서, 게이트 절연막을 모두 SiO₂재질로 형성하던 종래대비 게이트 절연막의 두께 조절이 용이하게 된다. When the process is performed as described above, the gate insulating film is not only formed of various kinds of materials having different dielectric constant values, but also the portion where N2 is ion-implanted has a relatively slower oxide film growth compared to the other portion, resulting in a thin insulating film. The thickness of the gate insulating film can be controlled more variously and accurately even if the number of photo process and cleaning process is applied less than before. In addition, even if the photo process and the cleaning process are repeatedly performed, the difference in etching selectivity between the film constituting the gate insulating film is large, so that the thickness of the gate insulating film can be easily adjusted as compared with the conventional SiO 2 material.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예에 대해 상세히 설명한다. Hereinafter, with reference to the accompanying drawings will be described in detail a preferred embodiment of the present invention.
도 1 내지 도 6은 본 발명에서 제안된 반도체 소자의 다중 게이트 절연막 형성방법을 보인 공정단면도들이다. 이를 참조하여 다중 게이트 절연막 형성방법을 제 6 단계로 구분하여 설명하면 다음과 같다. 이 경우 역시, 하나의 칩 내에 메모리 소자(예컨대, SRAM)와 아날로그 소자(예컨대, 코아회로) 및 I/O 소자가 머지된 경우를 일 예로 들어 설명한다. 상기 공정단면도들에서 A로 표시된 부분은 I/O와 같은 고전압 소자가 형성될 제 1 영역을 나타내고, B와 D로 표시된 부분은 아날로스 소자가 형성될 제 2 영역과 제 4 영역을 각각 나타내며, C로 표시된 부분은 SRAM과 같은 메모리 셀이 형성될 제 3 영역을 나타낸다. 1 to 6 are process cross-sectional views illustrating a method of forming a multi-gate insulating film of a semiconductor device proposed in the present invention. Referring to this, the method for forming a multi-gate insulating film is divided into sixth steps and described as follows. In this case, the memory device (eg, SRAM), analog device (eg, core circuit), and I / O device are merged in one chip as an example. In the process cross-sectional views, a portion A denotes a first region in which a high voltage device such as I / O is to be formed, and portions B and D denote a second region and a fourth region in which an analog element is to be formed, respectively. The portion labeled C represents a third region where a memory cell such as an SRAM is to be formed.
제 1 단계로서, 도 1과 같이 반도체 기판(100) 상에 소정 두께의 제 1 절연막(110)을 형성한 후, 포토 공정을 적용하여 제 1 절연막(110) 상에 제 3 영역(C)과 제 4 영역(D)이 노출되도록 제 1 포토레지스트 패턴(120a)을 형성한다. 이때, 제 1 절연막(110)은 SiO₂, HfO₂, Al₂O₃, ZrO₂, TaO₂, SiN 중에서 선택된 어느 한 막질로 형성된다. As a first step, as shown in FIG. 1, after forming the first insulating film 110 having a predetermined thickness on the semiconductor substrate 100, a photo process is applied to the third region C on the first insulating film 110. The first photoresist pattern 120a is formed so that the fourth region D is exposed. In this case, the first insulating layer 110 is formed of any one of SiO 2, HfO 2, Al 2 O 3, ZrO 2, TaO 2, and SiN.
제 2 단계로서, 도 2와 같이 제 1 포토레지스트 패턴(120a)을 마스크로해서 제 1 절연막(110)을 식각한다. 그 결과, 제 3 영역(C)과 제 4 영역(D)의 기판(100) 표면이 노출된다. 이어, 제 1 포토레지스트 패턴(120a)을 제거하고, 기판(100) 표면에 잔존하는 오염물을 제거하기 위하여 습식 세정 공정을 실시한다. As a second step, as shown in FIG. 2, the first insulating layer 110 is etched using the first photoresist pattern 120a as a mask. As a result, the surface of the substrate 100 in the third region C and the fourth region D is exposed. Subsequently, a wet cleaning process is performed to remove the first photoresist pattern 120a and to remove contaminants remaining on the surface of the substrate 100.
제 3 단계로서, 도 3과 같이 제 1 절연막(110)을 포함한 기판(100) 상에 다시 소정 두께의 제 2 절연막(130)을 형성한다. 이때, 제 2 절연막(130)은 제 1 절연막(110)과 유전상수 값이 상이한 막질로 형성된다. 적용 가능한 막질로는 SiO₂, HfO₂, Al₂O₃, ZrO₂, TaO₂, SiN 등을 들 수 있다. 그 결과, 두께가 다른 2 종류의 게이트 절연막이 만들어지게 된다. As a third step, as shown in FIG. 3, the second insulating film 130 having a predetermined thickness is formed on the substrate 100 including the first insulating film 110. In this case, the second insulating layer 130 is formed of a film having a different dielectric constant value from the first insulating layer 110. Applicable film materials include SiO 2, HfO 2, Al 2 O 3, ZrO 2, TaO 2, and SiN. As a result, two kinds of gate insulating films having different thicknesses are made.
제 4 단계로서, 도 4와 같이 포토 공정을 적용하여 제 2 절연막(130) 상에 제 2 영역(B)과 제 3 영역(C)이 노출되도록 제 2 포토레지스트 패턴(120b)을 형성한다. 이처럼, 제 2 절연막(130) 상에 제 2 포토레지스트 패턴(120b)을 별도 더 형성한 것은 이미 만들어진 2 종류의 게이트 절연막을 4 종류의 두께가 다른 게이트 절연막으로 만들기 위함이다.As a fourth step, a second photoresist pattern 120b is formed on the second insulating layer 130 to expose the second region B and the third region C by applying a photo process as shown in FIG. 4. In this way, the second photoresist pattern 120b is further formed on the second insulating film 130 to make two kinds of gate insulating films that have already been made into four kinds of gate insulating films.
제 5 단계로서, 도 5와 같이 제 2 포토레지스트 패턴(120b)을 마스크로해서 제 2 절연막(130)을 식각하여, 제 2 영역(B)에는 제 1 절연막(110)의 표면이 노출되고, 제 3 영역(C)에는 기판(100) 표면이 노출되도록 한다. 이어, 제 2 포토레지스트 패턴(120b)을 마스크로해서 상기 결과물 상으로 N₂를 경사(tilt) 이온주입하여 상기 기판(100) 내부의 제 2 및 제 3 영역(B),(C) 표면쪽에 N₂ 불순물 도핑 영역(140)을 형성한다. 이때, N₂이온주입 공정은 기판(100) 표면에 대해 수직 방향으로 불순물이 주입되도록 진행해도 무방하다. As a fifth step, as shown in FIG. 5, the second insulating film 130 is etched using the second photoresist pattern 120b as a mask to expose the surface of the first insulating film 110 in the second region B. The surface of the substrate 100 is exposed in the third region C. Subsequently, tilting ion implantation of N 2 onto the resultant product is performed by using the second photoresist pattern 120b as a mask to form N 2 on the surface of the second and third regions B and C inside the substrate 100. The impurity doped region 140 is formed. In this case, the N 2 ion implantation process may proceed so that impurities are injected in a direction perpendicular to the surface of the substrate 100.
제 6 단계로서, 도 6과 같이 제 2 포토레지스트 패턴(120b)을 제거하고, 제 1, 제 2 절연막(110),(130)을 포함한 기판(100) 상에 다시 SiO₂계열이나 SiN 계열의 제 3 절연막(140)을 1 ~ 100Å 두께로 형성하므로써, 본 공정 진행을 완료한다. 이때, N₂불순물이 이온주입된 영역(예컨대, 제 2 및 제 3 영역(B),(C))은 그렇지 않은 영역(예컨대, 제 1 및 제 4 영역(A),(D))에 비해 상대적으로 절연막 성장이 둔화되어 얇은 절연막이 만들어지게 된다. 따라서, 제 3 절연막(140) 형성 공정이 완료되면, 도시된 바와 같이 기판(100) 상에 두께가 다른 4 종류의 다중 게이트 절연막이 형성된다. As a sixth step, as shown in FIG. 6, the second photoresist pattern 120b is removed, and the SiO 2 series or SiN based substrate is again formed on the substrate 100 including the first and second insulating layers 110 and 130. The process of this process is completed by forming the 3 insulating films 140 to 1-100 micrometers thick. At this time, the region (eg, the second and third regions (B) and (C)) into which the N 2 impurity is ion implanted is relative to that of the other regions (eg, the first and fourth regions (A) and (D)). As a result, the growth of the insulating film is slowed down to form a thin insulating film. Therefore, when the process of forming the third insulating layer 140 is completed, four kinds of multi-gate insulating layers having different thicknesses are formed on the substrate 100 as shown.
즉, I/O와 같은 고전압 소자가 형성될 기판(100) 상의 제 1 영역(A)에는 "제 1 절연막(110)/제 2 절연막(130)/제 3 절연막(140)" 적층 구조의 두꺼운 게이트 절연막(thick gate insulator)이 형성되고, 아날로그 소자가 형성될 기판(100) 상의 제 2 및 제 4 영역(B),(D)에는 "제 1 절연막(110)/제 3 절연막(140)" 적층 구조의 제 1 중간 게이트 절연막(1st medium gate insulator)과 "제 2 절연막(130)/제 3 절연막(140)" 적층 구조의 제 2 중간 게이트 절연막(2nd medium gate insulator)이 각각 형성되며, SRAM과 같은 메모리 셀이 형성될 기판(100) 상의 제 3 영역(C)에는 "제 3 절연막(140)" 단층 구조의 얇은 게이트 절연막(thin gate insulator)이 만들어지게 된다. That is, in the first region A on the substrate 100 on which the high voltage device such as I / O is to be formed, a thick structure of "first insulating film 110 / second insulating film 130 / third insulating film 140" A first gate insulating layer 110 and a third insulating layer 140 are formed in the second and fourth regions B and D on the substrate 100 on which a gate gate insulator is formed and an analog element is to be formed. A first medium gate insulator of a stacked structure and a second medium gate insulator of a “second insulating film 130 / third insulating film 140” stacked structure are respectively formed, and an SRAM is formed. In the third region C on the substrate 100 on which the memory cell is to be formed, a thin gate insulator having a “third insulating layer 140” single layer structure is formed.
이와 같이 SOC 제품의 다중 게이트 절연막을 제조할 경우, 게이트 절연막이 유전상수 값이 상이한 여러 종류의 절연 재질로 형성될 뿐 아니라 N₂가 이온주입된 부분은 그렇지 않은 부분에 비해 상대적으로 산화막 성장이 둔화되어 얇은 절연막이 만들어지게 되므로, 종래대비 적은 회수의 포토 공정 및 세정 공정을 적용하더라도 게이트 절연막의 두께를 보다 다양하게 그리고 정확하게 제어할 수 있게 된다. As described above, when manufacturing a multi-gate insulating film of SOC products, not only the gate insulating film is formed of various kinds of insulating materials having different dielectric constant values, but the oxide growth of the N 2 ion implanted portion is relatively slower than that of the non-insulated portion. Since the thin insulating film is made, the thickness of the gate insulating film can be controlled more diversely and accurately even if a small number of photo processes and cleaning processes are applied.
또한, 포토 공정과 세정 공정을 반복적으로 수행하더라도 게이트 절연막을 이루는 절연 막질들 간의 식각선택비 차이가 커서, 게이트 절연막을 모두 SiO₂재질로 형성하던 종래대비 포토 공정과 세정 공정시 이들 절연 막질들에 가해지던 손상을 최소화할 수 있게 되므로, 게이트 절연막의 두께 조절이 보다 용이하게 된다. In addition, even if the photo process and the cleaning process are repeatedly performed, the etching selectivity difference between the insulating films constituting the gate insulating film is large, so that the gate insulating films are applied to these insulating films in the photo process and the cleaning process as compared to the conventional process in which all of the gate insulating films are formed of SiO ₂ material. Since the damage can be minimized, it is easier to adjust the thickness of the gate insulating film.
이상 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명은 상기 실시예에 한정되지 않고 본 발명의 기술적 요지를 벗어나지 않는 범위 내에서 당업자에 의해 다양하게 변형 실시될 수 있다. Although the embodiments of the present invention have been described above with reference to the accompanying drawings, the present invention is not limited to the above embodiments and can be variously modified and implemented by those skilled in the art without departing from the technical scope of the present invention.
이상에서 살펴본 바와 같이 본 발명에 의하면, SiO₂에 대한 식각선택비가 큰 다양한 종류의 절연막과 산화막 성장 속도를 둔화시키는 N₂이온주입 공정을 도입하여 SOC 제품의 다중 게이트 절연막을 제조하므로써, 반복적인 포토 공정 및 세정 공정을 수행하더라도 게이트 절연막의 두께를 종래대비 정확하게 제어할 수 있게 되므로, 공정신뢰성을 향상시킬 수 있게 된다.As described above, according to the present invention, by introducing various kinds of insulating films having a large etching selectivity for SiO 2 and an N 2 ion implantation process to slow down the oxide growth rate, a multi-gate insulating film of SOC products is manufactured, thereby providing a repetitive photo process and Even if the cleaning process is performed, the thickness of the gate insulating film can be accurately controlled compared to the conventional art, thereby improving process reliability.
도 1 내지 도 6은 본 발명에 의한 반도체 소자의 다중 게이트 절연막 형성방법을 보인 공정단면도들이다.1 to 6 are process cross-sectional views illustrating a method of forming a multi-gate insulating film of a semiconductor device according to the present invention.
Claims (5)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020030100554A KR20050068756A (en) | 2003-12-30 | 2003-12-30 | Method for forming multi gate insulator of semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020030100554A KR20050068756A (en) | 2003-12-30 | 2003-12-30 | Method for forming multi gate insulator of semiconductor device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR20050068756A true KR20050068756A (en) | 2005-07-05 |
Family
ID=37259278
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020030100554A KR20050068756A (en) | 2003-12-30 | 2003-12-30 | Method for forming multi gate insulator of semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR20050068756A (en) |
-
2003
- 2003-12-30 KR KR1020030100554A patent/KR20050068756A/en not_active Application Discontinuation
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5723355A (en) | Method to incorporate non-volatile memory and logic components into a single sub-0.3 micron fabrication process for embedded non-volatile memory | |
| US5502009A (en) | Method for fabricating gate oxide layers of different thicknesses | |
| US7442977B2 (en) | Gated field effect devices | |
| KR100297737B1 (en) | Trench Isolation Method of Semiconductor Device | |
| US7323420B2 (en) | Method for manufacturing multi-thickness gate dielectric layer of semiconductor device | |
| JP2002343879A (en) | Semiconductor device and method of manufacturing the same | |
| KR20030028845A (en) | Semiconductor device and process for forming the same | |
| US5837378A (en) | Method of reducing stress-induced defects in silicon | |
| SG192317A1 (en) | Integrated circuit system employing a modified isolation structure | |
| KR20000028674A (en) | Structure and method for dual gate oxidation for cmos technology | |
| US7172935B2 (en) | Method of forming multiple gate insulators on a strained semiconductor heterostructure | |
| US20050085048A1 (en) | Method of fabricating shallow trench isolation with improved smiling effect | |
| EP0743678B1 (en) | Planar isolation in integrated circuits | |
| US6833330B1 (en) | Method to eliminate inverse narrow width effect in small geometry MOS transistors | |
| US7504314B2 (en) | Method for fabricating oxygen-implanted silicon on insulation type semiconductor and semiconductor formed therefrom | |
| KR20050068756A (en) | Method for forming multi gate insulator of semiconductor device | |
| US5786264A (en) | Method of forming isolation layer of semiconductor elements | |
| US6087233A (en) | Forming trench isolators in semiconductor devices | |
| US6420248B1 (en) | Double gate oxide layer method of manufacture | |
| CN116779546A (en) | Method for preparing semiconductor structure and semiconductor structure | |
| KR100334390B1 (en) | Manufacturing method for dual gate oxide | |
| KR100466209B1 (en) | Method of manufacturing semiconductor device | |
| KR19980082526A (en) | Device isolation insulating film formation method of semiconductor device | |
| KR100400255B1 (en) | Method for forming gate oxide of merged semiconductor device | |
| KR20020015875A (en) | Method of fabricating a semiconductor device |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| WITN | Withdrawal due to no request for examination |