KR20050067724A - Method of isolation in semiconductor device - Google Patents
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Abstract
DTI를 위한 트렌치 식각시 하드 마스크층이 필요 없고, STI 및 DTI가 동일 칩 상에 구현되는 소자 제조시에 STI 및 DTI를 위한 식각을 1회 진행하여 프로파일이 양호한 트렌치를 형성하는데 적합한 소자분리 방법이 개시되어 있는 바, 이를 위한 본 발명은, 트렌치가 형성될 영역의 단결정 반도체 기판을 선택적으로 비정질화하는 단계와, 비정질화된 영역의 반도체기판을 선택적으로 식각하여 트렌치를 형성하는 단계와, 트렌치에 소자분리 절연막을 매립하는 단계를 포함하는 DTI를 위한 반도체소자의 소자분리 방법을 제공한다.A device isolation method suitable for forming a trench having a good profile by performing a single etching process for STI and DTI when a device for which STI and DTI are implemented on the same chip without the need of a hard mask layer for trench etching for DTI is required. According to the present invention, there is provided a method of selectively forming a single crystal semiconductor substrate in a region where a trench is to be formed, selectively etching a semiconductor substrate in an amorphous region to form a trench, and Provided is a device isolation method for a semiconductor device for a DTI including the step of filling a device isolation insulating film.
Description
본 발명은 반도체 소자의 소자분리 기술에 관한 것으로, 특히 트렌치형 소자분리 방법에 관한 것이다.The present invention relates to a device isolation technology of a semiconductor device, and more particularly to a trench type device isolation method.
잘 알려진 바와 같이, 반도체 집적회로 제조 시 트랜지스터 등과 같은 개별 소자들 사이를 물질적, 전기적으로 분리하기 위하여 소자분리 기술을 사용한다. 소자분리 방법으로서 가장 널리 알려진 방법은 로코스(Local Oxidation of Silicon; LOCOS) 기술과, STI(Shallow Trench Isolation) 기술이다.As is well known, device isolation techniques are used in the manufacture of semiconductor integrated circuits to physically and electrically separate individual devices such as transistors. The most widely known methods for device isolation are LOCOS technology and Shallow Trench Isolation (STI) technology.
로코스 공정은 소자가 형성될 활성영역의 기판 상에 질화막 마스크패턴을 형성하고 이를 마스크로 하여 실리콘기판을 열산화시키는 방법으로서 비교적 면적이 크고 경계면에 발생되는 버즈빅(bird's beak) 등의 문제로 인하여 고집적 소자에 적용하는데 한계가 있다.The LOCOS process is a method of forming a nitride mask pattern on a substrate in an active region where a device is to be formed, and thermally oxidizing a silicon substrate using the mask as a mask. Because of this, there is a limit to the application to the highly integrated device.
따라서, 최근 고집적 메모리 소자 등에서는 기판에 얕은 깊이의 트렌치를 형성하고 이 트렌치에 산화막을 매립시켜 소자분리 영역을 형성하는 STI 기술을 적용하고 있다.Therefore, in recent years, high density memory devices and the like have applied an STI technique in which a trench having a shallow depth is formed in a substrate and an oxide film is buried in the trench to form an isolation region.
한편, 최근 들어서 플래시(flash) 소자에서 사용되는 소자분리방법은 트렌치 깊이를 좀 더 깊게 한 DTI(Deep Trench Isolation) 방법이 사용되고 있다. 또한, 동일 칩 내에서 서로 다른 깊이를 갖는 소자분리를 갖는 소자도 연구되고 있다.On the other hand, in recent years, as the device isolation method used in flash devices, a deep trench isolation (DTI) method having a deeper trench depth is used. In addition, devices having device isolation having different depths within the same chip have also been studied.
도 1a 내지 도 1d는 종래 기술에 따른 소자 분리막 형성방법을 설명하기 위한 공정 단면도이다.1A to 1D are cross-sectional views illustrating a method of forming a device isolation layer according to the prior art.
먼저 도 1a를 참조하면, 실리콘과 같은 반도체 기판(100) 상에 패드 산화막(101), 패드 질화막(102) 및 하드마스크 산화막(103)을 순차적으로 증착한 후, 제1트렌치 및 제2트렌치 영역이 오픈된 제1 포토레지스트 패턴(104)을 형성한다.Referring first to FIG. 1A, the pad oxide layer 101, the pad nitride layer 102, and the hard mask oxide layer 103 are sequentially deposited on a semiconductor substrate 100 such as silicon, and then the first trench and the second trench region are formed. The open first photoresist pattern 104 is formed.
이어서 도 1b를 참조하면, 오픈된 영역의 하드마스크 산화막(103)과 패드 질화막(102) 및 패드 산화막(101)을 식각하고, 계속해서 드러난 반도체기판(100)을 식각하여 제1트렌치(105a) 및 제2트렌치(105b)를 각각 형성한다. 이후 제1 포토레지스트 패턴(104)은 스트립(strip) 된다.Subsequently, referring to FIG. 1B, the hard mask oxide film 103, the pad nitride film 102, and the pad oxide film 101 in the open region are etched, and the semiconductor substrate 100 subsequently exposed is etched to etch the first trench 105a. And second trenches 105b, respectively. Thereafter, the first photoresist pattern 104 is stripped.
이어서 도 1c를 참조하면, 제2 포토레지스트 패턴(106)을 형성하여 제1트렌치 영역을 마스킹하고 제2트렌치 영역은 오픈시킨다.Subsequently, referring to FIG. 1C, a second photoresist pattern 106 is formed to mask the first trench region and open the second trench region.
계속해서, 도 1d 와 같이 오픈된 제2트렌치(105b)의 반도체기판을 더 식각하여 깊은 제2트렌치(105c)를 형성한다.Subsequently, the semiconductor substrate of the second trench 105b opened as shown in FIG. 1D is further etched to form a deep second trench 105c.
이후, 얕은 제1트렌치(105a) 및 깊은 제2트렌치(105c)를 갭필(gap fill)하는 소자분리용 산화막을 증착하고, 패드 질화막(102) 표면이 노출되도록 갭필된 산화막 및 하드마스크 산화막을 화학기계연마(CMP)한 다음, 패드 질화막을 제거한다. 이에 의해 제1트렌치에는 STI가 형성되고, 제2트렌치에는 DTI이 형성된다.Subsequently, an oxide layer for isolation of a device is formed to gap fill the shallow first trenches 105a and the deep second trenches 105c, and the gap-filled oxide film and the hard mask oxide film are chemically deposited to expose the surface of the pad nitride film 102. After mechanical polishing (CMP), the pad nitride film is removed. As a result, an STI is formed in the first trench and a DTI is formed in the second trench.
상술한 바와 같이 DTI를 요구하는 플래쉬 메모리 같은 경우, 패드 질화막 상에 하드마스크 산화막을 별도로 형성하는 것이 필요시 된다. 이는 STI와 다르게 깊은 트렌치를 형성하기 위한 식각시에 포토레지스트 패턴이 충분한 식각 마스크로서의 역할을 못하기 때문이다.As described above, in the case of a flash memory requiring DTI, it is necessary to separately form a hard mask oxide film on the pad nitride film. This is because, unlike STI, the photoresist pattern does not serve as a sufficient etching mask in etching to form a deep trench.
결국, DTI를 형성하기 위하여 종래에는 하드마스크 산화막을 별도로 사용하여야 하기 때문에 이 하드마스크의 증착 및 제거 공정이 필요시 된다. As a result, in order to form the DTI, a conventional hard mask oxide film must be used separately, so that a process of depositing and removing the hard mask is required.
또한, 동일 칩 상에서 STI와 DTI를 동시에 구현할 때, 하드마스크 산화막의 필요성은 물론, STI와 DTI를 위한 트렌치 식각이 2회 진행되기 때문에 이중 프로파일(profile)의 트렌치가 형성될 가능성이 크다는 문제점도 발생된다.In addition, when simultaneously implementing STI and DTI on the same chip, not only the need for a hard mask oxide layer but also a problem that a double profile trench is likely to be formed because the trench etching is performed twice for the STI and the DTI are performed. do.
본 발명은 상기와 같은 종래 기술의 문제점을 해결하기 위하여 제안된 것으로서, DTI를 위한 트렌치 식각시 하드 마스크층이 필요 없는 반도체소자의 소자분리 방법을 제공하는데 그 목적이 있다.The present invention has been proposed to solve the above problems of the prior art, and an object of the present invention is to provide a device isolation method of a semiconductor device that does not require a hard mask layer during trench etching for DTI.
본 발명의 다른 목적은 STI 및 DTI가 동일 칩 상에 구현되는 소자 제조시에 STI 및 DTI를 위한 식각을 1회 진행하여 프로파일이 양호한 트렌치를 형성할 수 있는 반도체소자의 소자분리 방법을 제공하는데 있다.Another object of the present invention is to provide a device isolation method of a semiconductor device capable of forming a trench having a good profile by performing an etching for STI and DTI once in manufacturing a device in which STI and DTI are implemented on the same chip. .
상기 목적을 달성하기 위한 본 발명은, 트렌치가 형성될 영역의 단결정 반도체 기판을 선택적으로 비정질화하는 단계와, 상기 비정질화된 영역의 상기 반도체기판을 선택적으로 식각하여 트렌치를 형성하는 단계와, 상기 트렌치에 소자분리 절연막을 매립하는 단계를 포함하는 DTI를 위한 반도체소자의 소자분리 방법을 제공한다.According to an aspect of the present invention, there is provided a method of selectively forming a single crystal semiconductor substrate in a region where a trench is to be formed, and selectively etching the semiconductor substrate in the amorphous region to form a trench; Provided is a device isolation method for a semiconductor device for a DTI comprising the step of filling a device isolation insulating film in a trench.
상기 비정질화 단계는 선택적 이온주입으로 실시할 수 있는 바, 단결정 반도체 기판 상에 패드 절연막을 형성하고, 상기 패드 절연막 상에 트렌치가 형성될 영역을 오픈시킨 제1포토레지스트 패턴을 형성한 다음, 제1포토레지스트 패턴을 이온주입 마스크로 하여 게르마늄 이온주입을 실시하는 것에 의해 실시할 수 있다.The amorphous step may be performed by selective ion implantation. A pad insulating film is formed on a single crystal semiconductor substrate, and a first photoresist pattern is formed on the pad insulating film to open a region where a trench is to be formed. It can be performed by performing germanium ion implantation using one photoresist pattern as an ion implantation mask.
연속하여 상기 비정질화된 영역의 상기 반도체기판을 선택적으로 식각하여 트렌치를 형성하는 단계는, 상기 제1포토레지스트 패턴을 스트립하는 단계와, 상기 패드 절연막 상에 트렌치 영역이 오픈된 제2포토레지스트 패턴을 형성하는 단계와, 상기 제2포토레지스트 패턴을 식각 마스크로 하여 상기 패드 절연막 및 상기 비정질화된 영역의 반도체기판을 식각하는 단계로 실시한다.Forming a trench by selectively etching the semiconductor substrate of the amorphous region in succession may include stripping the first photoresist pattern and a second photoresist pattern having a trench region open on the pad insulating layer. And etching the pad insulating film and the semiconductor substrate in the amorphous region using the second photoresist pattern as an etching mask.
연속하여 상기 소자분리 절연막을 매립하는 단계는, 상기 제2포토레지스트 패턴을 스트립하는 단계와, 상기 트렌치를 갭-필하도록 상기 소자분리 절연막을 증착하는 단계와, 상기 패드 절연막을 연마 정지층으로 하여 화학기계연마하는 단계와, 상기 패드 절연막을 제거하는 단계로 실시한다.Subsequently, filling the device isolation insulating film includes: stripping the second photoresist pattern, depositing the device isolation insulating film to gap-fill the trench, and using the pad insulating film as a polishing stop layer. Chemical mechanical polishing and removing the pad insulating film.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 바람직한 실시 예를 도면을 참조하여 설명하기로 한다.Hereinafter, preferred embodiments of the present invention will be described with reference to the accompanying drawings so that those skilled in the art may easily implement the technical idea of the present invention.
도 2a 내지 도 2d는 본 발명에 따른 소자 분리막 형성방법을 설명하기 위한 공정 단면도이다.2A to 2D are cross-sectional views illustrating a method of forming a device isolation film according to the present invention.
먼저, 도 2a 및 도 2b에는 깊은 트렌치가 형성될 영역의 단결정 반도체기판을 비정질화시키는 과정이 개시된다. 본 실시예서는 비정질화를 위한 방법으로서 이온주입을 사용한다.First, FIGS. 2A and 2B disclose a process of amorphousizing a single crystal semiconductor substrate in a region where a deep trench is to be formed. This example uses ion implantation as a method for amorphous.
도 2a를 참조하면, 단결정 반도체 기판(200)에 패드 산화막(201), 패드 질화막(202)을 순차적으로 증착한 후, 깊은 트렌치 영역이 오픈된 제1 포토레지스트 패턴(203)을 형성한다. 여기서, 단결정 반도체 기판(100)은 실리콘 기판, 화합물반도체 기판 등이 될 수 있다. 그리고, 패드 산화막(201)은 패드 질화막(202)이 기판에 직접 증착될 때 발생되는 스트레스를 방지하기 위한 버퍼층으로서, 원치 않을 경우 패드 산화막의 생략이 가능하다. 패드 질화막(202)은 후속 화학기계연마시에 연마 정지층으로서 작용하는바, 연마정지용으로 질화막 이외에 산화 질화막 등의 절연막 사용이 가능하다.Referring to FIG. 2A, after the pad oxide film 201 and the pad nitride film 202 are sequentially deposited on the single crystal semiconductor substrate 200, a first photoresist pattern 203 having a deep trench region open is formed. Here, the single crystal semiconductor substrate 100 may be a silicon substrate, a compound semiconductor substrate, or the like. In addition, the pad oxide layer 201 is a buffer layer for preventing stress generated when the pad nitride layer 202 is directly deposited on the substrate. If the pad oxide layer 201 is not desired, the pad oxide layer 201 may be omitted. The pad nitride film 202 acts as a polishing stop layer during subsequent chemical mechanical polishing, and an insulating film such as an oxynitride film can be used in addition to the nitride film for polishing stop.
이어서, 도 2b에 도시된 바와 같이, 제1 포토레지스트 패턴(203)을 이온주입 마스크로 하여 게르마늄(Ge) 이온주입을 실시함으로써 깊은 트렌치가 형성될 반도체기판을 비정질화(204) 시킨다.Next, as shown in FIG. 2B, the semiconductor substrate on which the deep trench is to be formed is amorphous 204 by performing germanium (Ge) ion implantation using the first photoresist pattern 203 as an ion implantation mask.
다음, 도 2c 및 도 2d 에는 1회의 트렌치 식각으로 얕은 트렌치 및 깊은 트렌치를 형성하는 과정이 개시된다.Next, FIGS. 2C and 2D disclose the formation of shallow trenches and deep trenches in one trench etch.
도 2c를 참조하면, 제1 포토레지스트 패턴(203)을 스트립하고, 얕은 트렌치 및 깊은 트렌치 영역이 오픈된 제2 포토레지스트패턴(205)을 형성한다.Referring to FIG. 2C, the first photoresist pattern 203 is stripped to form a second photoresist pattern 205 in which shallow trenches and deep trench regions are opened.
계속해서, 도 2d 와 같이 제2 포토레지스트패턴(205)을 식각 마스크로 하여 패드 질화막(202)과 패드 산화막9201) 및 반도체기판(200)을 식각하고 제2포토레지스트 패턴(205)을 제거한다.Subsequently, as shown in FIG. 2D, the pad nitride film 202, the pad oxide film 9201, and the semiconductor substrate 200 are etched using the second photoresist pattern 205 as an etching mask to remove the second photoresist pattern 205. .
이에 의해 얕은 트렌치(206a) 및 깊은 트렌치(206b)가 형성되는 바, 비정질화(204) 된 반도체는 결정화 반도체보다 식각률이 빠르므로 1회의 식각을 얕은 트렌치 및 깊은 트렌치의 형성이 가능하다.As a result, since the shallow trench 206a and the deep trench 206b are formed, since the amorphous 204 semiconductor has a higher etching rate than the crystallized semiconductor, it is possible to form a shallow trench and a deep trench in one etching.
그리고, DTI를 위한 반도체기판 영역이 비정질화되어 있으므로, 식각률이 상대적으로 빠르기 때문에 하드마스크가 필요 없이 포토레지스트패턴 만으로 식각 마스킹이 가능하다.In addition, since the semiconductor substrate region for the DTI is amorphous, since the etching rate is relatively fast, the etching mask may be performed using only the photoresist pattern without a hard mask.
이후, 얕은 트렌치(206a) 및 깊은 트렌치(206b)를 갭필(gap-fill)하는 소자분리용 산화막을 증착하고, 패드 질화막(202) 표면이 노출되도록 갭필된 산화막을 화학기계연마(CMP)한 다음, 패드 질화막(202)을 제거한다. 이에 의해 STI 및 DTI의 형성이 완료된다.Subsequently, an oxide layer for device isolation is formed to gap-fill the shallow trenches 206a and the deep trenches 206b, and the chemically polished gapfill oxide film is exposed to the surface of the pad nitride film 202, followed by chemical mechanical polishing (CMP). The pad nitride film 202 is removed. This completes the formation of the STI and the DTI.
본 발명의 기술 사상은 상기 바람직한 실시 예에 따라 구체적으로 기술되었으나, 상기한 실시 예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시 예가 가능함을 이해할 수 있을 것이다.Although the technical spirit of the present invention has been described in detail according to the above preferred embodiment, it should be noted that the above embodiment is for the purpose of description and not of limitation. In addition, those skilled in the art will understand that various embodiments are possible within the scope of the technical idea of the present invention.
본 발명은 STI와 DTI를 형성할 때 비정질반도체와 단결정 반도체의 식각률 차이를 이용하는 것으로서, 서로 다른 깊이의 트렌치를 한번의 식각으로 형성하는 것이 가능하고, 깊은 트렌치를 형성하기 위한 식각시에 하드 마스크층이 필요 없는 효과가 있다. 결국, 공정이 단순화되고 트렌치의 프로파일을 양호하게 얻을 수 있어 제품의 제조 수율을 향상시키는 효과가 있다.The present invention uses the difference in the etch rate between the amorphous semiconductor and the single crystal semiconductor when forming the STI and the DTI, and it is possible to form trenches having different depths in one etching, and hard mask layer during etching to form deep trenches. This has no effect. As a result, the process is simplified and the trench profile can be obtained satisfactorily, which has the effect of improving the production yield of the product.
도 1a 내지 도 1d는 종래 기술에 따른 소자 분리막 형성방법을 설명하기 위한 공정 단면도.1A to 1D are cross-sectional views illustrating a method of forming a device isolation film according to the prior art.
도 2a 내지 도 2d는 본 발명에 따른 소자 분리막 형성방법을 설명하기 위한 공정 단면도.2A to 2D are cross-sectional views illustrating a method of forming a device isolation film according to the present invention.
＜도면의 주요부분에 대한 부호의 설명＞<Description of the code | symbol about the principal part of drawing>
200 : 실리콘기판200: silicon substrate
201 : 패드 산화막201: pad oxide film
202 : 패드 질화막202: pad nitride film
203 : 깊은 트렌치 영역이 오픈된 제1 포토레지스트 패턴203: First photoresist pattern with deep trench regions open
204 : 비정질화204: amorphous
205 : 얕은 트렌치 및 깊은 트렌치 영역이 오픈된 제2 포토레지스트패턴205: Second photoresist pattern with shallow trench and deep trench regions open
206a : 얕은 트렌치206a: shallow trench
206b : 깊은 트렌치206b: deep trench
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020030098734A KR20050067724A (en) | 2003-12-29 | 2003-12-29 | Method of isolation in semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR20050067724A (en) |
-
2003
- 2003-12-29 KR KR1020030098734A patent/KR20050067724A/en not_active Application Discontinuation
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