KR20050066963A - Method of manufacturing a semiconductor device - Google Patents
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- 238000004519 manufacturing process Methods 0.000 title claims abstract description 62
- 239000004065 semiconductor Substances 0.000 title claims abstract description 41
- 239000010410 layer Substances 0.000 claims abstract description 106
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims abstract description 79
- 229910052710 silicon Inorganic materials 0.000 claims abstract description 79
- 239000010703 silicon Substances 0.000 claims abstract description 79
- 238000005530 etching Methods 0.000 claims abstract description 71
- 238000000034 method Methods 0.000 claims abstract description 54
- 239000000758 substrate Substances 0.000 claims abstract description 43
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims abstract description 38
- 229910052814 silicon oxide Inorganic materials 0.000 claims abstract description 38
- 230000008569 process Effects 0.000 claims abstract description 33
- 229920002120 photoresistant polymer Polymers 0.000 claims abstract description 21
- 238000004140 cleaning Methods 0.000 claims abstract description 9
- 239000002356 single layer Substances 0.000 claims abstract description 4
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 37
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 37
- 230000007547 defect Effects 0.000 claims description 16
- 229910000577 Silicon-germanium Inorganic materials 0.000 claims description 12
- 238000010438 heat treatment Methods 0.000 claims description 11
- UFHFLCQGNIYNRP-UHFFFAOYSA-N Hydrogen Chemical compound [H][H] UFHFLCQGNIYNRP-UHFFFAOYSA-N 0.000 claims description 7
- 229910052739 hydrogen Inorganic materials 0.000 claims description 7
- 239000001257 hydrogen Substances 0.000 claims description 7
- 238000001312 dry etching Methods 0.000 claims description 6
- 230000003746 surface roughness Effects 0.000 claims description 6
- PNEYBMLMFCGWSK-UHFFFAOYSA-N aluminium oxide Inorganic materials [O-2].[O-2].[O-2].[Al+3].[Al+3] PNEYBMLMFCGWSK-UHFFFAOYSA-N 0.000 claims description 5
- 238000005498 polishing Methods 0.000 claims description 2
- 238000002955 isolation Methods 0.000 description 17
- 239000000463 material Substances 0.000 description 12
- 238000005516 engineering process Methods 0.000 description 11
- 230000000694 effects Effects 0.000 description 8
- 235000012431 wafers Nutrition 0.000 description 6
- 238000001039 wet etching Methods 0.000 description 6
- 230000010354 integration Effects 0.000 description 5
- 230000003647 oxidation Effects 0.000 description 5
- 238000007254 oxidation reaction Methods 0.000 description 5
- 238000011161 development Methods 0.000 description 4
- 238000010292 electrical insulation Methods 0.000 description 4
- 239000012535 impurity Substances 0.000 description 4
- 238000009413 insulation Methods 0.000 description 4
- 239000000126 substance Substances 0.000 description 4
- 230000008859 change Effects 0.000 description 3
- 238000005229 chemical vapour deposition Methods 0.000 description 3
- 238000013461 design Methods 0.000 description 3
- 238000009751 slip forming Methods 0.000 description 3
- 230000015572 biosynthetic process Effects 0.000 description 2
- 238000004891 communication Methods 0.000 description 2
- 239000000356 contaminant Substances 0.000 description 2
- 238000011982 device technology Methods 0.000 description 2
- 230000006872 improvement Effects 0.000 description 2
- 230000001590 oxidative effect Effects 0.000 description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 2
- 229920005591 polysilicon Polymers 0.000 description 2
- 230000001629 suppression Effects 0.000 description 2
- 230000004888 barrier function Effects 0.000 description 1
- 230000015556 catabolic process Effects 0.000 description 1
- 230000002860 competitive effect Effects 0.000 description 1
- 150000001875 compounds Chemical class 0.000 description 1
- 238000006731 degradation reaction Methods 0.000 description 1
- 230000020169 heat generation Effects 0.000 description 1
- 230000003993 interaction Effects 0.000 description 1
- 238000010295 mobile communication Methods 0.000 description 1
- 150000004767 nitrides Chemical class 0.000 description 1
- 238000005457 optimization Methods 0.000 description 1
- 230000000630 rising effect Effects 0.000 description 1
- 238000000926 separation method Methods 0.000 description 1
- 230000005641 tunneling Effects 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66787—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
- H01L29/66795—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66568—Lateral single gate silicon transistors
- H01L29/66575—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate
- H01L29/6659—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate with both lightly doped source and drain extensions and source and drain self-aligned to the sides of the gate, e.g. lightly doped drain [LDD] MOSFET, double diffused drain [DDD] MOSFET
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
- H01L21/28008—Making conductor-insulator-semiconductor electrodes
- H01L21/28255—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor belonging to Group IV and not being elemental silicon, e.g. Ge, SiGe, SiGeC
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3105—After-treatment
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- H01L21/31105—Etching inorganic layers
- H01L21/31111—Etching inorganic layers by chemical means
- H01L21/31116—Etching inorganic layers by chemical means by dry-etching
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
- H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
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- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
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- H01L29/41791—Source or drain electrodes for field effect devices for transistors with a horizontal current flow in a vertical sidewall, e.g. FinFET, MuGFET
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- H01L29/665—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using self aligned silicidation, i.e. salicide
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Abstract
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 보다 상세하게는 벌크 실리콘 기판을 사용하는 FIN-FET 또는 Tri-gate 소자 제조시 FIN 채널의 정확한 높이 제어와 높이 균일도 특성을 확보할 수 있을 뿐만 아니라 공정 수행이 용이하고, 단순하여 양산화가 용이한 반도체 소자의 제조 방법에 관한 것이다.The present invention relates to a method for manufacturing a semiconductor device, and more particularly, it is possible to ensure accurate height control and height uniformity characteristics of a FIN channel when manufacturing a FIN-FET or a Tri-gate device using a bulk silicon substrate, as well as a process. The present invention relates to a method for manufacturing a semiconductor device that is easy to perform and simple to mass-produce.
본 발명의 반도체 소자의 제조 방법은, 반도체 소자의 제조 방법에 있어서, (a) 실리콘 기판 상에 실리콘 산화막의 단층막으로 이루어진 소자 절연막을 형성하는 단계; (b) 상기 소자 절연막 상에 감광막 패턴을 형성시킨 후, 상기 감광막 패턴을 식각 마스크로 이용하여 활성 영역을 형성하기 위해 상기 소자 절연막을 식각하고, 상기 감광막 패턴을 제거한 다음 세정공정을 실시하는 단계; (c) 상기 형성된 활성 영역에 채널용 에피막을 상기 소자 절연막의 최상부위로 올라오도록 과잉성장하는 단계; (d) 상기 과잉성장된 채널용 에피막을 상기 소자 절연막 상부까지 식각하는 단계; (e) 상기 소자 절연막을 일정한 두께만큼 식각 및 평탄화 하는 단계; 및 (f) 상기 결과물의 전체 상부면에 순차적으로 게이트 절연막 및 게이트 전극을 형성하는 단계를 포함하여 이루어진 것을 특징으로 한다.A method for manufacturing a semiconductor device of the present invention includes the steps of: (a) forming a device insulating film made of a single layer film of a silicon oxide film on a silicon substrate; (b) forming a photoresist pattern on the device insulating film, etching the device insulating film to form an active region using the photoresist pattern as an etching mask, removing the photoresist pattern, and then performing a cleaning process; (c) overgrowing the channel epitaxial film to the top of the device insulating film in the formed active region; (d) etching the overgrown channel epitaxial layer to an upper portion of the device insulating layer; (e) etching and planarizing the device insulating film by a predetermined thickness; And (f) sequentially forming a gate insulating film and a gate electrode on the entire upper surface of the resultant product.
Description
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 보다 상세하게는 벌크 실리콘 기판을 사용하는 FIN-FET 또는 Tri-gate 소자 제조시 FIN 채널의 정확한 높이 제어와 웨이퍼 수준의 높이 균일도 특성을 확보할 수 있을 뿐만 아니라 공정 수행이 용이하고, 단순하여 양산화가 용이한 반도체 소자의 제조 방법에 관한 것이다.The present invention relates to a method of manufacturing a semiconductor device, and more particularly, it is possible to ensure accurate height control and wafer-level height uniformity characteristics of a FIN channel when manufacturing a FIN-FET or a Tri-gate device using a bulk silicon substrate. In addition, the present invention relates to a method for manufacturing a semiconductor device that is easy to perform a process and is simple to mass-produce.
일반적으로, 전자 정보 통신 산업의 발전을 견인해 온 반도체 산업의 급속한 발전은 소자의 집적도 증대와 성능개선에 기인한다. 이러한 반도체 소자의 집적화 기술은 높은 소자 밀도로 인한 발열에 기인한 소자 특성의 저하문제와 이동통신 및 휴대용 전자기기의 증대에 대응하는 저전력 기술 등의 기존기술의 한계를 극복할 수 있는 새로운 기술의 개발에 대한 요구가 높아지고 있다.In general, the rapid development of the semiconductor industry, which has led the development of the electronic information and communication industry, is attributable to the increase in device density and performance improvement. The integration technology of the semiconductor device develops a new technology that can overcome the limitations of device characteristics due to heat generation due to the high device density and the limitations of existing technologies such as low power technology to cope with the increase of mobile communication and portable electronic devices. The demand for is rising.
이러한 요구에 부응하는 새로운 소자구조로써 최근에 SOI FIN-FET이 부각되고 있다. 이러한 새로운 소자구조는 우수한 저전력 특성과 빠른 구동속도 및 집적도 증가에 매우 유리한 특성을 많이 갖추고 있으나, 제조 공정이 복잡하고, 열제거 문제, 웨이퍼 수준에서 FIN-FET의 넓이나 높이의 제어가 어려운 문제점이 있다.Recently, SOI FIN-FET is emerging as a new device structure that meets these requirements. This new device structure has many advantages of excellent low power, fast driving speed and integration, but it is complicated in manufacturing process, heat removal problem, and difficult to control FIN-FET width or height at wafer level. have.
이러한 문제점을 해결하기 위해서 벌크 실리콘(Bulk silicon)을 이용하는 bulk FIN-FET 기술이 소개되었으나, 이 또한 공정이 복잡하고, 웨이퍼 수준에서 FIN의 높이와 넓이의 제어가 어려운 문제점이 있다.In order to solve this problem, a bulk FIN-FET technology using bulk silicon has been introduced. However, this process also has a complicated process and it is difficult to control the height and width of the FIN at the wafer level.
종래의 실리콘 소자들은 moore's law에 따라 가격은 유지된 채로 매18~24개월마다 집적도를 약 2배로 증가시켜서 경쟁력을 유지하기 위한 노력을 계속하고 있다. 즉, 집적도를 증가시키기 위해서 단위 트랜지스터의 크기를 줄이는 노력이 계속되어 오고 있는 것이다.Conventional silicon devices continue to strive to remain competitive by doubling the density every 18 to 24 months while maintaining prices in accordance with Moore's Law. In other words, efforts have been made to reduce the size of unit transistors in order to increase the degree of integration.
이러한 소자의 스케일링(scaling)은 소자의 크기가 나노미터급으로 줄어듦에 따라 새로운 많은 도전에 직면하여 혁신적인 기술이 많이 요구되고 있다. 또한, 소자의 응용범위도 다양한 기능의 소자를 집적하여 기능을 구현하는 부품단위에서 점차적으로 시스템 규모의 기능수행을 위한 초고집적도, 초고속특성 및 휴대용 전자기기를 위한 초저전력 특성이 요구되고 있으며, 새로운 재료/공정의 개발과 소자의 특성이 개선됨에 따라 기존에는 화합물 소자의 영역이었던 광과 초고주파 응용 또한 활발히 연구되고 있는 실정이다.Scaling of these devices is faced with many new challenges as the size of the device shrinks to nanometers, and many innovative technologies are required. In addition, the application range of the device is increasingly required for ultra-high integration, ultra-high speed, and ultra-low power for portable electronic devices in order to perform system-scale functions in component units that integrate various functional devices. With the development of materials / processes and the improvement of device characteristics, light and ultra-high frequency applications, which have previously been the field of compound devices, are being actively studied.
이러한 많은 새로운 도전을 위하여 해결하여야 하는 기술적 과제로는 누설전류의 저감, 단채널 현상 억제, 캐리어 모빌리티(carrier mobility) 개선, 고주파 응용과 광대역 특성 확보를 위한 소재/구조/셀 디자인(cell design) 최적화, 신뢰성 개선, 높은 생산성 및 경제성의 확보 등이 있다. 이를 위해서는 게이트 터널링 억제를 위한 고유전율 게이트 절연막의 도입, 단채널 현상 억제 및 동작속도의 개선을 위한 공핍형 채널구조의 도입, 접촉저항 및 접합 용량 감소를 위한 상승형 소스 드레인 구조의 도입, 고주파 손실 억제를 위한 SOI 기판 재료의 도입, 초고속 동작을 위하여 전자의 이동도 특성이 매우 좋은 스트레인드 실리콘(strained silicon) 채널의 도입과 3차원 구조의 신소자 등이 시도되고 있으며, 이러한 신기술 등이 단독적으로 또는 서로 융합하는 새로운 신소자가 연구되거나 제안되고 있다.Technical challenges to be addressed for many of these new challenges include: reducing leakage currents, reducing short-channel phenomena, improving carrier mobility, and optimizing material, structure, and cell design for high frequency applications and broadband characteristics. , Improved reliability, high productivity and economics. To this end, a high dielectric constant gate insulating film is introduced for gate tunneling suppression, a short channel phenomenon is suppressed, a depletion channel structure is introduced for improving the operation speed, a riser source drain structure for reducing contact resistance and junction capacitance, and high frequency loss suppression are introduced. In order to introduce SOI substrate materials for high speed operation, strained silicon channels having excellent electron mobility characteristics and new devices having a three-dimensional structure have been attempted for ultra-high speed operation. New novel devices that fuse with each other are being researched or proposed.
이러한 신소자 기술들로는 현재 SOI 웨이퍼를 사용하는 FD/PD(Fully depleted, Partially depleted) channel CMOS, (SOI)Strained Si channel CMOS와 3D 구조소자로 SOI FIN-FET, Bulk FIN-FET, Tri-gate FET 등이 연구되고 있다. 3D 소자 기술은 차세대 기술이지만 매우 빠른 속도로 기술이 발전하고 있으며, 개발경쟁이 치열하기 때문에 신기술의 적용시점이 빨라질 것으로 예상되어지고 있다. 이 중에서도 현재 양산 적용 가능성이 가장 큰 기술은 bulk FIN-FET으로 SOI FIN FET에 비해 제조 원가가 저렴하면서도 우수한 소자 특성을 나타낼 뿐만 아니라 소자에서 발생한 열의 기판으로의 전도 특성은 오히려 우수해지는 장점도 주요 특성중의 하나이다. 그러나, 이러한 장점에도 불구하고, SOI FIN-FET에 비하여 제조 공정이 더욱 복잡하고, FIN 또는 다중 채널의 높이와 균일도 특성 등이 안정적이지 않은 문제점이 여전히 남아 있다. 이러한 소자 특성의 변화는 점차적으로 중요성이 커지는 로직 회로(logic circuit) 또는 SoC에의 응용을 제한할 뿐만 아니라 수율 저하의 문제를 가지고 있기 때문에, 이의 개선을 위하여 제조 공정을 단순화하고, 채널의 높이와 균일도를 완전히 제어할 수 있는 소자 구조와 새로운 제조 기술이 요구되고 있다.These new device technologies include fully depleted, partially depleted (FD / PD) channel CMOS, (SOI) strained Si channel CMOS and 3D structure devices using SOI wafers, and SOI FIN-FET, Bulk FIN-FET, Tri-gate FET. Etc. are being studied. Although 3D device technology is the next generation technology, technology is rapidly developing and development competition is expected to accelerate application time of new technology. Among the technologies that are most likely to be mass-produced at present, bulk FIN-FETs are inexpensive to fabricate and exhibit excellent device characteristics compared to SOI FIN FETs. Is one of. However, in spite of these advantages, the manufacturing process is more complicated than the SOI FIN-FET, and the height and uniformity characteristics of the FIN or the multi-channel remain unstable. This change in device characteristics not only limits the application of increasingly important logic circuits or SoCs, but also has problems with yield degradation, which simplifies the manufacturing process and improves channel height and uniformity. There is a need for a device structure and a new manufacturing technology that can fully control.
본 발명은 전술한 문제점을 해결하기 위하여 안출된 것으로서, 본 발명의 목적은 벌크 실리콘 기판을 사용하는 FIN-FET 소자의 제작에 있어서 경제성과 양산성을 확보하기 위하여 제작공정을 단순화하고, 안정된 소자 특성의 확보를 위하여 FIN 채널의 높이의 정확한 설계 및 제어를 가능하게 함과 아울러 우수한 높이 균일도 특성을 획득할 수 있는 반도체 소자의 제조 방법을 제공하는데 있다. SUMMARY OF THE INVENTION The present invention has been made to solve the above problems, and an object of the present invention is to simplify the fabrication process and secure stable device characteristics in order to secure economics and mass production in the fabrication of a FIN-FET device using a bulk silicon substrate. The present invention provides a method of manufacturing a semiconductor device that enables accurate design and control of the height of a FIN channel and obtains excellent height uniformity characteristics.
전술한 목적을 달성하기 위한 본 발명의 일 측면은, 반도체 소자의 제조 방법에 있어서, (a) 실리콘 기판 상에 실리콘 산화막의 단층막으로 이루어진 소자 절연막을 형성하는 단계; (b) 상기 소자 절연막 상에 감광막 패턴을 형성시킨 후, 상기 감광막 패턴을 식각 마스크로 이용하여 활성 영역을 형성하기 위해 상기 소자 절연막을 식각하고, 상기 감광막 패턴을 제거한 다음 세정공정을 실시하는 단계; (c) 상기 형성된 활성 영역에 채널용 에피막을 상기 소자 절연막의 최상부위로 올라오도록 과잉성장하는 단계; (d) 상기 과잉성장된 채널용 에피막을 상기 소자 절연막 상부까지 식각하는 단계; (e) 상기 소자 절연막을 일정한 두께만큼 식각 및 평탄화 하는 단계; 및 (f) 상기 결과물의 전체 상부면에 순차적으로 게이트 절연막 및 게이트 전극을 형성하는 단계를 포함하여 이루어진 반도체 소자의 제조 방법을 제공하는 것이다.One aspect of the present invention for achieving the above object is a method of manufacturing a semiconductor device, comprising the steps of: (a) forming a device insulating film made of a single layer film of a silicon oxide film on a silicon substrate; (b) forming a photoresist pattern on the device insulating film, etching the device insulating film to form an active region using the photoresist pattern as an etching mask, removing the photoresist pattern, and then performing a cleaning process; (c) overgrowing the channel epitaxial film to the top of the device insulating film in the formed active region; (d) etching the overgrown channel epitaxial layer to an upper portion of the device insulating layer; (e) etching and planarizing the device insulating film by a predetermined thickness; And (f) sequentially forming a gate insulating film and a gate electrode on the entire upper surface of the resultant.
바람직하게는, 상기 단계(b), (d) 및 (e) 이후에 식각 결함의 제거, 표면 조도 개선, 핀(FIN) 폭 감소 및 평탄화 개선을 위한 수소 열처리, 희생 산화막 성장 및 식각공정을 수행하는 단계를 더 포함하여 이루어진다.Preferably, after steps (b), (d) and (e), hydrogen heat treatment, sacrificial oxide growth, and etching processes are performed to remove the etching defects, improve the surface roughness, reduce the fin width and improve the planarization. It further comprises the step of.
바람직하게는, 상기 실리콘 기판과 상기 소자 절연막의 사이에 SiGe 버퍼층 및 SiXGe(1-X)(X=0.100)/Ge층을 형성하는 단계를 더 포함한다.Preferably, the method further includes forming a SiGe buffer layer and a SiXGe (1-X) (X = 0.100) / Ge layer between the silicon substrate and the device insulating film.
이하 본 발명의 바람직한 실시예를 첨부된 도면을 참조하여 상세히 설명한다. 본 실시예는 본 발명의 권리범위를 한정하는 것은 아니고, 단지 예시로 제시된 것이다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings. This embodiment is not intended to limit the scope of the invention, but is presented by way of example only.
도 1a 내지 도 1g는 본 발명의 제 1실시예에 따른 반도체 소자의 제조 방법을 설명하기 위한 단면도이다.1A to 1G are cross-sectional views illustrating a method of manufacturing a semiconductor device in accordance with a first embodiment of the present invention.
도 1a를 참조하면, 실리콘 기판(100) 상에 소자 절연막(110)을 형성한다. 이때, 상기 소자 절연막(110)의 재료는 막 형성 공정이 용이하고, 균일도가 우수하여야 하며, 열전도도가 우수하고, 유전율이 낮으며, 열적 화학적 안정성이 뛰어나서 실리콘과 반응하지 않으며, 소자특성을 저하하지 않는 구비 요건을 갖도록 함이 바람직하다. 또한, 건식 및 습식 식각시 실리콘과의 식각 선택비가 우수하고, 식각 두께의 제어가 용이하여야 한다. 이에 따라, 이러한 소자 절연막(110)의 재료는 실리콘 산화물(Silicon Oxide) 또는 알루미나(Alumina) 등으로 구현됨이 바람직하지만, 이에 한정되지 않음은 자명하다. 본 발명의 제 1실시예에 적용된 소자 절연막(110)은 예컨대, 실리콘 산화막으로 형성한 경우이며, 이러한 실리콘 산화막의 두께는 약 10nm 내지 1000nm 정도로 형성함이 바람직하다.Referring to FIG. 1A, the device insulating layer 110 is formed on the silicon substrate 100. In this case, the material of the device insulating film 110 should be easy to form a film, excellent uniformity, excellent thermal conductivity, low dielectric constant, excellent thermal chemical stability, and does not react with silicon, and lowers device characteristics. It is desirable to have provision requirements that do not. In addition, the etching selectivity with silicon in dry and wet etching should be excellent, and the etching thickness should be easy to control. Accordingly, the material of the device insulating layer 110 is preferably implemented with silicon oxide or alumina, but is not limited thereto. The device insulating film 110 applied in the first embodiment of the present invention is formed by, for example, a silicon oxide film, and the thickness of the silicon oxide film is preferably about 10 nm to 1000 nm.
도 1b를 참조하면, 활성 영역(Active region)이 형성될 부분의 소자 절연막(110)을 제거하기 위하여 상기 소자 절연막(110) 상에 활성층 형성 마스크 즉, 감광막(Photo-resist) 패턴(120)을 형성한다.Referring to FIG. 1B, an active layer forming mask, that is, a photo-resist pattern 120, is formed on the device insulating layer 110 to remove the device insulating layer 110 of the portion where the active region is to be formed. Form.
도 1c를 참조하면, 상기 감광막 패턴(120)을 식각 마스크로 사용한 건식 식각 공정으로 소자 절연막(110)을 식각한 후 상기 감광막 패턴(120)을 제거하고 세정을 수행한다. 이때, 세정과 식각 결함을 제거하기 위해 열처리, 수소처리, 산화식각 등을 수행함이 바람직하다.Referring to FIG. 1C, after etching the device insulating layer 110 by a dry etching process using the photoresist pattern 120 as an etching mask, the photoresist pattern 120 is removed and cleaned. At this time, in order to remove the cleaning and etching defects, it is preferable to perform heat treatment, hydrotreating, oxidation etching and the like.
도 1d를 참조하면, 실리콘 기판(100) 상에 형성된 자연 산화막(미도시)을 제거한 후 채널용 에피막 즉, 에피택셜 실리콘막(130)을 성장시킨다. 이때, 적정 수준을 유지하는 과잉 성장이 일어나도록 함이 바람직하다. 또한, 상기 에피택셜 실리콘막(130) 성장시 불순물의 타입(type)과 농도 구배를 줌으로써, 채널 영역의 효과적인 구속과 실리콘 기판(100)의 전기적 절연효과를 증대시킬 수 있다.Referring to FIG. 1D, after removing the native oxide film (not shown) formed on the silicon substrate 100, the epitaxial silicon film 130 is grown. At this time, it is desirable to cause excessive growth to occur at an appropriate level. In addition, when the epitaxial silicon film 130 is grown, impurity types and concentration gradients may be provided to increase the effective restraint of the channel region and the electrical insulation effect of the silicon substrate 100.
도 1e를 참조하면, 상기 에피택셜 실리콘막(130)을 성장시킨 후에 예컨대, 화학-기계적 연마(Chemical Mechanical Polishing, 이하 'CMP'라 칭함)방법을 사용하여 돌출된 에피택셜 실리콘막(130)을 제거한다. 이때, 상기 소자 절연막(110)은 CMP 방법으로 인한 디싱(Dishing)등의 과잉 식각이 일어나지 않고, 평탄화가 양호하게 이루어질 수 있도록 식각 정지층(etch stop layer) 및 가드링(guard ring) 역할을 수행한다. 이때, 식각 결함을 제거하기 위해 수소처리나 산화식각과 열처리를 실시함이 바람직하다.Referring to FIG. 1E, after the epitaxial silicon film 130 is grown, the epitaxial silicon film 130 protruding using, for example, a chemical mechanical polishing (CMP) method may be used. Remove In this case, the device insulating layer 110 serves as an etch stop layer and a guard ring so that the planarization can be performed without excessive etching such as dishing due to the CMP method. do. In this case, in order to remove the etching defects, it is preferable to perform hydrotreating, oxidation etching and heat treatment.
도 1f를 참조하면, 상기 소자 절연막(110)을 일정 정도로 식각하여 핀(FIN)이 일정한 높이로 형성되도록 한다. 이후에 예컨대, 수소 열처리, 희생 산화막 성장 및 식각공정을 이용하여 추가적인 핀(FIN)의 박막(thinning)화를 수행할 수 있으며, 상기 에피택셜 실리콘막(130)의 표면 조도 개선과 아울러 결함 제거의 효과를 얻을 수 있다.Referring to FIG. 1F, the device insulating layer 110 is etched to a certain degree so that the fin FIN is formed at a constant height. Subsequently, additional thinning of the fin may be performed using, for example, hydrogen heat treatment, sacrificial oxide growth, and etching, thereby improving surface roughness of the epitaxial silicon layer 130 and removing defects. The effect can be obtained.
도 1g를 참조하면, 상기 결과물의 전체 상부면에 게이트 절연막(140)을 형성한 후 계속해서 게이트 전극(150)을 형성한다. 이후의 공정은 통상적인 핀(FIN)의 제조 방법을 수행하는 것으로 구체적인 제조 방법에 대한 설명은 생략하기로 한다.Referring to FIG. 1G, the gate insulating layer 140 is formed on the entire upper surface of the resultant, and then the gate electrode 150 is continuously formed. The subsequent process is to perform a conventional manufacturing method of the fin (FIN) and a description of the specific manufacturing method will be omitted.
도 2a 내지 도 2g는 본 발명의 제 2실시예에 따른 반도체 소자의 제조 방법을 설명하기 위한 단면도로서, 전술한 본 발명의 제 1실시예에 따른 반도체 소자의 제조 방법과 거의 동일하며, 특히 소자 절연막(210)을 3단계로 나누어 형성하여 활성 영역의 높이 제어와 웨이퍼 수준의 높이 균일도 특성을 대폭 향상시킬 수 있도록 하는데 특징이 있다.2A to 2G are cross-sectional views illustrating a method of manufacturing a semiconductor device in accordance with a second embodiment of the present invention, and are substantially the same as the method of manufacturing a semiconductor device in accordance with the first embodiment of the present invention. The insulating film 210 is formed by dividing it into three stages so that the height control of the active region and the height uniformity characteristics of the wafer level can be greatly improved.
도 2a를 참조하면, 실리콘 기판(200) 상에 소자 절연막(210)을 형성하는데, 상기 소자 절연막(210)을 3단계로 나누어 형성한다. 즉, 상기 실리콘 기판(200) 상에 계면 보호와 스트레스(stress) 완충 역할을 하는 예컨대, 실리콘 산화막(210a)을 약 1nm~100nm 정도로 형성시킨 후, 채널 영역(channel region)이 상기 실리콘 기판(200)과 전기적으로 완전히 고립시키고, 최상부의 채널핀의 높이를 제어하도록 후술하는 희생층인 제 1절연막(210c)과의 식각 선택성이 우수한 소자 분리막(210b)을 형성한 후, 상기 소자 분리막(210b)의 상부에 제 1절연막(210c)을 형성한다. 이때, 제 1절연막(210c)은 Si CMP시 식각 선택성이 뛰어나야 하며, FIN 형성을 위하여 식각할 때 FIN Si에 대한 습식 식각 선택성이 우수하면서 동시에 하부의 제 1절연막(210c)과의 식각 선택성도 뛰어나야 한다.Referring to FIG. 2A, the device insulating film 210 is formed on the silicon substrate 200. The device insulating film 210 is formed in three steps. That is, after forming, for example, about 1 nm to about 100 nm of the silicon oxide film 210a which serves as an interface protection and a stress buffer on the silicon substrate 200, a channel region is formed in the silicon substrate 200. ) And a device isolation film 210b having excellent etching selectivity with the first insulating film 210c, which is a sacrificial layer to be described later, so as to be electrically isolated from each other and to control the height of the uppermost channel pin. A first insulating film 210c is formed on the top of the substrate. At this time, the first insulating film 210c should have excellent etching selectivity during Si CMP, and should be excellent in wet etching selectivity with respect to FIN Si when etching to form FIN, and also excellent in etching selectivity with the lower first insulating film 210c. do.
여기서, 상기 소자 분리막(210b) 재료의 구비 요건은 전술한 본 발명의 제 1실시예에 적용된 소자 절연막(110)과 동일하며, 이외에 산화막을 습식 식각할 때 견딜수 있기 위해서 플루오르화수소(HF)에 식각이 거의 되지 않는 재료가 바람직하다.Here, the requirements for the material of the device isolation film 210b are the same as those of the device insulating film 110 applied in the first embodiment of the present invention. This rarely used material is preferable.
상기 실리콘 산화막(210a)은 실리콘 기판(200)과 소자 분리막(210b) 사이에 존재하면서 소자 분리막(210b)의 응력이 실리콘 기판(200)에 결함을 유발하지 않도록 조절하는 스트레스 버퍼층(stress buffer layer)의 기능을 수행한다.A stress buffer layer is present between the silicon oxide layer 210a and the silicon isolation layer 210b to control the stress of the isolation layer 210b so as not to cause a defect in the silicon substrate 200. Performs the function of.
상기 소자 분리막(210b)의 재료는 예컨대, 실리콘 질화물(Silicon Nitride) 또는 실리콘 질화산화막(Silicon Oxynitride Film) 등으로 형성하는 것이 바람직하다. 본 발명의 제 2실시예에서는 실리콘 질화막으로 구현한 경우이며, 이러한 실리콘 질화막의 두께는 약 10nm 내지 1000nm 정도가 바람직하다.The material of the device isolation layer 210b may be formed of, for example, silicon nitride, silicon oxide film, or the like. In the second embodiment of the present invention, the silicon nitride film is implemented, and the thickness of the silicon nitride film is preferably about 10 nm to 1000 nm.
또한, 상기 실리콘 질화막의 두께는 소자간 분리와 상부 소자 활성 FIN 영역과 하부 핀(FIN) 기둥의 규격을 결정하며, 상부의 제 1절연막(210c)과의 식각 선택성이 우수하고, 핀(FIN) 소자 사이의 전기적/열적 격리 특성이 우수하여야 한다. 이때, 기계적 특성과 열적 특성을 양호한 상태로 유지하면서 전기적으로 실리콘 기판(200)과의 상호작용이 최소화 되도록 하는 것이 바람직하다. 이를 위해서는 상기 실리콘 산화막(210a)과 소자 분리막(210b)의 두께의 합이 실리콘 기판(200)과 활성 영역간을 연결하는 핀(FIN)기둥의 높이와 같기 때문에, 이 두께의 최적화가 중요하다. 또한, 상기 제 1절연막(210c)을 습식 식각할 때 식각되지 않아야 되기 때문에, 상기 제 1절연막(210c)에 대해서 식각 선택비가 매우 큰 특성을 갖도록 함이 바람직하다.In addition, the thickness of the silicon nitride layer determines the separation between the elements and the size of the upper element active FIN region and the lower fin (FIN) pillar, and excellent etching selectivity with the upper first insulating layer 210c, fin (FIN) Good electrical and thermal isolation between devices. At this time, it is desirable to minimize the interaction with the silicon substrate 200 while maintaining the mechanical and thermal properties in a good state. For this purpose, since the sum of the thicknesses of the silicon oxide film 210a and the device isolation film 210b is equal to the height of the fin FIN connecting the silicon substrate 200 and the active region, optimization of the thickness is important. In addition, since the first insulating layer 210c should not be etched when wet etching, the etching selectivity of the first insulating layer 210c may be very large.
한편, 상기 실리콘 질화막은 실리콘 질화막 및 알루미나막을 각각 상/하부로 분리하여 형성할 수도 있으며, 이들 각각의 두께는 약 10nm∼1000nm 및 약 1~100nm 정도가 바람직하다. 이때, 상부의 실리콘 질화막은 산화막 습식 식각시 배리어 역할을 해주며, 하부의 알루미나막은 열전도 특성을 개선해줄 수 있다.Meanwhile, the silicon nitride film may be formed by separating the silicon nitride film and the alumina film into upper and lower portions, respectively, and the thickness of each of them is preferably about 10 nm to 1000 nm and about 1 to 100 nm. In this case, the upper silicon nitride layer serves as a barrier during the wet etching of the oxide layer, and the lower alumina layer may improve thermal conductivity.
상기 제 1절연막(210c)은 예컨대, 화학 기상 증착법(Chemical Vapor Deposition, 이하 'CVD'라 칭함)을 이용하여 약 1~500nm 정도 두께의 실리콘 산화막으로 형성함이 바람직하다. 이러한 실리콘 산화막의 두께는 핀(FIN) 구조의 수직 실리콘 채널 즉, 핀(FIN) 채널의 높이를 결정하기 때문에, 구조적 및 전기적 특성을 고려하여 정한다. 이때, 상기 실리콘 산화막은 열적, 화학적 및 기계적 특성이 우수하여 에피택셜 실리콘막(230, 도 2d참조)이 양호하게 성장할 수 있도록 안정적인 틀을 제공하는 기능을 한다.For example, the first insulating layer 210c may be formed of a silicon oxide film having a thickness of about 1 to 500 nm using, for example, chemical vapor deposition (hereinafter, referred to as CVD). Since the thickness of the silicon oxide film determines the height of the vertical silicon channel, that is, the fin channel of the fin structure, the thickness is determined in consideration of structural and electrical characteristics. At this time, the silicon oxide film is excellent in thermal, chemical and mechanical properties to provide a stable framework for the epitaxial silicon film 230 (see FIG. 2D) to grow well.
또한, 상기 실리콘 산화막은 CMP 방법을 이용하여 과잉성장된 에피택셜 실리콘막(230, 도 2d참조)을 식각할 경우, 실리콘에 대하여 높은 식각내성을 가져야 하며, 핀(FIN) 채널 형성을 위하여 쉬트-오프(sheet-off)할 때 식각시 다른 재료들 특히, 에피택셜 실리콘막(230)과 하부의 소자 분리막(210b) 즉, 실리콘 질화막에 대해 높은 식각 선택비를 갖도록 함이 바람직하다.In addition, when etching the overgrown epitaxial silicon film 230 (refer to FIG. 2D) using the CMP method, the silicon oxide film should have high etching resistance with respect to silicon, and a sheet may be formed to form a fin channel. When etching off, it is desirable to have a high etching selectivity with respect to other materials, particularly the epitaxial silicon layer 230 and the lower device isolation layer 210b, that is, the silicon nitride layer.
한편, 본 발명의 제 2실시예에서는 상기 소자 분리막(210b)의 상부에 상기 제 1절연막(210c)을 형성하였지만, 이에 국한하지 않으며, 상기 소자 분리막(210b)과 상기 제 1절연막(210c)을 서로 바꿔 형성할 수 있다. 즉, 상기 소자 분리막(210b)이 상기 실리콘 산화막(210a)과 동일하기 때문에 한번에 형성할 수 있으며, 상기 제 1절연막(210c)이 실리콘 질화막인 경우도 가능하다.Meanwhile, in the second exemplary embodiment of the present invention, the first insulating layer 210c is formed on the device isolation layer 210b, but the present invention is not limited thereto. The device isolation layer 210b and the first insulating layer 210c may be formed. Can be formed interchangeably. That is, since the device isolation film 210b is the same as the silicon oxide film 210a, the device isolation film 210b may be formed at once, and the first insulating film 210c may be a silicon nitride film.
도 2b를 참조하면, 활성 영역이 형성될 부분의 소자 절연막(210)을 제거하기 위하여 상기 소자 절연막(210) 상에 감광막 패턴(220)을 형성한다.Referring to FIG. 2B, a photoresist pattern 220 is formed on the device insulation layer 210 to remove the device insulation layer 210 of the portion where the active region is to be formed.
도 2c를 참조하면, 상기 감광막 패턴(220)을 식각 마스크로 사용한 건식식각 공정으로 소자 절연막(210)을 식각한 후 상기 감광막 패턴(220)을 제거하고 세정을 수행한다. 또한, 상기 소자 절연막(210)의 식각시 식각 성분을 실시간으로 분석하고 다중식각조건을 활용할 경우, 과잉식각정도와 식각결함의 발생을 최소화할 수 있다. 이때, 식각 결함과 오염물을 제거하기 위해 습식세정, 열처리, 수소처리, 산화식각 공정 등을 순차적으로 수행함이 바람직하다.Referring to FIG. 2C, after the device insulating layer 210 is etched by a dry etching process using the photoresist pattern 220 as an etching mask, the photoresist pattern 220 is removed and cleaned. In addition, when the etching component of the device insulating layer 210 is etched in real time and uses multiple etching conditions, it is possible to minimize the occurrence of excess etching and etching defects. In this case, in order to remove the etching defects and contaminants, it is preferable to sequentially perform wet cleaning, heat treatment, hydrotreating, and oxidation etching.
도 2d를 참조하면, 실리콘 기판(200) 상에 형성된 자연 산화막(미도시)을 제거한 후 채널용 에피막 즉, 에피택셜 실리콘막(230)을 성장시킨다. 이때, 적정 수준을 유지하는 과잉 성장이 일어나도록 함이 바람직하다. 또한, 상기 에피택셜 실리콘막(230) 성장시 불순물의 타입(type)과 농도구배를 줌으로써, 채널 영역의 효과적인 구속과 실리콘 기판(200)과 활성 핀(FIN) 영역간의 전기적 절연효과를 증대시킬 수 있다.Referring to FIG. 2D, after removing the native oxide film (not shown) formed on the silicon substrate 200, the epitaxial silicon film 230, which is a channel epitaxial film, is grown. At this time, it is desirable to cause excessive growth to occur at an appropriate level. In addition, by providing an impurity type and concentration gradient in the growth of the epitaxial silicon film 230, the effective confinement of the channel region and the electrical insulation effect between the silicon substrate 200 and the active fin region may be increased. have.
도 2e를 참조하면, 상기 에피택셜 실리콘막(230)을 성장시킨 후에 예컨대, CMP 방법을 사용하여 돌출된 에피택셜 실리콘막(230)을 제거한다. 이때, 상기 소자 절연막(210)은 CMP 방법으로 인한 디싱(Dishing)등의 과잉 식각이 일어나지 않고, 평탄화가 양호하게 이루어질 수 있도록 식각정지층과 가드링(guard ring) 역할을 수행한다.Referring to FIG. 2E, after the epitaxial silicon film 230 is grown, the protruding epitaxial silicon film 230 is removed using, for example, a CMP method. In this case, the device insulating layer 210 serves as an etch stop layer and a guard ring so that planarization can be satisfactorily achieved without excessive etching such as dishing caused by the CMP method.
도 2f를 참조하면, 상기 소자 절연막(210)을 일정 정도 즉, 상기 제 1절연막(210c)의 상부까지 식각하여 핀(FIN)이 일정한 높이로 형성되도록 한다. 이후에 예컨대, 수소 열처리, 희생 산화막 성장 및 식각공정을 이용하여 추가적인 활성 판(FIN)의 박막화(thinning)와 에피택셜 실리콘막(230)의 핀(FIN) 활성층의 표면 조도 개선과 결함 제거 등의 효과를 기대할 수 있다.Referring to FIG. 2F, the device insulating layer 210 is etched to a certain degree, that is, to the upper portion of the first insulating layer 210c so that the fin FIN is formed at a constant height. Subsequently, for example, thinning of the additional active plate (FIN) and improving the surface roughness of the fin (FIN) active layer of the epitaxial silicon film 230 and removing defects may be performed using, for example, hydrogen heat treatment, sacrificial oxide growth, and etching processes. You can expect the effect.
도 2g를 참조하면, 상기 결과물의 전체 상부면에 게이트 절연막(240)을 형성한 후 계속해서 게이트 전극(250)을 형성한다. 이후의 공정은 통상적인 핀(FIN)의 제조 방법을 수행하는 것으로 구체적인 제조 방법에 대한 설명은 생략하기로 한다.Referring to FIG. 2G, the gate insulating layer 240 is formed on the entire upper surface of the resultant, and then the gate electrode 250 is continuously formed. The subsequent process is to perform a conventional manufacturing method of the fin (FIN) and a description of the specific manufacturing method will be omitted.
상기와 같이 본 발명의 제 2실시예에 적용된 소자 절연막(210)을 3단계 즉, 실리콘 산화막(210a), 실리콘 질화막 또는 실리콘 질화산화막(210b) 및 실리콘 산화막(210c)의 다층막으로 형성함으로써, 활성층 즉, 핀(FIN) 높이의 제어특성을 향상시킬 뿐만 아니라 균일도를 개선할 수 있으며, 공정수행을 용이하게 할 수 있다.By forming the device insulating film 210 applied in the second embodiment of the present invention as described above in three steps, that is, a multilayer film of the silicon oxide film 210a, the silicon nitride film, or the silicon nitride oxide film 210b and the silicon oxide film 210c, the active layer That is, not only the control characteristics of the fin height may be improved, but also the uniformity may be improved, and the process may be easily performed.
또한, 실리콘 산화막(210c)의 식각시 하부의 실리콘 질화막 또는 실리콘 질화산화막(210b)과의 식각 선택비를 크게 함으로써, 핀(FIN)의 높이를 정확히 제어할 수 있다.In addition, when the silicon oxide film 210c is etched, the height of the fin FIN may be accurately controlled by increasing the etching selectivity with the lower silicon nitride film or the silicon nitride oxide film 210b.
도 3a 내지 도 3g는 본 발명의 제 3실시예에 따른 반도체 소자의 제조 방법을 설명하기 위한 단면도로서, 전술한 본 발명의 제 2실시예에 따른 반도체 소자의 제조 방법과 거의 동일하며, 특히 소자 절연막(310)을 4단계로 나누어 형성한 부분에 특징이 있다.3A to 3G are cross-sectional views illustrating a method of manufacturing a semiconductor device in accordance with a third embodiment of the present invention, and are substantially the same as the method of manufacturing a semiconductor device in accordance with the second embodiment of the present invention. The insulating film 310 is divided into four stages.
도 3a를 참조하면, 실리콘 기판(300) 상에 소자 절연막(310)을 형성하는데, 상기 소자 절연막(310)은 4단계로 나누어 형성한다. 즉, 상기 실리콘 기판(300) 상에 순차적으로 실리콘 산화막(310a), 소자 분리막(310b), 제 2절연막(310c) 및 실리콘 질화막(310d)을 형성한다. 여기서, 상기 실리콘 질화막(310d)은 CMP공정과 CMP공정 후 세정과정에서 발생할 수 있는 실리콘의 손실을 억제하거나 정확히 제어하는 역할을 수행한다. 또한, 상기 실리콘 질화막(310d)은 CMP공정 수행시 실리콘에 대한 식각 선택성이 우수해야 하며, 하부의 희생층인 제 2절연막(310c) 즉, 실리콘 산화막에 대한 식각 선택성이 우수함과 아울러 열적, 기계적 및 화학적 안정성이 우수해야 한다.Referring to FIG. 3A, the device insulating layer 310 is formed on the silicon substrate 300, and the device insulating layer 310 is formed in four steps. That is, the silicon oxide film 310a, the device isolation film 310b, the second insulating film 310c, and the silicon nitride film 310d are sequentially formed on the silicon substrate 300. Here, the silicon nitride film 310d serves to suppress or accurately control the loss of silicon that may occur in the CMP process and the cleaning process after the CMP process. In addition, the silicon nitride film 310d should have excellent etching selectivity for silicon when performing the CMP process, and have excellent thermal selectivity and excellent thermal selectivity for the second insulating film 310c, that is, the silicon oxide film. Good chemical stability
한편, 실리콘 산화막(310a), 소자 분리막(310b) 및 제 2절연막(310c)은 본 발명의 제 2실시예에서의 실리콘 산화막(210a), 소자 분리막(210b) 및 제 1절연막(210c)과 동일하기 때문에, 이에 대한 상세한 설명은 본 발명의 제 2실시예를 참조하기로 한다.The silicon oxide film 310a, the device isolation film 310b, and the second insulation film 310c are the same as the silicon oxide film 210a, the device isolation film 210b, and the first insulation film 210c in the second embodiment of the present invention. Therefore, the detailed description thereof will be referred to the second embodiment of the present invention.
도 3b를 참조하면, 활성 영역이 형성될 부분의 소자 절연막(310)을 제거하기 위하여 상기 소자 절연막(310) 상에 감광막 패턴(320)을 형성한다.Referring to FIG. 3B, a photosensitive film pattern 320 is formed on the device insulating layer 310 to remove the device insulating layer 310 of the portion where the active region is to be formed.
도 3c를 참조하면, 상기 감광막 패턴(320)을 식각 마스크로 사용한 건식식각 공정으로 소자 절연막(310)을 식각한 후 상기 감광막 패턴(320)을 제거하고 세정을 수행한다. 이때, 오염물과 식각 결함을 제거하기 위해 세정, 열처리, 수소처리, 산화식각 등을 수행함이 바람직하다.Referring to FIG. 3C, after the device insulating layer 310 is etched by the dry etching process using the photoresist pattern 320 as an etching mask, the photoresist pattern 320 is removed and cleaned. At this time, in order to remove contaminants and etching defects, it is preferable to perform cleaning, heat treatment, hydrotreating, oxidative etching, and the like.
도 3d를 참조하면, 실리콘 기판(300) 상에 형성된 자연 산화막(미도시)을 제거한 후 채널용 에피막 즉, 에피택셜 실리콘막(330)을 성장시킨다. 이때, 적정 수준을 유지하는 과잉 성장이 일어나도록 함이 바람직하다. 또한, 상기 에피택셜 실리콘막(330) 성장시 불순물의 타입(type)과 농도 구배를 줌으로써, 채널 영역의 효과적인 구속과 실리콘 기판(300)과의 전기적 절연효과를 증대시킬 수 있다.Referring to FIG. 3D, after removing the natural oxide film (not shown) formed on the silicon substrate 300, the epitaxial silicon film 330 is grown. At this time, it is desirable to cause excessive growth to occur at an appropriate level. In addition, when the epitaxial silicon film 330 grows, the type and concentration gradient of the impurity may be increased, thereby effectively restricting the channel region and increasing the electrical insulation effect of the silicon substrate 300.
도 3e를 참조하면, 상기 에피택셜 실리콘막(330)을 성장시킨 후에 예컨대, CMP 방법을 사용하여 돌출된 에피택셜 실리콘막(330)을 제거한다. 이때, 상기 소자 절연막(310)은 CMP 방법으로 인한 디싱(Dishing)등의 과잉 식각이 일어나지 않고, 평탄화가 양호하게 이루어질 수 있도록 하는 식각정지층과 가드링(guard ring) 역할을 수행한다.Referring to FIG. 3E, after the epitaxial silicon film 330 is grown, the protruding epitaxial silicon film 330 is removed using, for example, a CMP method. In this case, the device insulating layer 310 serves as an etch stop layer and a guard ring to ensure flatness without excessive etching such as dishing due to the CMP method.
도 3f를 참조하면, 상기 소자 절연막(310)을 일정 정도 즉, 실리콘 질화막(310d)에서 제 2절연막(310c)까지 식각하여 핀(FIN)이 일정한 높이로 형성되도록 한다. 이후에 예컨대, 수소 열처리, 희생 산화막 성장 및 식각공정을 이용하여 추가적인 활성 핀(FIN) 박막화(thinning)를 수행함으로써, 상기 에피택셜 실리콘막(330)의 표면 조도를 개선함과 아울러 결함 제거와 평탄도를 개선할 수 있다.Referring to FIG. 3F, the device insulating layer 310 is etched to a certain degree, ie, from the silicon nitride layer 310d to the second insulating layer 310c so that the fin FIN is formed to have a constant height. Subsequently, additional active fin (FIN) thinning may be performed using, for example, hydrogen heat treatment, sacrificial oxide growth, and etching processes, thereby improving surface roughness of the epitaxial silicon layer 330 and removing defects and flattening. Can improve the degree.
도 3g를 참조하면, 상기 결과물의 전체 상부면에 게이트 절연막(340)을 형성한 후 계속해서 게이트 전극(350)을 형성한다. 이후의 공정은 통상적인 핀(FIN)의 제조 방법을 수행하는 것으로 구체적인 제조 방법에 대한 설명은 생략하기로 한다.Referring to FIG. 3G, the gate insulating layer 340 is formed on the entire upper surface of the resultant, and then the gate electrode 350 is continuously formed. The subsequent process is to perform a conventional manufacturing method of the fin (FIN) and a description of the specific manufacturing method will be omitted.
상기와 같이 본 발명의 제 3실시예에 적용된 소자 절연막(310)을 4단계 즉, 실리콘 산화막(310a), 실리콘 질화막 또는 실리콘 질화산화막(310b), 실리콘 산화막(310c) 및 실리콘 질화막(310d)의 다층막으로 형성함으로써, 첫째, 과잉성장된 에피택셜 실리콘막(330)을 CMP로 제거할 때 식각 종말점을 확인하기가 용이하며, 둘째, 상기 소자 절연막(310) 습식 식각시 식각 깊이 즉, 핀(FIN)의 높이를 정확이 제어할 수 있을 뿐만 아니라 균일도가 크게 향상되는 효과가 있다.As described above, the device insulating film 310 applied to the third embodiment of the present invention is subjected to four steps, that is, the silicon oxide film 310a, the silicon nitride film or the silicon nitride oxide film 310b, the silicon oxide film 310c, and the silicon nitride film 310d. By forming a multi-layered film, first, when the overgrown epitaxial silicon film 330 is removed by CMP, it is easy to identify an etch endpoint, and second, an etching depth, that is, a fin (FIN), during wet etching of the device insulating layer 310. Not only can accurately control the height, but also the uniformity is greatly improved.
셋째, 상기 소자 절연막(310)을 식각할 때 층마다 식각 선택비가 큰 조건을 사용함으로써, 실리콘 기판(300)에 대한 식각 결함을 억제하고, 과잉 식각 정도를 완화시킬 수도 있다. 또한, 경우에 따라서는 식각 선택비가 거의 같은 조건으로 식각을 수행하여 층간 식각 형상의 차이가 나지 않도록 조절하는 것이 유리한데 이러한 경우에도 각 층의 식각 종말점을 확인할 수 있기 때문에, 과잉 식각을 최소화할 수 있다. 이외에도 추가적으로 산화식각을 이용하여 핀(FIN)의 길이를 제어하고자 할 경우에 실리콘 질화막(310d)의 하부에 형성된 실리콘 질화막 또는 실리콘 질화산화막(310b)으로 인해 높이 변화가 적으며, 정확히 제어할 수 있는 등의 효과가 있다.Third, when the device insulating layer 310 is etched, the etching selectivity to the silicon substrate 300 may be suppressed and the excessive etching degree may be alleviated by using a condition in which the etching selectivity is high for each layer. In addition, in some cases, it is advantageous to adjust the etching selectivity so that there is no difference in the etch shape between layers by performing etching under almost the same conditions. In this case, since the end point of etching of each layer can be confirmed, the excessive etching can be minimized. have. In addition, when the length of the fin FIN is to be controlled using oxidative etching, the height change is small due to the silicon nitride film or the silicon nitride oxide film 310b formed under the silicon nitride film 310d and can be accurately controlled. There is an effect such as.
도 4a 내지 도 4g는 본 발명의 제 4실시예에 따른 반도체 소자의 제조 방법을 설명하기 위한 단면도로서, 전술한 본 발명의 제 3실시예에 따른 반도체 소자의 제조 방법 중에서 소자 절연막(430)에서 게이트 전극(470)까지의 제조 방법은 동일하며, 특히 실리콘 기판(400)과 소자 절연막(430)의 사이에 SiGe 버퍼층(410) 및 SiGe/Ge층(420)을 게재한 부분에 특징이 있다.4A to 4G are cross-sectional views illustrating a method of manufacturing a semiconductor device in accordance with a fourth embodiment of the present invention. In the device insulating film 430 of the method of manufacturing the semiconductor device according to the third embodiment of the present invention described above, FIGS. The manufacturing method up to the gate electrode 470 is the same, and in particular, the SiGe buffer layer 410 and the SiGe / Ge layer 420 are disposed between the silicon substrate 400 and the device insulating film 430.
도 4a를 참조하면, 소자의 성능을 개선하고 저전력화 특성을 강화하기 위해서 채널 재료를 SiGe/Ge를 사용하는 경우로서, 실리콘 기판(400) 상에 SiGe 버퍼층(410)을 형성한 후 SiXGe(1-X)(X=0.100)/Ge층(420)을 형성한다. 여기서, 상기 SiXGe(1-X)(X=0.100)/Ge층(420)을 형성한 후 필요에 따라 실리콘 캡핑층(capping layer)을 형성할 수 있다. 이때, 저온의 실리콘 산화막을 성장시킨 후에 추가적으로 CVD 방법을 이용하여 실리콘 산화막을 형성할 수도 있다.Referring to FIG. 4A, the SiGe buffer layer 410 is formed on the silicon substrate 400, and SiXGe (1) is used in the case of using SiGe / Ge as the channel material in order to improve the performance of the device and enhance the power saving characteristics. -X) (X = 0.100) / Ge layer 420 is formed. Here, after forming the SiXGe (1-X) (X = 0.100) / Ge layer 420, a silicon capping layer may be formed as necessary. In this case, after the low temperature silicon oxide film is grown, a silicon oxide film may be further formed by using a CVD method.
이후, 상기 SiXGe(1-X)(X=0.100)/Ge층(420) 상에 소자 절연막(430)을 형성하는데, 상기 소자 절연막(410)은 본 발명의 제 3실시예와 마찬가지로 4단계로 나누어 형성한다. 이에 상세한 설명은 본 발명의 제 3실시예를 참조하기로 한다.Thereafter, the device insulating film 430 is formed on the SiXGe (1-X) (X = 0.100) / Ge layer 420. The device insulating film 410 is formed in four steps as in the third embodiment of the present invention. Form divided. Detailed description thereof will be referred to the third embodiment of the present invention.
도 4b를 참조하면, 활성 영역이 형성될 부분의 소자 절연막(430)을 제거하기 위하여 상기 소자 절연막(430) 상에 감광막 패턴(440)을 형성한다.Referring to FIG. 4B, a photosensitive film pattern 440 is formed on the device insulating layer 430 to remove the device insulating layer 430 of the portion where the active region is to be formed.
도 4c를 참조하면, 상기 감광막 패턴(440)을 식각 마스크로 사용한 건식식각 공정으로 소자 절연막(430)을 식각한 후 상기 감광막 패턴(440)을 제거하고 세정을 수행한다. 이때, 세정과 식각 결함을 제거하기 위해 열처리, 수소처리, 산화식각 등을 수행함이 바람직하다.Referring to FIG. 4C, the device insulating layer 430 is etched by a dry etching process using the photoresist pattern 440 as an etching mask, and then the photoresist pattern 440 is removed and cleaned. At this time, in order to remove the cleaning and etching defects, it is preferable to perform heat treatment, hydrotreating, oxidation etching and the like.
도 4d를 참조하면, 상기 SiXGe(1-X)(X=0.100)/Ge층(420) 상에 형성된 자연 산화막(미도시)을 제거한 후 채널용 에피막(450)을 성장시킨다. 이때, 상기 채널용 에피막(450)은 하부의 SiXGe(1-X)(X=0.100)/Ge층(420)과 동일한 재료로 성장시킴이 바람직하다. 이와 같이 SiXGe(1-X)(X=0.100)의 채널용 에피막(450)을 사용함으로써, 밴드갭이 적어 문턱 전압을 낮출 수 있고, 저전력과 게이트 절연막(460, 도 4g참조)을 통한 누설전류가 낮음과 동시에 채널에서의 캐리어(carrier)의 이동속도가 빨라 고속동작에 유리하며, 실리콘 기판(400)으로의 누설전류가 감소하는 효과가 있다. 또한, 적정 수준을 유지하는 과잉 성장이 일어나도록 함이 바람직하며, 상기 채널용 에피막(450) 성장시 불순물의 타입(type)과 농도 구배를 줌으로써, 채널 영역의 효과적인 구속과 실리콘 기판(400)의 전기적 절연효과를 증대시킬 수 있다.Referring to FIG. 4D, the epitaxial layer 450 is grown after removing the native oxide film (not shown) formed on the SiXGe (1-X) (X = 0.100) / Ge layer 420. In this case, the channel epitaxial layer 450 may be grown with the same material as that of the lower SiXGe (1-X) (X = 0.100) / Ge layer 420. By using the epitaxial film 450 for SiXGe (1-X) (X = 0.100) in this manner, the bandgap is small, so that the threshold voltage can be lowered, and the low power and leakage through the gate insulating film 460 (see FIG. 4G) are reduced. The low current and the fast moving speed of the carrier in the channel is advantageous for high speed operation, and the leakage current to the silicon substrate 400 is reduced. In addition, it is preferable to allow excessive growth to occur at an appropriate level, and by confining the type and concentration gradient of impurities during growth of the channel epitaxial layer 450, effective confinement of the channel region and the silicon substrate 400 may occur. The electrical insulation effect of the can be increased.
도 4e를 참조하면, 상기 채널용 에피막(450)을 성장시킨 후에 예컨대, CMP 방법을 사용하여 돌출된 채널용 에피막(450)을 제거한다. 이때, 상기 소자 절연막(430)은 CMP 방법으로 인한 디싱(Dishing)등의 과잉 식각이 일어나지 않고, 평탄화가 양호하게 이루어질 수 있도록 식각정지층과 가드링(guard ring) 역할을 수행한다.Referring to FIG. 4E, after the channel epitaxial layer 450 is grown, the protruding channel epitaxial layer 450 is removed using, for example, a CMP method. In this case, the device insulating layer 430 serves as an etch stop layer and a guard ring so that the planarization can be satisfactorily achieved without excessive etching such as dishing caused by the CMP method.
도 4f를 참조하면, 상기 소자 절연막(430)을 일정 정도 즉, 실리콘 질화막(430d)에서 제 2절연막(430c)까지 식각하여 핀(FIN)이 일정한 높이로 형성되도록 한다. 이후에 예컨대, 수소 열처리, 희생 산화막 성장 및 식각공정을 이용하여 추가적인 핀(FIN)의 박막화(thinning)를 수행함으로써, 상기 채널용 에피막(450)의 표면 조도 개선과 아울러 결함 제거의 효과를 얻을 수 있다.Referring to FIG. 4F, the device insulating film 430 is etched to a certain degree, ie, from the silicon nitride film 430d to the second insulating film 430c so that the fin FIN is formed at a predetermined height. Subsequently, additional thinning of the fin (FIN) may be performed using, for example, hydrogen heat treatment, sacrificial oxide growth, and an etching process, thereby improving surface roughness of the channel epitaxial layer 450 and removing defects. Can be.
도 4g를 참조하면, 상기 결과물의 전체 상부면에 게이트 절연막(460)을 형성한 후 게이트 전극(470)을 형성한다. 이후의 공정은 통상적인 핀(FIN)의 제조 방법을 수행하는 것으로 구체적인 제조 방법에 대한 설명은 생략하기로 한다.Referring to FIG. 4G, the gate insulating layer 460 is formed on the entire upper surface of the resultant, and then the gate electrode 470 is formed. The subsequent process is to perform a conventional manufacturing method of the fin (FIN) and a description of the specific manufacturing method will be omitted.
상기와 같이 본 발명의 제 4실시예에 따르면, 실리콘 기판(400)과 소자 절연막(430)의 사이에 SiGe 버퍼층(410) 및 SiXGe(1-X)(X=0.100)/Ge층(420)을 게재함으로써, 밴드갭이 실리콘 보다 적어 채널에서 발생하는 누설전류가 실리콘 기판(400)으로 빠져나가기 어려울 뿐만 아니라 실리콘 기판(400)의 우수한 열전도도 때문에 채널에서 발생한 열이 실리콘 기판(400)을 통해서 원활히 빠져나갈 수 있는 효과가 있다. 즉, 소자 동작 속도를 개선함과 아울러 소비전력을 저하시킬 수 있다.As described above, according to the fourth exemplary embodiment, the SiGe buffer layer 410 and the SiXGe (1-X) (X = 0.100) / Ge layer 420 are interposed between the silicon substrate 400 and the device insulating layer 430. Since the band gap is smaller than that of silicon, the leakage current generated in the channel is difficult to escape to the silicon substrate 400, and heat generated in the channel is transferred through the silicon substrate 400 due to the excellent thermal conductivity of the silicon substrate 400. It is effective to escape smoothly. That is, it is possible to improve the operation speed of the device and to lower the power consumption.
도 5는 본 발명의 제 5실시예에 따른 반도체 소자의 제조 방법을 설명하기 위한 단면도로서, 전술한 본 발명의 제 2실시예에 따른 반도체 소자의 제조 방법과 거의 동일하며, 특히 활성 역역에서 채널용 에피막의 성장 부분에 특징이 있다.FIG. 5 is a cross-sectional view illustrating a method of manufacturing a semiconductor device in accordance with a fifth embodiment of the present invention, and is substantially the same as the method of manufacturing a semiconductor device in accordance with the second embodiment of the present invention. It is characterized by the growth of the epitaxial film.
즉, 상기 채널용 에피막은 활성 역역 상에 순차적으로 실리콘막(520a), SiGe 버퍼층(520b) 및 SiGe층(520c)을 성장시켜 형성한다. 이에 따라, 실리콘 기판(500)으로의 누설 전류를 방지할 수 있고, 열전도가 증가할 수 있으며, 실리콘 기판(500) 상에 소자 절연막(510)의 제조시 저온 공정의 제한이 없어질 뿐만 아니라 식각 및 결함 제거 공정 등이 상대적으로 용이한 효과가 있다.That is, the channel epitaxial film is formed by sequentially growing the silicon film 520a, the SiGe buffer layer 520b, and the SiGe layer 520c on the active region. Accordingly, leakage current to the silicon substrate 500 may be prevented, thermal conductivity may be increased, and the limitation of low temperature process may be eliminated and the etching may be performed when the device insulating layer 510 is manufactured on the silicon substrate 500. And a defect removal process is relatively easy.
한편, 미설명 부호 510a 내지 510c는 각각 실리콘 산화막, 소자 분리막 및 제 3절연막을 나타낸 것으로서, 본 발명의 제 2실시예에서의 실리콘 산화막(210a), 소자 분리막(210b) 및 제 1절연막(210c)과 동일하기 때문에, 이에 상세한 설명은 본 발명의 제 2실시예를 참조하기로 한다.Reference numerals 510a to 510c denote silicon oxide films, device isolation films, and third insulating films, respectively, and the silicon oxide film 210a, the device isolation film 210b, and the first insulating film 210c according to the second embodiment of the present invention. Since the description is the same, the detailed description thereof refers to the second embodiment of the present invention.
도 6은 본 발명의 제 6실시예에 따른 반도체 소자의 제조 방법을 설명하기 위한 단면도로서, 전술한 본 발명의 제 2, 3실시예에 따른 반도체 소자의 제조 방법과 거의 동일하며, 특히 리소 공정의 한계를 극복할 수 있도록 채널의 두께를 감소시키는데 특징이 있다.6 is a cross-sectional view for describing a method of manufacturing a semiconductor device in accordance with a sixth embodiment of the present invention, and is substantially the same as the method of manufacturing a semiconductor device in accordance with the second and third embodiments of the present invention, in particular, a litho process. It is characterized by reducing the thickness of the channel to overcome the limitations.
즉, 하부의 소자 절연막이 실리콘 질화막(610b)이기 때문에 상부의 채널(620b)을 산화와 습식식각을 통하여 추가로 채널의 두께를 감소시킬 수 있다. 또한, 핀(FIN) 또는 트리-게이트 활성(tri-gate active)영역 형성 후에 추가적으로 결함 제거, 채널폭 축소와 평탄도 향상을 위한 수소처리나 산화식각 공정을 실시할 경우, 하부의 소자 절연막이 실리콘 질화막으로 구비되기 때문에 높이 변화가 적은 효과가 있다. 이러한 공정은 실리콘 산화막인 경우에도 사용할 수 있지만, 하부의 채널(620a)이 증가하는 문제점이 있다.That is, since the lower device insulating layer is the silicon nitride film 610b, the thickness of the channel may be further reduced through oxidation and wet etching of the upper channel 620b. In addition, when a hydrogen treatment or an etch process is performed to further remove defects, reduce channel widths, and improve flatness after formation of a fin or tri-gate active region, the lower device insulating layer is formed of silicon. Since the nitride film is provided, there is little effect of height change. This process may be used even in the case of a silicon oxide film, but there is a problem in that the lower channel 620a is increased.
미설명 부호 600 및 610a는 각각 실리콘 기판 및 실리콘 산화막을 나타낸 것으로서, 본 발명의 제 2, 3실시예에서의 실리콘 기판(200)(300) 및 실리콘 산화막(210a)(310a)과 동일하기 때문에, 이에 상세한 설명은 본 발명의 제 2, 3실시예를 참조하기로 한다.Reference numerals 600 and 610a denote silicon substrates and silicon oxide films, respectively, and are the same as silicon substrates 200 and 300 and silicon oxide films 210a and 310a in the second and third embodiments of the present invention. Detailed description thereof will be made with reference to the second and third embodiments of the present invention.
도 7a 내지 도 7g는 본 발명의 제 2실시예를 적용한 NMOS 채널 및 PMOS 채널을 갖는 반도체 소자의 제조 방법을 설명하기 위한 단면도이다.7A to 7G are cross-sectional views illustrating a method of manufacturing a semiconductor device having an NMOS channel and a PMOS channel to which the second embodiment of the present invention is applied.
도 7a 내지 도 7g를 참조하면, 본 발명의 제 2실시예에 따른 반도체 소자의 제조 방법을 이용하여 실리콘 기판(700) 상에 NMOS 영역을 형성한 다음에 P-type doped 실리콘을 성장시켜 N채널(720) 즉, P-Doped 에피(Epi)막을 형성한다. 이후에 표면을 산화시키고, 계속해서 PMOS 영역을 패터닝 한 다음 N-type doped 실리콘을 성장시킨다.7A to 7G, an N-channel is formed by forming an NMOS region on a silicon substrate 700 using a method of manufacturing a semiconductor device according to a second embodiment of the present invention, and then growing P-type doped silicon. In other words, a P-doped epi film is formed. The surface is then oxidized, the PMOS region is subsequently patterned and the N-type doped silicon is grown.
이후에 예컨대, CMP방법을 실시하여 P채널(740) 즉, N-Doped 에피(Epi)막을 형성하고, PMOS 영역에서 실리콘 산화막(710a), 실리콘 질화막 또는 실리콘 질화산화막(710b) 및 실리콘 산화막(710c)이 순차적으로 적층된 소자 절연막(700)의 실리콘 산화막(710c)을 제거한 후에 결함 제거와 평탄화(flatness)를 개선하고, 게이트 절연막(750)을 형성한 후 P-type doped 폴리 실리콘막(760)을 증착하고 계속해서 실리콘 질화막(770)을 형성한다. 다음으로, NMOS 영역에서 실리콘 질화막(710c) 및 게이트 전극(730)을 제거한 후, NMOS 영역에도 게이트 절연막(780)을 형성하고, N-type doped 폴리 실리콘막(790) 및 실리콘 질화막(795)을 형성한 다음에 PMOS 영역에 형성된 N-게이트부(미도시)를 제거한다.Subsequently, for example, a CMP method is performed to form a P-channel 740, that is, an N-doped epi film, and a silicon oxide film 710a, a silicon nitride film, or a silicon nitride oxide film 710b and a silicon oxide film 710c in the PMOS region. P-type doped polysilicon film 760 after removing the silicon oxide film 710c of the device insulating film 700, which is sequentially stacked), to remove defects and to improve flatness, and to form the gate insulating film 750. Is deposited and the silicon nitride film 770 is subsequently formed. Next, after removing the silicon nitride film 710c and the gate electrode 730 in the NMOS region, a gate insulating film 780 is formed in the NMOS region, and the N-type doped polysilicon film 790 and the silicon nitride film 795 are removed. After the formation, the N-gate portion (not shown) formed in the PMOS region is removed.
상기와 같이 CVD 방법을 이용하여 N, P-doped 에피막과 N, P-doped 폴리 게이트를 형성하는 하나의 예에 불과한 것이며, 제조 방법이나 순서 및 재료가 일부 차이가 있더라도 실리콘 에피막 성장을 이용하여 N, P채널을 형성하는 3차원 구조는 본 발명의 사상에 따른다고 할 수 있다.As described above, it is just one example of forming an N, P-doped epitaxial layer and an N, P-doped poly gate using CVD method, and using silicon epitaxial growth even if there is some difference in manufacturing method, order and material. Therefore, the three-dimensional structure for forming the N, P channel can be said to be in accordance with the spirit of the present invention.
이상에서 설명한 바와 같은 본 발명의 반도체 소자의 제조 방법에 따르면, 벌크 실리콘 기판을 사용하는 FIN-FET 소자의 제작에 있어서 경제성과 양산성을 확보하기 위하여 제작공정을 단순화하고, 안정된 소자 특성의 확보를 위하여 FIN 채널의 높이의 정확한 설계 및 제어를 가능하게 함과 아울러 웨이퍼 수준의 우수한 높이 균일도 특성을 획득할 수 있는 이점이 있다.According to the method for manufacturing a semiconductor device of the present invention as described above, in the fabrication of a FIN-FET device using a bulk silicon substrate, in order to ensure economic efficiency and mass productivity, the manufacturing process is simplified and stable device characteristics are secured. In order to achieve accurate design and control of the height of the FIN channel, it is advantageous to obtain excellent height uniformity characteristics at the wafer level.
또한, 본 발명은 고속통신과 이동전자기기에 적합한 SiGe 또는 Ge 채널의 소자 제작에도 용이할 뿐만 아니라 저전력 초고속 고집적화 모두 용이하며, 핀(FIN)의 채널폭을 신뢰성 있게 핀(FIN)의 박막(thinning)화를 수행할 수 있어 초고성능/초저전력의 IC 제작이 가능한 이점이 있다.In addition, the present invention not only facilitates the fabrication of SiGe or Ge channels suitable for high-speed communication and mobile electronic devices, but also facilitates both low power, high speed, and high integration, and reliably thins the channel width of the fin. ), It is possible to manufacture an ultra high performance / ultra low power IC.
도 1a 내지 도 1g는 본 발명의 제 1실시예에 따른 반도체 소자의 제조 방법을 설명하기 위한 단면도.1A to 1G are cross-sectional views illustrating a method of manufacturing a semiconductor device in accordance with a first embodiment of the present invention.
도 2a 내지 도 2g는 본 발명의 제 2실시예에 따른 반도체 소자의 제조 방법을 설명하기 위한 단면도.2A to 2G are cross-sectional views illustrating a method of manufacturing a semiconductor device in accordance with a second embodiment of the present invention.
도 3a 내지 도 3g는 본 발명의 제 3실시예에 따른 반도체 소자의 제조 방법을 설명하기 위한 단면도.3A to 3G are cross-sectional views illustrating a method of manufacturing a semiconductor device in accordance with a third embodiment of the present invention.
도 4a 내지 도 4g는 본 발명의 제 4실시예에 따른 반도체 소자의 제조 방법을 설명하기 위한 단면도.4A to 4G are cross-sectional views illustrating a method of manufacturing a semiconductor device in accordance with a fourth embodiment of the present invention.
도 5는 본 발명의 제 5실시예에 따른 반도체 소자의 제조 방법을 설명하기 위한 단면도.5 is a cross-sectional view illustrating a method of manufacturing a semiconductor device in accordance with a fifth embodiment of the present invention.
도 6은 본 발명의 제 6실시예에 따른 반도체 소자의 제조 방법을 설명하기 위한 단면도.6 is a cross-sectional view illustrating a method of manufacturing a semiconductor device in accordance with a sixth embodiment of the present invention.
도 7a 내지 도 7g는 본 발명의 제 2실시예를 적용한 NMOS 채널 및 PMOS 채널을 갖는 반도체 소자의 제조 방법을 설명하기 위한 단면도.7A to 7G are cross-sectional views illustrating a method of manufacturing a semiconductor device having an NMOS channel and a PMOS channel to which the second embodiment of the present invention is applied.
*** 도면의 주요 부분에 대한 부호 설명 ****** Explanation of symbols on main parts of drawing ***
100 : 실리콘 기판, 110 : 소자 절연막,100: silicon substrate, 110: device insulating film,
120 : 감광막 패턴, 130 : 에픽택셜 실리콘막,120: photosensitive film pattern, 130: epitaxial silicon film,
140 : 게이트 절연막, 150 : 게이트 전극140: gate insulating film, 150: gate electrode
Claims (12)
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020030097270 | 2003-12-26 | ||
| KR20030097270 | 2003-12-26 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20050066963A true KR20050066963A (en) | 2005-06-30 |
| KR100546488B1 KR100546488B1 (en) | 2006-01-26 |
Family
ID=37257952
Family Applications (2)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020040061205A KR100546488B1 (en) | 2003-12-26 | 2004-08-03 | Method of manufacturing a semiconductor device |
| KR1020040107867A KR100550519B1 (en) | 2003-12-26 | 2004-12-17 | Manufacturing method of semiconductor device |
Family Applications After (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020040107867A KR100550519B1 (en) | 2003-12-26 | 2004-12-17 | Manufacturing method of semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| KR (2) | KR100546488B1 (en) |
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100814417B1 (en) * | 2006-10-02 | 2008-03-18 | 삼성전자주식회사 | Method of forming a silicon pattern having a single crystal and method of forming a non-volatile memory device using the same |
| WO2008127628A1 (en) * | 2007-04-12 | 2008-10-23 | Sandisk 3D, Llc | Method of fabricating a self-aligning damascene memory structure |
| KR101281152B1 (en) * | 2012-03-29 | 2013-07-02 | 고려대학교 산학협력단 | Method of fabricating multi-gate mosfet |
| KR101348032B1 (en) * | 2011-11-10 | 2014-01-03 | 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 | Fin field effect transistors and methods for fabricating the same |
| CN103531467A (en) * | 2012-07-02 | 2014-01-22 | 中芯国际集成电路制造(上海)有限公司 | Semiconductor device and forming method thereof |
| WO2014209396A1 (en) * | 2013-06-28 | 2014-12-31 | Intel Corporation | Integrating vlsi-compatible fin structures with selective epitaxial growth and fabricating devices thereon |
| WO2014209398A1 (en) * | 2013-06-28 | 2014-12-31 | Intel Corporation | Making a defect free fin based device in lateral epitaxy overgrowth region |
| US9023704B2 (en) | 2013-02-14 | 2015-05-05 | Samsung Electronics Co., Ltd. | Method for fabricating a semiconductor device |
| RU2737136C2 (en) * | 2017-07-13 | 2020-11-25 | Интел Корпорейшн | Manufacturing of defects-free device based on a rib in the area of transverse epitaxial growth |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100817074B1 (en) | 2006-11-08 | 2008-03-26 | 삼성전자주식회사 | Semiconductor device having fin type active area and method of manufacturing the same |
| KR102130056B1 (en) | 2013-11-15 | 2020-07-03 | 삼성전자주식회사 | Semiconductor device having fin field effect transistor and methods of forming the same |
| KR101684616B1 (en) * | 2015-02-17 | 2016-12-07 | 경북대학교 산학협력단 | Semiconductor device and method of manufacturing thereof |
-
2004
- 2004-08-03 KR KR1020040061205A patent/KR100546488B1/en not_active IP Right Cessation
- 2004-12-17 KR KR1020040107867A patent/KR100550519B1/en not_active IP Right Cessation
Cited By (26)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100814417B1 (en) * | 2006-10-02 | 2008-03-18 | 삼성전자주식회사 | Method of forming a silicon pattern having a single crystal and method of forming a non-volatile memory device using the same |
| US8633105B2 (en) | 2007-04-12 | 2014-01-21 | Sandisk 3D Llc | Method of fabricating a self-aligning damascene memory structure |
| WO2008127628A1 (en) * | 2007-04-12 | 2008-10-23 | Sandisk 3D, Llc | Method of fabricating a self-aligning damascene memory structure |
| US7629247B2 (en) | 2007-04-12 | 2009-12-08 | Sandisk 3D Llc | Method of fabricating a self-aligning damascene memory structure |
| CN101689551B (en) * | 2007-04-12 | 2012-03-21 | 桑迪士克3D公司 | Method of fabricating a self-aligning damascene memory structure |
| US8389399B2 (en) | 2007-04-12 | 2013-03-05 | Sandisk 3D Llc | Method of fabricating a self-aligning damascene memory structure |
| US9082786B2 (en) | 2007-04-12 | 2015-07-14 | Sandisk 3D Llc | Method of fabricating a self-aligning damascene memory structure |
| KR101348032B1 (en) * | 2011-11-10 | 2014-01-03 | 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 | Fin field effect transistors and methods for fabricating the same |
| DE102012102783B4 (en) | 2011-11-10 | 2020-01-23 | Taiwan Semiconductor Manufacturing Co., Ltd. | Ribbed field effect transistors and method of manufacturing the same |
| US9525049B2 (en) | 2011-11-10 | 2016-12-20 | Taiwan Semiconductor Manufacturing Company, Ltd. | Method for fabricating fin field effect transistors |
| US8963257B2 (en) | 2011-11-10 | 2015-02-24 | Taiwan Semiconductor Manufacturing Company, Ltd. | Fin field effect transistors and methods for fabricating the same |
| US9257343B2 (en) | 2011-11-10 | 2016-02-09 | Taiwan Semiconductor Manufacturing Company, Ltd. | Method for fabricating fin field effect transistors |
| KR101281152B1 (en) * | 2012-03-29 | 2013-07-02 | 고려대학교 산학협력단 | Method of fabricating multi-gate mosfet |
| CN103531467A (en) * | 2012-07-02 | 2014-01-22 | 中芯国际集成电路制造(上海)有限公司 | Semiconductor device and forming method thereof |
| US9023704B2 (en) | 2013-02-14 | 2015-05-05 | Samsung Electronics Co., Ltd. | Method for fabricating a semiconductor device |
| GB2529347A (en) * | 2013-06-28 | 2016-02-17 | Intel Corp | Making a defect free fin based device in lateral epitaxy overgrowth region |
| CN105474370A (en) * | 2013-06-28 | 2016-04-06 | 英特尔公司 | Defect-free fin-based devices formed in lateral epitaxial overgrowth regions |
| WO2014209398A1 (en) * | 2013-06-28 | 2014-12-31 | Intel Corporation | Making a defect free fin based device in lateral epitaxy overgrowth region |
| US9583396B2 (en) | 2013-06-28 | 2017-02-28 | Intel Corporation | Making a defect free fin based device in lateral epitaxy overgrowth region |
| US9685381B2 (en) | 2013-06-28 | 2017-06-20 | Intel Corporation | Integrating VLSI-compatible fin structures with selective epitaxial growth and fabricating devices thereon |
| RU2626970C2 (en) * | 2013-06-28 | 2017-08-02 | Интел Корпорейшн | Defect-free device manufacturing on the basis of rib in cross epitaxial overgrowth area |
| CN105474370B (en) * | 2013-06-28 | 2019-02-22 | 英特尔公司 | Defect-free fin-based devices formed in lateral epitaxial overgrowth regions |
| GB2529347B (en) * | 2013-06-28 | 2019-04-17 | Intel Corp | Making a defect free fin based device in lateral epitaxy overgrowth region |
| US10475706B2 (en) | 2013-06-28 | 2019-11-12 | Intel Corporation | Making a defect free fin based device in lateral epitaxy overgrowth region |
| WO2014209396A1 (en) * | 2013-06-28 | 2014-12-31 | Intel Corporation | Integrating vlsi-compatible fin structures with selective epitaxial growth and fabricating devices thereon |
| RU2737136C2 (en) * | 2017-07-13 | 2020-11-25 | Интел Корпорейшн | Manufacturing of defects-free device based on a rib in the area of transverse epitaxial growth |
Also Published As
| Publication number | Publication date |
|---|---|
| KR100546488B1 (en) | 2006-01-26 |
| KR20050067008A (en) | 2005-06-30 |
| KR100550519B1 (en) | 2006-02-10 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20090102 Year of fee payment: 4 |
|
| LAPS | Lapse due to unpaid annual fee |