KR20050066601A - Semiconductor device and manufacturing method thereof - Google Patents
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Abstract
본 발명에 따른 반도체 장치는 반도체 소자를 가지는 기판, 기판 위에 형성되어 있으며 반도체 소자와 전기적으로 연결되어 있는 금속 배선, 금속 배선의 측면에 형성되어 있는 스페이서, 금속 배선을 덮으며 금속 배선을 노출하는 비아를 가지는 층간 절연막, 비아를 통해 금속 배선과 연결되는 플러그를 포함한다.A semiconductor device according to the present invention includes a substrate having a semiconductor element, a metal wiring formed on the substrate and electrically connected to the semiconductor element, a spacer formed on the side of the metal wiring, a via covering the metal wiring and exposing the metal wiring. An interlayer insulating layer having a plug may be connected to the metal wire through the via.
Description
본 발명은 반도체 장치 및 그의 형성 방법에 관한 것이다.The present invention relates to a semiconductor device and a method of forming the same.
반도체 소자의 고집적화로 인한 디자인 룰의 감소는 각 공정간의 공정 마진을 감소시킨다. 따라서 금속 배선의 폭(critical dimension, CD)이 점점 작아지기 때문에 비아 공정시에 중첩 마진(overlay margin)도 줄어들어 오정렬이 발생할 수 있다. Reduction of design rules due to high integration of semiconductor devices reduces process margins between processes. Therefore, since the critical dimension (CD) of the metal wiring becomes smaller, the overlay margin may be reduced during the via process, thereby causing misalignment.
도 1은 종래 기술에 따른 오정렬이 발생한 경우의 반도체 장치의 금속 배선을 도시한 단면도이다. 1 is a cross-sectional view showing a metal wiring of a semiconductor device when a misalignment according to the prior art occurs.
도 1에 도시한 바와 같이, 기판(100) 위에 하부 금속 배선(102)이 형성되어 있고, 금속 배선(102)을 덮는 층간 절연막(104)이 형성되어 있다. 그리고 층간 절연막(104)에는 하부 금속 배선(102)과 비아를 통해 연결되는 플러그(106)가 형성되어 있다. 층간 절연막(104) 위에는 플러그(106)와 접촉하여 하부 금속 배선(102)과 전기적으로 연결되는 상부 금속 배선(108)이 형성되어 있다. As shown in FIG. 1, the lower metal wiring 102 is formed on the substrate 100, and the interlayer insulating film 104 covering the metal wiring 102 is formed. In the interlayer insulating layer 104, a plug 106 connected to the lower metal wire 102 and a via is formed. An upper metal line 108 is formed on the interlayer insulating layer 104 to be in contact with the plug 106 and electrically connected to the lower metal line 102.
이러한 층간 구조를 가지는 금속 배선을 형성하면 오정렬로 인해 식각시 하부 금속 배선(102)의 측면이 손상되어 하부 금속 배선(102)의 프로파일이 변경되어 반도체 장치의 특성이 저하되는 문제점이 있다. When the metal wiring having the interlayer structure is formed, the side surface of the lower metal wiring 102 may be damaged during etching due to misalignment, thereby changing the profile of the lower metal wiring 102 and deteriorating the characteristics of the semiconductor device.
특히, 하부 금속 배선(102)을 알루미늄으로 형성할 경우에는 이러한 현상이 더욱 증가한다. 알루미늄으로 하부 금속 배선을 형성할 때 이후에 하부 금속 배선(102)을 노출하는 비아를 형성하면서 오정렬이 발생하면, 층간 절연막(104)을 식각할 때 사용하는 불소(F) 계열의 식각 가스와 알루미늄이 반응하여 노출된 알루미늄과 반응하여 AlFx 형태의 물질이 형성되어 비아에서 알루미늄 금속 배선의 접촉 저항이 증가하거나 금속 배선의 프로 파일이 취약해지는 문제점이 발새한다. In particular, when the lower metal wiring 102 is formed of aluminum, this phenomenon further increases. When the lower metal interconnection is formed of aluminum, if a misalignment occurs while forming a via exposing the lower metal interconnection 102, the fluorine (F) -based etching gas and aluminum used to etch the interlayer insulating layer 104 are formed. This reaction reacts with the exposed aluminum to form an AlFx-type material, which leads to an increase in the contact resistance of the aluminum metal wiring in the via or the weakness of the metal wiring profile.
또한, 플러그(106)를 형성할 때 금속막이 비아에 완전히 매립되지 않아 전체적으로 상부 금속 배선과 하부 금속 배선의 접촉 면적이 축소되어 금속 배선의 접촉 저항이 증가하여 소자의 신뢰성이 떨어지는 문제점이 발생한다.In addition, when the plug 106 is formed, the metal film is not completely embedded in the via, so that the contact area between the upper metal wire and the lower metal wire is reduced as a whole, resulting in an increase in contact resistance of the metal wire, thereby degrading reliability of the device.
상기한 문제점을 해결하기 위한 본 발명의 오정렬이 발생하더라도 접촉 저항을 최소화할 수 있는 반도체 장치 및 그의 제조 방법을 제공한다.Provided are a semiconductor device capable of minimizing contact resistance even when misalignment of the present invention for solving the above problems and a method of manufacturing the same.
상기한 목적을 달성하기 위한 본 발명의 실시예에 따른 반도체 장치의 금속 배선의 측면에는 스페이서가 형성되어 있다. Spacers are formed on the side surfaces of the metal wirings of the semiconductor device according to the embodiment of the present invention for achieving the above object.
구체적으로 본 발명에 따른 반도체 장치는 반도체 소자를 가지는 기판, 기판 위에 형성되어 있으며 반도체 소자와 전기적으로 연결되어 있는 금속 배선, 금속 배선의 측면에 형성되어 있는 스페이서, 금속 배선을 덮으며 금속 배선을 노출하는 비아를 가지는 층간 절연막, 비아를 통해 금속 배선과 연결되는 플러그를 포함한다.Specifically, the semiconductor device according to the present invention exposes a substrate having a semiconductor element, a metal wiring formed on the substrate and electrically connected to the semiconductor element, a spacer formed on the side of the metal wiring, and a metal wiring and exposing the metal wiring. An interlayer insulating film having a via is included, and a plug connected to the metal wire through the via.
여기서 금속 배선은 알루미늄으로 형성되어 있는 것이 바람직하다.It is preferable that the metal wiring is formed from aluminum here.
그리고 스페이서는 질화 규소로 형성되어 있는 것이 바람직하다.The spacer is preferably formed of silicon nitride.
상기한 다른 목적을 달성하기 위한 본 발명에 따른 반도체 장치의 제조 방법은 기판 위에 금속 배선을 형성하는 단계, 금속 배선을 덮는 절연막을 형성하는 단계, 절연막의 일부를 식각하여 금속 배선의 측면에 절연막으로 이루어진 스페이서를 형성하는 단계, 금속 배선을 덮으며 금속 배선을 노출하는 비아를 가지는 층간 절연막을 형성하는 단계, 비아를 채우며 금속배선과 접촉하는 플러그를 형성하는 단계를 포함한다.According to another aspect of the present invention, there is provided a method of manufacturing a semiconductor device, the method including: forming a metal wiring on a substrate, forming an insulating film covering the metal wiring, and etching a portion of the insulating film to form an insulating film on the side of the metal wiring. Forming a spacer formed, forming an interlayer insulating film having vias covering the metal lines and exposing the metal lines; forming a plug filling the vias and contacting the metal lines.
여기서 금속 배선은 알루미늄으로 형성하는 것이 바람직하다. It is preferable to form a metal wiring with aluminum here.
그리고 절연막은 산화 규소를 증착하여 형성하는 것이 바람직하다. The insulating film is preferably formed by depositing silicon oxide.
또한, 절연막은 마스크를 사용하지 않는 에치백 공정 또는 RF 스퍼터링 식각 공정으로 식각하는 것이 바람직하다.In addition, the insulating film is preferably etched by an etch back process or an RF sputter etching process without using a mask.
이하 첨부한 도면을 참조하여 본 발명에 따른 반도체 장치를 구체적으로 설명한다. 도 2는 본 발명에 따른 반도체 장치의 금속 배선을 도시한 단면도이다. Hereinafter, a semiconductor device according to the present invention will be described in detail with reference to the accompanying drawings. 2 is a cross-sectional view showing the metal wiring of the semiconductor device according to the present invention.
도 2에 도시한 바와 같이, 반도체 소자(도시하지 않음)가 형성되어 있는 기판(10) 위에 반도체 소자의 게이트 등과 같은 단자와 전기적으로 연결되어 있는 하부 금속 배선(12)이 형성되어 있고, 하부 금속 배선(12)의 측면에는 질화물로 이루어지는 스페이서(14)가 형성되어 있다. 기판(10)은 반도체 소자 또는 일부의 도전성 박막을 포함하며 하부 금속 배선(12)과 접촉하는 부분은 하부의 반도체 소자 또는 금속 배선과 연결하기 위한 플러그 일수 있다. As shown in FIG. 2, a lower metal wiring 12 electrically connected to a terminal such as a gate of the semiconductor element is formed on the substrate 10 on which the semiconductor element (not shown) is formed. On the side of the wiring 12, a spacer 14 made of nitride is formed. The substrate 10 may include a semiconductor element or a portion of a conductive thin film, and a portion contacting the lower metal line 12 may be a plug for connecting with the lower semiconductor element or the metal line.
그리고 하부 금속 배선(12) 위에는 하부 금속 배선(12)을 노출하는 비아(V)를 가지는 층간 절연막(16)이 형성되어 있으며, 비아(V)에는 제1 및 제2 금속(18, 20)이 채워져 있으며 이는 상, 하부 금속 배선(12, 22)을 연결하는 플러그(23)로 사용된다. 플러그(23)는 비아(V)의 내벽을 따라 얇게 형성되어 있는 제1 금속층(18)과 제1 금속층(18)에 의해 형성된 비아를 채우는 제2 금속층(20)으로 이루어진다. 제1 금속층(18)은 티타늄(Ti)으로 형성하며, 제2 금속층(20)은 텅스텐(W) 등으로 형성하는 것이 바람직하다. An interlayer insulating layer 16 having vias V exposing the lower metal lines 12 is formed on the lower metal lines 12, and the first and second metals 18 and 20 are formed in the vias V. As shown in FIG. It is filled in and used as a plug 23 for connecting the upper and lower metal wires 12 and 22. The plug 23 is formed of a first metal layer 18 thinly formed along the inner wall of the via V and a second metal layer 20 filling the via formed by the first metal layer 18. The first metal layer 18 is formed of titanium (Ti), and the second metal layer 20 is preferably formed of tungsten (W) or the like.
층간 절연막(16) 위에는 플러그(23)를 통해 하부 금속 배선(12)과 전기적으로 접촉하는 상부 금속 배선(22)이 형성되어 있다. The upper metal wire 22 is formed on the interlayer insulating layer 16 to be in electrical contact with the lower metal wire 12 through the plug 23.
이상 설명한 본 발명의 실시예에서와 같은 구조에서는 하부 금속 배선의 측면에 스페이서가 형성되어 있어 오정렬이 발생하더라도 상, 하부 금속 배선의 접촉 저항이 증가하지 않는다. 이에 대해서는 이후의 제조 방법과 함께 상세히 설명한다.In the same structure as in the embodiment of the present invention described above, spacers are formed on the side surfaces of the lower metal wires, so that contact resistances of the upper and lower metal wires do not increase even when misalignment occurs. This will be described in detail later with the manufacturing method.
도 3 내지 도 6은 본 발명에 따른 반도체 장치의 금속 배선을 형성하기 위한 공정 단면도이다. 3 to 6 are cross-sectional views for forming metal wirings of a semiconductor device according to the present invention.
이하 설명을 용이하게 하기 위해서 비아 형성시에 오정렬이 발생한 경우를 예로 들어서 설명한다.In order to facilitate the following description, the case where misalignment occurs at the time of via formation is described as an example.
먼저 도 3에 도시한 바와 같이, 기판(10) 위에 도전 물질 즉 주로 금속인 알루미늄 등을 화학적 기상 증착법(chemical vapor deposition)이나, 스퍼터링(sputtering) 방법 등으로 증착하여 금속막을 형성한다. 이때 기판(10)은 회로소자들이 이미 형성된 것을 사용하여 그 위에 배선을 형성하는 것이거나 또는 먼저 배선부터 형성하고 그 위에 회로소자들을 형성하는 것이어도 된다.First, as shown in FIG. 3, the conductive material, that is, aluminum, which is mainly a metal, is deposited on the substrate 10 by chemical vapor deposition, sputtering, or the like to form a metal film. In this case, the substrate 10 may be formed by using circuits on which circuit elements have already been formed, or may be formed by first forming wirings and forming circuit elements thereon.
이후 금속막을 선택적 사진 식각 공정으로 패터닝하여 하부 금속 배선(12)을 형성한다. 알루미늄과 같이 반사율이 높은 금속으로 배선을 형성하는 경우에는 선택적 식각 공정시 반사율을 감소시키기 위해서 캡층(도시하지 않음)을 더 형성할 수 있다.Subsequently, the metal film is patterned by a selective photolithography process to form the lower metal wiring 12. When the wiring is formed of a metal having high reflectance such as aluminum, a cap layer (not shown) may be further formed to reduce the reflectance during the selective etching process.
하부 금속 배선(12)을 포함한 기판(10) 전면에 화학적 기상 증착(Chemical vapor deposition) 등의 방법으로 절연 물질을 증착하여 절연막(14A)을 형성한다. 절연막(14A)은 질화 규소 또는 옥시나이트라이드(Oxynitride)로 형성한다.An insulating material 14A is formed by depositing an insulating material on the entire surface of the substrate 10 including the lower metal wires 12 by chemical vapor deposition or the like. The insulating film 14A is formed of silicon nitride or oxynitride.
다음 도 4에 도시한 바와 같이, 절연막(14A)을 마스크를 사용하지 않고 에치백 공정 또는 RF 스퍼터 식각 공정을 진행하여 하부 금속 배선(12)의 측면에 스페이서(14)를 남긴다.Next, as shown in FIG. 4, the insulating layer 14A is subjected to an etch back process or an RF sputter etching process without using a mask, thereby leaving spacers 14 on the side surfaces of the lower metal wires 12.
다음 도 5에 도시한 바와 같이, 스페이서(14)를 가지는 하부 금속 배선(12)이 형성된 기판(10) 전면에 절연 물질을 증착하여 층간 절연막(16)을 형성한다. 이때, 층간 절연막(16)은 하나의 물질로 형성하거나 여러 물질을 순차적으로 증착하여 형성하여도 무방하다. Next, as shown in FIG. 5, an insulating material is deposited on the entire surface of the substrate 10 on which the lower metal wiring 12 having the spacers 14 is formed to form an interlayer insulating layer 16. In this case, the interlayer insulating layer 16 may be formed of one material or may be formed by sequentially depositing several materials.
이후 층간 절연막의 소정 영역을 사진 식각 공정으로 식각하여 하부 금속 배선(12)을 노출하는 비아(V)를 형성한다. 이때 도시한 바와 같이 조작자의 실수 또는 기계의 오작동 등으로 인한 오정렬이 발생될 수 있는데, 본 발명의 제조 방법에서는 하부 금속 배선(12)의 측면에 스페이서가 형성되어 있어 스페이서(14)의 일부가 노출될 수 있다.Subsequently, a predetermined region of the interlayer insulating layer is etched to form a via V exposing the lower metal wire 12. At this time, a misalignment may occur due to an operator's mistake or a malfunction of the machine, as shown in the drawing. In the manufacturing method of the present invention, a spacer is formed on the side of the lower metal wire 12 to expose a part of the spacer 14. Can be.
따라서 본 발명의 실시예에서는 스페이서(14)가 형성되어 있으므로 비아 식각시 하부 금속 배선(12)의 측면이 손상되지 않아 이후에 형성되는 다른 박막의 프로파일을 안정적으로 확보할 수 있어 반도체 장치의 특성이 저하되는 것을 방지할 수 있다. Therefore, in the embodiment of the present invention, since the spacer 14 is formed, the side surface of the lower metal wiring 12 is not damaged during the via etching, so that the profile of another thin film to be formed later can be stably secured. The fall can be prevented.
또한, 하부 금속 배선(12)을 알루미늄 계열의 도전 물질로 형성하는 경우에 비아 식각 가스와 알루미늄의 측면이 반응하여 증착되는 현상이 발생하지 않기 때문에 비아의 접촉 저항이 증가하지 않으므로 반도체 장치의 신뢰성을 향상시킬 수 있다. 이때 알루미늄으로 형성한 금속 배선의 상부에는 캡층(도시하지 않음)이 형성되어 있으므로 상부 표면은 식각시 캡층에 의해서 보호된다.In addition, when the lower metal wiring 12 is formed of an aluminum-based conductive material, since the deposition of the via etching gas and the side surface of the aluminum does not occur, the contact resistance of the via does not increase, thereby improving reliability of the semiconductor device. Can be improved. At this time, since a cap layer (not shown) is formed on the upper portion of the metal wiring formed of aluminum, the upper surface is protected by the cap layer during etching.
다음 도 6에 도시한 바와 같이, 비아(V)를 포함한 기판에 금속을 증착하여 제1 금속막을 형성한다. 그런 다음 제1 금속막에 의해 형성되는 비아 내부를 채우도록 제2 금속막을 형성한다. 제1 금속막은 티타늄(Ti)으로 형성하고, 제2 금속막은 텅스텐(W)으로 형성하는 것이 바람직하다.Next, as shown in FIG. 6, a metal is deposited on the substrate including the via V to form a first metal film. Then, a second metal film is formed to fill the inside of the via formed by the first metal film. Preferably, the first metal film is formed of titanium (Ti), and the second metal film is formed of tungsten (W).
이후 화학적 기계적 연마로 층간 절연막(16)이 노출될 때까지 연마하여 비아(V)를 채우는 플러그(23)를 완성한다. Thereafter, the plug 23 filling the vias V is completed by polishing until the interlayer insulating layer 16 is exposed by chemical mechanical polishing.
다음 층간 절연막(16) 위에 도 1에서와 같이, 도전 물질을 적층하고 선택적 사진 식각 공정으로 패터닝하여 플러그(23)와 접촉하여 하부 금속 배선(12)과 전기적으로 연결되는 상부 금속 배선(22, 도 2 참조)을 형성한다. Next, as shown in FIG. 1, on the interlayer insulating layer 16, a conductive material is stacked and patterned by a selective photolithography process to contact the plug 23 to be electrically connected to the lower metal wiring 12. 2).
이후 필요에 따라 층간 절연막 및 금속 배선을 형성하는 공정이 더 진행될 수 있다.Thereafter, a process of forming the interlayer insulating film and the metal wiring may be further performed as necessary.
이상에서 본 발명의 바람직한 실시예에 대하여 상세하게 설명하였지만 본 발명의 권리 범위는 이에 한정되는 것은 아니고 다음의 청구 범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 개량 형태 또한 본 발명의 권리 범위에 속하는 것이다. Although the preferred embodiments of the present invention have been described in detail above, the scope of the present invention is not limited thereto, and various modifications of those skilled in the art using the basic concept of the present invention defined in the following claims are also the rights of the present invention. It belongs to the range.
설명한 바와 같이 본 방법은 금속 배선의 측면에 스페이서를 형성하여 금속 배선의 중첩 마진을 증가시켜준다. 중첩 마진의 증가로 인해 비아홀 식각시 오정렬 되더라도 비아 불량 및 금속의 부식 가능성을 줄일 수 있으므로 공정의 신뢰성 및 생산성 등이 증가한다. As described, the method increases the overlap margin of the metal wiring by forming a spacer on the side of the metal wiring. Increasing the overlap margin reduces the possibility of via defects and metal corrosion even if misaligned during via hole etching, increasing process reliability and productivity.
도 1은 종래 기술에 따른 반도체 장치의 금속 배선을 도시한 단면도이고,1 is a cross-sectional view showing a metal wiring of a semiconductor device according to the prior art,
도 2는 본 발명의 실시예에 따른 반도체 장치의 금속 배선을 도시한 단면도이고,2 is a cross-sectional view illustrating metal wiring of a semiconductor device according to an embodiment of the present invention;
도 3 내지 도 6은 본 발명의 실시예에 따른 반도체 장치의 금속 배선 형성 방법을 공정 순서대로 도시한 단면도이다.3 to 6 are cross-sectional views illustrating a method of forming metal wirings in a semiconductor device according to an embodiment of the present invention in order of process.
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